JPH02239633A - サブミクロンシリコンゲートｍｏｓｆｅｔの製造方法 - Google Patents

サブミクロンシリコンゲートｍｏｓｆｅｔの製造方法

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JPH02239633A
JPH02239633A JP1316333A JP31633389A JPH02239633A JP H02239633 A JPH02239633 A JP H02239633A JP 1316333 A JP1316333 A JP 1316333A JP 31633389 A JP31633389 A JP 31633389A JP H02239633 A JPH02239633 A JP H02239633A
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ジョン　イー．バーグ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、一般に半導体回路の製造に関し、特に超高集
積回路（ＶＬＳＩ）の製造に係わる。
［従来の技術とその課題］ ＭＯＳ　　ＶＬＳＩ集積回路を製造する工程における最
近の進歩は，より小型で、より高速に作動する能力のあ
るＭＯＳデバイスによりもたらされた．デバイスのサイ
ズはますます小さくなっているので，現在のバルクシリ
コンＭ　Ｏ　Ｓ　Ｆ’　Ｅ　’ｌ’工程により製造され
たデバイスにおいて、望ましい低接合容量，許容できる
デバイス突き抜け電圧および許容できる接合なだれ降伏
を達成することは次第に難しくなりつつある。
この理由の一部は．ＭＯＳＦＥ’ｌ’のチャネル領域下
、およびＭ　Ｏ　Ｓ　？’　Ｅ’ｒのソースードレイン
領域の冶金学上の接合位置またはその直下に注入される
妨害しきいおよび／またはチャネル停止注入を使用する
現在の方法にある．この実施方法は，一般にデバイスの
ｌμｍまたはそれ以上のチャネル長さでは，適当な結果
をもたらすが，サブミクロン以下のチャネル長さをもつ
より小さいデバイスは，減少したトランジスタ突き抜け
特性と同様に、高い接合フロア容量と、低いダイオード
のなだれ降伏を示す． ［課題を解決するための手段とその効果］前記したこれ
らの影響を最小にするには、サブミクロンのＶＬＳ　１
回路を製造する改良された方法が必要になる．これは、
ＭＯＳＦＥＴのゲート電極および拡散したハイドーズソ
ースとドレイン領域がこれらの注入を受入れないように
，ゲート電極下にしきいと突き抜け注入を自己整列する
本発明により達成される。
本発明の目的は、Ｍ　Ｏ　Ｓ　ＦＥ　’ｌ’のソースと
ドレイン接合のフロア容量を最小にする工程を提供する
にある。
本発明の他の目的は、ソースとドレイン接合のなだれ降
伏特性を改善する工程を提供するにある。
本発明のさらに他の目的は、リングラフィ工程を追加す
る必要のない前記の工程を提供するにある。
これらの目的のために、本発明は，ゲート電極とソース
ードレイン領域に自己整列するしきいと突き抜け注入を
もつ，サブミクロンシリコンゲートの金属一酸化物一半
導体電界効果トランジスタ（ＭＯＳＦＥＴ！Ｉ）の製造
工程を提供するものである。誘電物質の層が、基板表面
に堆積されるかまたは成長させられて、ＭＯＳＦＥＴゲ
ート電極の領域を決める溝が誘電体層に形成される。ゲ
ート酸化物は、露出した基板の溝底に形成され、注入は
ゲート酸化物のあるシリコン基板の中に行われ、当初の
誘電層に被覆された基板の部分には行われない．ドープ
されたポリシリコン、あるいは他の金属フィルムの層が
、表面に堆積されるのが望ましい。ポリシリコンは誘電
層の上面までエッチバックされ、それにより溝中にポリ
シリコンを残しゲート電極を形成する．それから当初の
誘電層は、ゲート誘電体の厚さにほぼ等しくなるまで優
先的にエッチバックされ、ＭＯＳＦＥＴのソースとドレ
インを形成するために、ポリシリコンゲートで覆われた
領域を除き、厚さの減少した誘電層を通して，シリコン
基板の中にハイドーズ注入が行われる。
上記および以下に記述する他の目的達成のため、本発明
は，添付の特許請求の範囲に限定され、続く明細書に記
載され，その中の付図から考えられるような、本質的に
ＶＬＳＩ　　ＭＯＳを製造する工程を目指している。
第１図に示すように，本発明の工程では、１５００Å〜
５０００人のシリコン二酸化物のような誘電Ｍ１２が，
シリコン基板１０上に堆積されるかまたは成長させられ
、それはｎ−チャネルＭＯＳＦＥＴに対してはｐ一型で
あり、またｐ−チャネルＭ　Ｏ　Ｓ　Ｆ’　Ｅ　Ｔに対
してはｎ一型である。誘電層１２は窒化シリコン、酸化
シリコンまたは酸化アルミニウムよりなる。基板の効果
的ドービｆング濃度は、３０ｏ゜ケノレビン目盛で２　
Ｘ　１　０１０から９Ｘ１０”イオン／ｄの範囲である
。レジスト層は誘電層１２上に堆積され、通常のリソグ
ラフィー工程により、あるパターンがレジスト物質１４
の中に作られる。第１図に示すように、選択的異方性エ
ッチング作業、例えば湿式ケミカルエッチングまたは望
ましくはプラズマエッチングが、誘電層１２中に５００
Å〜５０００人の幅をもった溝１５を形成するために行
われる。それから通常の焼成または湿式ケミカル技術が
、残りのレジスト層１４を除去するために使用される。
つぎに第２図に示すように、基板１０が、薄い酸化物層
１６を形成するために高温の酸化環境に置かれる。それ
は後にＭＯＳＦＥＴのゲート酸化物として使用される。
酸化物１６の厚さは，４０Å〜２５０人であればよい。
ついでしきい値調整および／または突き抜け注入が、基
板の露出した上部にしきい注入領域１８を作るために行
われる。
しきいおよび／または突き抜け注入の計画範囲プラス４
の散在限度は、誘電ＦＰＩ１２の厚さを超えてはならな
い。例えば、ｖｉ電層１２の厚さが１５００人であると
、ボロン１１注入のエネルギーは約１８ｋｅＶを超えて
はならず、誘電層１２の厚さが４５００人であると、ボ
ロン１１注入のエネルギーは約７０ｋｅＶを超えてはな
らない。ｎーチャネルトランジスタに対してはＰ一型に
なり、ｐ−チャネルトランジスタに対してはｎ−または
ｐ一型になるしきい／突き抜け注入が完了すると、任意
の高温度で注入活性化工程が実施される。
つぎに第３回に示すように、ポリシリコン層２０が、誘
電層１２および溝１５上に低圧でケミカル蒸気を堆積し
て形成される。層２０の中のポリシリコンの代りに、ア
ルミニウム層またはタングステンのような他の高融点金
属層を使用してもよい。ｎ−チャネルデバイスに対して
はｎ＋、Ｐ一チャネルデバイスに対してはｎ＋またはｐ
＋をドープされる層２０は、少なくともｉｌｌ５の幅２
１の半分で、望ましくは１μｍ以下の堆積厚さをもつこ
とが必要である。ドープされたポリシリコンの堆積が完
了すると、レジスト層２２が、ポリシリコン２０を覆っ
てシリコン基板上にスピン塗布され、表面プレーナを作
るために、約２００゜の温度で表面を横切って流される
。それからプラズマエッチバックが、１：１の選択性を
与える弗化炭素と酸素のプラズマ化学作用により，レジ
スト層２２とポリシリコン層２０をエッチングして行わ
れる。
誘電層１２の上面が完成されると、プラズエッチバック
工程は停止し，第４図に示すように、溝中にポリシリコ
ン電極２４を残す。それから選択的プラズマまたは弗化
水素酸のような湿式ケミカルエッチングが誘電層１２の
全部またはほとんど全部を除去するために実施される。
しかしこのエッチングはゲート電極層２４を除去せず、
第５図のように、基板の他の部分に、残りの薄い誘電層
２８を残す。このエッチングに続いて、望ましくはＩ　
Ｘ　Ｉ　Ｑ１３イオン／　ａ＃〜Ｉ　Ｘ　Ｉ　Ｏ”イオ
ン／ａｌのハイドーズ注入が、残りの薄い誘電層２８を
通して、ＭＯＳトランジスタのソースとドレイン領域３
０を決めるために実施される。ドープされる原子がゲー
ト電極２４により止められ、下にあるチャネル領域に入
りこまないように、注入エネルギーは領域統計により指
示される。ｎ−チャネルＭ　Ｏ　Ｓ　Ｆ　Ｅ　’Ｉ’　
ｓに対してはｎｆ型ドーパント注入、ｐ−チャネルＭ　
Ｏ　Ｓ　Ｆ　Ｅ　Ｔ　ｓに対してはｐ一型ドーパント注
入は高温で短時間アンニールされ、続いて誘電層および
金属化層の一つまたは複数が堆積され，リソグラフ的に
境界を決めて他の回路と絶縁および接続さ九る。
第５図に示すように、この発明の工程に従って製造され
たＭＯＳＦＥ’Ｉ’においては，チャネルおよび突き抜
け注入１８が、ソースとドレインの注入のように、ＭＯ
ＳＦＥＴポリシリコンのゲート電極２４に自己整列され
る。この構成の結果，チャネル／突き抜け注入の縁と．
ソースとドレイン注入のそれとは、互いに整列される。
さらにソースとドレインの注入深さは、突き抜けおよび
しきい値調整注入深さに等しいかまたは小さく、シリコ
ンゲート領域下のシリコン基板しきい値調整注入深さの
最終表面濃度は，ソースとドレインのハイドーズ注入を
受けるシリコン基板の最終表面濃度に等しいかまたは小
さい． さらに、ゲート電極下のシリコン基板の最終表面濃度は
、当初のシリコン基板のドーピング濃度に等しいかまた
は大きい． これまでの本発明の望ましい態様の記載から評価される
ことは．本発明の工程は、あるＭＯＳ活性デバイス特性
、すなわち接合フロアー容量、接合なだれ降伏およびト
ランジスタ突き抜け特性に妥協する必要性を本質的に最
小にする。これはゲート電極とソースドレイン領域の両
者に、しきいで突き抜け注入を自己整列することにより
達成される，この自己整列工程は，Ｍｏｓト’Ｅ：’ｉ
’チャネル長さを，＠在の技量により達成できるより小
さい寸法に縮小させる．さらに評価されることは，前記
本発明の態様に、本発明の精神および範囲から必ずしも
逸脱することなく，修正がなされ得ることである。
【図面の簡単な説明】
第１〜５図は本発明の工程にしたがって製造される種々
の段階の間に示されるＭ　Ｏ　Ｓ　Ｆ　Ｅ７１’の断面
図であり、第５図は金属化される前の、完成されたＭＯ
ＳＦＥＴ構造を示す． １０・・・基板、　１２・・・誘電層，１４・・・レジ
スト層，　　１５・・・溝，１６・・・酸化物層、　１
８・・・しきい注入領域、２０・・・ポリシリコン層，
　２１・・・溝の幅，２２・・・レジスト層、　２４・
・・ゲート電極，２８・・・誘電層、 ３０・・・ソース領域、ドレイン領域。

Claims (1)

  1. 【特許請求の範囲】 １）用意したシリコン基板上に絶縁層を形成し、絶縁層
    中に、絶縁／シリコンの境界面に達する少なくとも一本
    の溝を作り、絶縁層下の領域以外の基板上面に不純物を
    注入し、絶縁層の上と溝内に導電層を堆積し、導電層を
    絶縁層上面までエッチングし、それにより絶縁層に囲ま
    れた溝内にゲート電極を形成し、ゲート電極を除くこと
    なく少なくとも絶縁層の一部を除去し、前工程で絶縁層
    に覆われた領域のうち、ゲート電極下以外の領域内に、
    ドーパントを注入し、それによリソースとドレインの領
    域を形成する工程よりなることを特徴とするサブミクロ
    ンシリコンゲートＭＯＳＦＥＴの製造方法。 ２）絶縁層の厚さが１５００Å〜５０００Åである請求
    項１に記載の製造方法。 ３）絶縁層が、シリコン二酸化物、シリコン窒化物、シ
    リコンオキシ窒化物、アルミニウム酸化物の中の一つで
    ある請求項２に記載の製造方法。 ４）溝の幅が５００Å〜５０００Åである請求項１に記
    載の製造方法。 ５）溝の底部の基板表面を酸化して厚さ４０Å〜２５０
    Åの２次絶縁層を形成する請求項１に記載の製造方法。 ６）基板をアンニールして、注入した不純物を活性化す
    る請求項１に記載の製造方法。 ７）導電層がｎ＋ドープされるか、ｐ＋ドープされるか
    またはドープされないポリシリコンフィルムである請求
    項１に記載の製造方法。 ８）導電層が、ポリシリコンフィルム層、アルミニウム
    層または他の高融点金属層の中の一つである請求項７に
    記載の製造方法。 ９）堆積された導電層の厚さが溝の幅の２倍と１μｍの
    間である請求項８に記載の製造方法。 １０）導電層の上に、１０００μｍ〜１５，０００μｍ
    の厚さのフォトレジスト層を堆積する請求項１に記載の
    製造方法。 １１）絶縁層が、弗化水素酸を使用するかまたは弗素／
    酸素プラズマエッチングにより除去される請求項１に記
    載の製造方法。 １２）ソースとドレインの注入深さが、突き抜けおよび
    しきい値調整注入の深さに等しいかまたは小さい請求項
    １に記載の製造方法。 １３）シリコンゲート領域下のシリコン基板の最終表面
    濃度が、ソースとドレインのハイドーズ注入を受けるシ
    リコン基板の最終表面濃度に等しいかまたは小さい請求
    項１２に記載の製造方法。 １４）シリコンゲート電極下のシリコン基板の最終表面
    濃度が、当初のシリコン基板のドーピング濃度に等しい
    かまたは大きい請求項１３に記載の製造方法。
JP1316333A 1989-02-02 1989-12-05 サブミクロンシリコンゲートｍｏｓｆｅｔの製造方法 Pending JPH02239633A (ja)

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