KR20010072403A - 반도체 디바이스 제조 방법 - Google Patents

반도체 디바이스 제조 방법 Download PDF

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KR20010072403A
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롤페스 요하네스 게라투스 알베르투스
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Abstract

본 발명은 게이트 유전체(17)에 의해 채널(13)로부터 절연되는 게이트(22)를 가지는 트랜지스터를 포함하는 반도체 디바이스 제조 방법에 관한 것으로, 채널(13)은 반도체 바디(1)의 표면(2)에 제공된 제 1 도전형 타입의 활성 영역(4)에 제공되면 이는 제 2 도전형 타입의 소스 영역(11,9) 및 드레인 영역(12,9) 사이에서 연장하는 것 너머의 길이(L)을 가지며, 제 1 도전형 타입의 활성 영역(4)은 동일한 반도체(1)에서 규정되고, 후속 단계에서 제공되기로 계획된 게이트(22) 영역에서 리세스가 제공되는 유전체 층(14)이 도포되어, 트랜지스터의 게이트 유전체(17)를 형성한다. 이후에, 제 1 도전층 및 제 2 도전층이 도포되고 - 제 1 도전층은 리세스 폭과 비교하여 비교적 얇음 -, 제 1 도전층 및 제 2 도전층은 트랜지스터의 게이트(22)를 함께 형성한다. 게이트는 중앙부(21) 및 중앙부(21)의 어느 한 측면을 따라 위치한 측벽부(19)를 포함하며, 중앙부(21) 및 측벽부(190는 게이 유전체(17)와 컨택트 상태에 있고 채널(13) 길이(L)에 걸쳐 변하는 게이트(22)의 일함수를 함께 설정한다.

Description

반도체 디바이스 제조 방법{A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 표면상에 제 1 도전형 타입의 활성 영역이 제공된 반도체 바디를 포함하는 반도체 디바이스 제조 방법에 관한 것으로, 활성 영역은 게이트 유전체 층에 의해 반도체 바디의 표면 상에 제공되는 채널로부터 절연되어 있는 게이트를 갖는 트랜지스터가 제공되고, 채널은 반도체 바디에서 제공된 제 2 도전형 타입의 소스 영역(source zone)과 드레인 영역(drain zone) 사이에서 연장하는 길이를 가지며, 게이트는 중앙부와 상기 중앙부의 어느 한 측면을 따라 배치된 측단부를 포함하되, 중앙부와 측단부는 게이트 유전체 층과 컨택트하여, 상기 채널의 길이를 따라 가변하도록 게이트의 일함수를 함께 설정한다.
이러한 방법은 US-A-5,466,958호로부터 공지된다. 공지된 방법에서는, 제 1다결정 실리콘 층은 반도체 바디의 표면상에 위치하는 게이트 산화물 층상에 증착되고, 제 1 다결정 실리콘 층은 리소그래픽 기술 및 에칭 처리에 의하여 패터닝되어 게이트의 중앙부를 형성한다. 제 2 다결정 실리콘 층이 증착되고 이방적으로 에칭되어 게이트의 중앙부에 측벽을 제공하는데, 이는 게이트의 측단부를 나타낸다.
공지된 방법의 단점은 게이트가 리소그래픽 단계에 의해 획득가능한 최소 형상 크기와 동일한 길이의 중앙부 및 측단부로부터 형성될 수 없지만, 불가피하게 최소 리소그래픽 형상 크기보다 큰 길이를 갖도록 형성되어야 한다는 것이다.
본 발명의 목적은 도입부에서 전술된 종류의 반도체 디바이스 제조 방법을 제공하여, 공지된 방법에서 획득된 길이보다 작고 특정한 경우 있어 리소그래픽 단계에 의해 획득가능한 최소 형상 크기와 대략적으로 동일한 길이의 게이트 형성을 가능하게 하는데 있다.
본 발명에 따르면, 이 목적은 활성 영역을 정의한 이후, 후속 단계에서 제공되도록 계획된 게이트 영역에 리세스가 제공된 유전체 층이 도포되고, 이 리세스에서, 게이트의 유전체를 제공하면서 절연층이 도포되며, 그 다음, 제 1 도전층 및 제 2 도전층이 도포되고 - 제 1 도전층은 리세스의 폭과 비교하여 상대적으로 얇음 - , 제 1 도전층 및 제 2 도전층은 트랜지스터의 게이트를 함께 형성하고, 유전체 층의 리세스를 충진한다.
게이트가 유전체 층의 리세스 폭에 의해 정의된 길이의 중앙부 및 측단부로부터 형성됨에 따라, 리세스는 프로세스의 초기 단계에서 리소그래픽적으로 제공되고, 게이트는 공지된 방법에서 획득된 길이보다 작은 길이로 획득될 수 있으며 특정 경우에는 리소그래픽 단계에 의해 획득가능한 최소 형상 크기와 대략적으로 동일할 수도 있다.
리세스가 제공된 유전체 층은 계획된 게이트 영역을 노출시키는 마스크를 이용하는 동안 유전체 층을 증착시키고 후속적으로 그것을 에칭함으로서 획득될 수 있다. 이러한 방법에서, 소스 영역(source zone) 및 드레인 영역(drain zone)의형성은 게이트가 형성된 이후에 수행될 필요가 있다. 그러므로, 게이트는 대략 1000℃ 정도의 고온하에 놓이게 되므로, 주입된 원자(as-implanted atoms)를 전기적으로 활성화시키고 반도체 바디 격자에 대한 주입 손상을 복구시킬 필요가 있다. 이러한 고온에 게이트를 노출시키는 것은 프로세스-호환 가능한 게이트의 선택에 있어 심각한 제한을 가할 수 있다. 이후에, 본 발명에 따른 방법의 바람직한 실시예는 유전체 층의 도포 이전에, 패터닝 층을 계획된 게이트 영역에 도포하고, 그 후에 유전체 층은, 패터닝층에 인접한 유전체 층이 실질적으로 패터닝 층의 두께(height)보다 크거나 또는 그 이상이 되는 방식으로 제공되며, 유전체 층은 패터닝 층이 노출될 때까지 물질 제거 처리(material removing treatment)에 의해 그 두께의 일부에 걸쳐서 제거되어, 계획된 게이트 영역의 유전체 층에 리세스를 형성한다.
서브-마이크론 레벨로 스케일링되는 채널 길이를 갖는 MOS 트랜지스터는 쇼트-채널 효과(short-channel effect)를 경험하게 될 것이다. 이들 쇼트-채널 효과들 중 하나로는 쇼트-채널 문턱-전압 감소(short-channel threshold-voltage reduction)가 이다. 실험적으로, 채널 길이가 1㎛이하로 감소할 때, MOS 트랜지스터의 문턱 전압은 결국 롱-채널 값 이하의 값으로 떨어지는데, 이러한 효과를 쇼트-채널 문턱 전압 감소라고 지칭한다. 소스 영역 및 드레인 영역으로 유도되는 채널 영역내의 공핍 전하의 비(fraction)는 롱-채널 트랜지스터의 경우에는 중요하지 않지만, 소스 영역 및 드레인 영역의 공핍 영역의 폭의 합에 근접한 채널 길이를 갖는 쇼트-채널 트랜지스터에 있어서는 점점 중요해지고 있다. 결과적으로 반전(inversion)을 유발시키는데는 소량의 전하가 필요하여 문턱 전압은 감소하다. 한편, 쇼트-채널 트랜지스터의 스위칭은 게이트에 의한 영향을 덜 받게 된다.
지금까지, 쇼트-채널 문턱-전압 감소는 소스 영역 및 드레인 영역의 정션 깊이를 감소시키고 채널 도펀트 레벨을 증가시킴으로써 수용가능한 제한범위(limits)내에서 유지될 수 있었다. 그러나, 0.1㎛로 접근하는 채널 길이를 갖는 MOS 트랜지스터의 경우에 이 접근은 더 이상 허용될 수 없는데, 이는 쇼트-채널 문턱-전압 감소를 억제하는 것은 채널에서 매우 높은 도펀트 레벨을 필요로 하여, 정션 항복(junction breakdown)을 유발하기 때문이다. 쇼트-채널 문턱-전압 감소를 억제하는 다른 접근 방안은 게이트의 일함수(work function)의 측면 그레이딩(lateral grading)에 기초한다. 그러므로, 쇼트-채널 효과로 인한 문턱-전압 감소를 보상하기 위해, 게이트 중앙부의 일함수에 관련하는 게이트 측단부의 일함수를 변화시키는 것이 바람직한다.
본 발명에 따른 방법의 일실시예는 제 2 도전층의 도포 이전에, 후속 단계에서 제공될 게이트 중앙부 영역의 게이트 유전체가 노출될 때까지 제 1 도전층이 이방적으로 에칭되어 게이트의 측단부를 제공하고, 그후에 제 2 도전층이 도포되어, 리세스를 충진하고 게이트의 중앙부를 제공한다. 쇼트-채널 문턱-전압 감소를 보상하기 위해, n-채널 트랜지스터의 경우에 제 1 도전층은 제 2 도전층의 페르미 레벨보다 낮은 페르미 레벨로 도포하는 것이 바람직한 반면에, p-채널인 경우에는, 제 1 도전층이 제 2 도전층의 페르미레벨보다 높은 페르미 레벨로 도포되는 것이 바람직하다. 예를 들면, 금속 및 반도체 재료들로부터 선택될 수 있는 다수의 도전성 재료들의 조합은 제 1 도전층 및 제 2 도전층에서 가능하며, 각각의 이들 조합 중 하나는 통상적으로 전술된 조건 중 단지 하나, 즉 n-채널 MOS 트랜지스터를 위한 조건 또는 p-채널 MOS 트랜지스터를 위한 조건만을 만족시킨 다는 것은 자명한 사실이다. 그러므로, 제 2 도전형 타입의 반도체 재료 층을 제 2 도전형 타입으로서 도포하고 - 이때 반도체 재료는 밴드 갭을 가짐 -, 제 1 도전층으로서 반도체 재료의 밴드 갭의 대략 중간 정도에 위치되는 페르미 레벨을 가지는 도전성 재료를 도포하는 것이 바람직하다. 이것은 p-채널 트랜지스터 및 n-채널 트랜지스터가 하나의 공통적인 제 1 도전층을 이용하여 제조되는 것을 가능하게 하여, n-채널 트랜지스터 및 p-채널 트랜지스터를 포함하는 반도체 디바이스 제조에 필요한 마스크의 수를 두개까지 감소시킨다. 자명하게, 다수의 반도체 재료 및 도전성 재료의 조합이 가능한데, 이는 도전성 재료의 페르미 레벨이 대략 반도체 재료의 밴드 갭 중간쯤에 위치된다는 조건을 만족시키기 때문이다. 그러므로, 표준 CMOS 처리와의 호환성을 증가시키기 위해, 제 2 도전층의 반도체 재료로서 다결정 실리콘 또는 비정질 실리콘을, 제 1 도전층의 도전성 재료로서 티탄늄, 텅스텐 및 탄탈륨 디실리사이드를 포함하는 그룹으로부터 선택된 재료를 도포하는 것이 바람직하다.
본 발명에 따른 또 다른 실시예는 반도체 재료 층이 제 1 도전층으로서 도포되고, 이 층은 실질적으로 반도체 바디 표면에 수직인 제 2 도전형 타입의 불순물로 주입되어, 게이트의 중앙부 및 측단부를 제공하는데, 이 중앙부는 측단부와 비교하여 상대적으로 강도핑되고, 이후 제 2 도전층이 도포되어 리세스를 충진한다. 적절한 주입 조건을 선택함으로써 게이트의 측단부가 적어도 실질적으로 불순물이없는 반면에, 게이트의 중앙부가 불순물로 도핑되는 것이 가능하게 된다.
표준 CMOS 처리와의 호환성을 증가시키기 위해, 반도체 재료층은 다결정 실리콘, 비정질 실리콘 또는 다결정 SixGe1-x와 같은 실리콘을 포함하는 층을 증착시킴으로써 도포되는데, 이때 x는 0과 1사이에 존재하는 실리콘 비를 나타낸다. 그럼, 제 2 도전층은 다결정 실리콘, 비정질 실리콘 또는 다결정 SixGe1-x을 포함할 수 있다. 그러나, 제 2 도전층은 금속을 포함하는 층으로서 도포되는 것이 바람직하다. 이것은 p-채널 트랜지스터 및 n-채널 트랜지스터가 하나의 공통 제 2 도전층을 이용하여 제조되는 것을 가능하게 하여, n-채널 트랜지스터 및 p-채널 트랜지스터를 포함하는 반도체 디바이스 재료에 필요한 마스크의 수를 2개까지 감소시킨다. 금속은 실리콘과 비교하여 본래 낮은 저항을 가지며 유해한 공핍 효과를 갖지 않는다. 이 경우에, 알루미늄, 텅스텐 구리 또는 몰리브덴과 같은 저-저항 금속이 도포되는 것이 바람직하다. 금속이 사용되는 경우에, 접착층(adhesion layer) 및/또는 장벽층(barrier layer)으로서의 역할을 수행하는 층의 상부 상에 금속을 포함하는 층으로 구성된 이중층으로서 제 2 도전층이 도포되는 것이 바람직하다. 이 경우에, Ti는 접착층으로서 TiN 또는 TiW는 장벽층으로서 도포될 수 있다.
본 발명의 이들 및 다른 측면들은 이후에 도시된 실시예 및 도면에 도시된 실시예로부터 명백해지고 자명해질 것이다.
도 1 내지 11은 본 발명에 따른 방법의 제 1 실시예를 이용하여, 트랜지스터를 포함하는 반도체 디바이스 제조의 연속적인 단계를 나타내는 단면도를 도시한다.
도 12 내지 15는 본 발명에 따른 방법의 제 2 실시예를 이용하여, 트랜지스터를 포함하는 반도체 디바이스 제조의 연속적인 단계를 나타내는 단면도를 도시한다.
본 발명이 여기에서 단일 트랜지스터에 기초하여 기술될지라도, 본 발명이 CMOS 및 BICMOS 집적 회로의 제조에 바람직하게 적용될 수 있다는 것은 당업자에게는 자명할 것이다.
도 1 내지 11은 본 발명에 따른 방법의 제 1 실시예를 이용하여, 트래지스터를 포함하는 반도체 디바이스 제조의 연속적인 단계를 나타내는 단면도를 도시한다.
도 1을 참조하면, 제 1 도전형 타입의 반도체 바디(1) - 본 실시예에서는 예를 들면 p-타입 도전형(p-type conductivity)의 실리콘 바디 - 에는 표면(2)에 비교적 두꺼운 산화물 필드 절연 영역(3)이 제공되는데, 이는 반도체 바디(1)내에서 적어도 부분적으로 리세스되며, NMOS-타입의 본 실시예에서는 트랜지스터가 제조될 활성 영역(4)을 규정한다. 두꺼운 산화물 절연 영역(3)은 LOCOS(LOCal Oxidation of Silicon) 또는 STI(Shallow Trench Isolation)에 의하여 통상적인 방법으로 형성된다. 후속적으로, 반도체 바디(1)의 표면(2)에는, 예를 들면 실리콘 산화물로 구성된 층(5)이 제공되며, 후속 프로세스 단계에서 제공되기로 계획된 게이트의 영역을 규정하는 패터닝 층(patterned layer:8)에 의해서 피복된다. 본 실시예에서, 패터닝 층(8)은, 예를 들면 인 또는 가능하면 붕소와 같은 도펀트로 도핑될 수 있는 다결정 실리콘의 제 1 서브-층(6) 및 그 상부에, 예를 들면 실리콘 질화물로 구성되는 제 2 서브층(7)을 포함하는 이중층을 증착시키고, 예를 들면 통상적인 포토리소그래픽 방식으로 이중층을 패터닝함으로써 획득된다. 실리콘 질화물 대신에, 예를 들면 알루미늄 산화물 또는 이들 재료의 화합물과 같은 임의의 다른 적당한 재료가 이용될 수 있다. 다결정 실리콘 대신에, 비정질 실리콘 또는 다결정 GexSi1-x가 이용될 수 있다 - x는 0과 1사이의 범위내에 놓여지는 실리콘의 비를 나타낸다 -. 또한, 패터닝 층은 다결정 실리콘, 비정질 실리콘 또는 GexSi1-x또는 예를 들면 실리콘 질화물 또는 알루미늄 산화물과 같은 다른 적당한 내화성 물질로 구성된 단일층일 수도 있다는 것에 유의해야 한다. 게다가, 오염으로부터 반도체 바디를 보호하기 위해 바람직하게 적용될 수 있는 층(5)이 반드시 필요한 것은 아니다. 패터닝 층(8)을 도포한 이후에, 본 실시예에서 n-타입의 제 2 반대 도전형 타입의 소스/드레인 연장부(9)는 예를 들면 마스크로서 산화물 필드 절연 영역(3)과 함께 패터닝 층(8)을 이용하여 비교적 미량의 인 또는 비소의 자기 정렬 주입법에 의해 패터닝 층(8)의 대향측면(opposite sides)상에 형성된다.
후속적으로, 패터닝 층(8)에는 측벽 스페이서(10)가, 예를 들면 실리콘 산화물 층의 증착 및 이방성 에칭 백(anisotropic etch-back)과 같은 공지된 방법으로 제공된다(도 2). 측벽 스페이서(10)의 형성 이후에, 제 2 도전형 타입 - 본 실시예에서는 n 타입임- 의 강도핑된 소스 영역(11) 및 드레인 영역(12)은 패터닝 층(8) 및 측벽 스페이서(10)와 함께 산화물 필드 절연 영역(3)을 마스크로 이용하는 예를 들면 다량의 인 또는 비소의 자기 정렬 주입법(self-aligned)에 의해 측벽 스페이서(10)의 대향 측면상에 형성된다. 채널 영역(13)은 연장된 소스 영역(11,9) 및 연장된 드레인 영역(12,9)으로 둘러싸여 진다는 것에 유의해야 한다.
도 3을 참조하면, 본 실시예에서 실리콘 산화물로 구성된 비교적 두꺼운 유전체 층(14)은 패터닝 층(8)에 인접한 유전체 층(14)의 두께가 실질적으로 패터닝 층(8)의 두께와 동일하거나 또는 그 이상이 되도록 도포된다. 당연히 PSG(phosphosilicate glass) 또는 BPSG(borophosphosilicate glass)와 같은 다른 적당한 전기적 절연 물질이 또한 이용될 수 있다.
후속적으로, 유전체 층(14)은 패터닝 층(8)이 노출될 때까지 그 두께의 일부에 걸쳐서 제거된다(도 4). 이것은, 예를 들면 상업적으로 이용가능한 슬러리(slurry)를 이용한 화학 기계적 연마(CMP)에 의해서 수행될 수 있다. 물질 제거 처리동안, 본 실시예에서 실리콘 질화물로 구성된 제 2 서브층(7)은 정지층(stop layer)으로서의 역할을 수행할 것이다.
다음 단계에서(도 5), 본 실시예에서 실리콘 질화물로 구성된 제 2 서브층(7)은 본 실시예에서 양자 모두 실리콘 산화물로 구성된 유전체 층(14) 및 측벽 스페이서(10)에 대해서 예를 들면 핫 인산 및 황산 혼합물을 이용하는 습식 에칭에 의해 선택적으로 제거된다.
도 6을 참조하면, 제 1 서브층(6) 및 층(5)은 2개의 분리된 에칭 단계에서제거된다. 본 실시예에서 다결정 실리콘으로 구성된 제 1 서브층(6)은, 예를 들면 핫 KOH 용액을 이용한 습식 에칭에 의해서, 또는 예를 들면 HBr/Cl2혼합물을 이용한 플라즈마 에칭에 의해서 선택적으로 제거될 수 있다. 본 실시예에서 실리콘 산화물로 구성된 층(5)은 HF를 이용하는 딥-에칭(dip-etch)에 의해서 제거될 수 있다. 이러한 방식으로, 유전체 층(14)에 계획된 게이트 영역의 리세스(15)가 제공된다.
리세스(15)가 제공된 유전체 층(14)은 유전체 층(14)을 증착시키고 후속적으로 마스크를 이용하여 유전체 층(14)을 에칭함으로써 또한 획득될 수 있다는 것에 유의해야 한다. 이러한 방식으로, 연장된 소스 영역(11,9) 및 연장된 드레인 영역(12,9)의 자기-정렬 주입은 게이트의 형성 이후에 수행될 수 있다. 후속적으로 게이트는 1000℃ 정도의 높은 온도하에 놓이게 될 것이므로, 이는 주입된 원자(as-implanted atoms)를 전기적으로 활성화시키고 반도체 바디(1)의 격자에 대한 주입 손상을 회복시킬 필요가 있다. 이러한 고온에 게이트를 노출시키는 것은 프로세스-호환가능한 게이트 재료의 선택에 있어 심각한 제한을 가한다.
도 7에 도시된 바와 같이, 절연층(16)은 모든 노출된 표면상에 제공되어 MOS 트랜지스터의 게이트 유전체(17)를 형성한다. 제 1 절연층(16)은 실리콘 산화물로 구성될 수 있지만, 탄탈륨 산화물, 알루미늄 산화물 또는 실리콘 질화물과 같은 실리콘 산화물의 유전 상수보다 높은 유전 상수를 가지는 유전 물질이 보다 바람직할 수 있다. 게이트 유전체(17)에 실리콘 산화물이 도포되면, 이것은 예를 들면 화학기상 증착법 또는 실리콘의 열적 산화(thermal oxidation)에 의해 획득될 것이다. 탄탈륨 산화물, 알루미늄 산화물 및 실리콘 질화물과 같은 높은 유전 상수 물질은, 예를 들면 화학 기상 증착법(CVD)에 의해서 도포될 수 있다.
도 8을 참조하면, 제 1 도전층(18)은 통상적인 방식으로 절연층(16)상에 도포되는데, 제 1 도전층(18)은 도 7에 도시된 리세스(5)의 폭과 비교하여 비교적 얇다. 예를 들면, 채널(13)의 길이(L)가 대략 100nm인 경우에, 리세스(15)의 폭은 대략 100nm이지만, 제 1 도전층(18)의 두께는 대략 15 내지 40nm 사이에 존재하게 될 것이다. 게다가, 채널(13)의 길이(L)가 대략 250nm인 경우에, 리세스(15)의 폭은 대략 250nm이지만, 제 1 도전층(18)의 길이는 대략 40 내지 대략 100nm 사이가 될 것이다.
이후에, 제 1 도전층(18)은 이방 에칭되어(도 9), 최종적으로 형성될 게이트(22)의 측단부(side end portions:19)를 형성한다(도 11). 이방성 에칭 처리는 게이트(22)의 중앙부(21) 영역의 게이트 유전체(17)가 노출될 때까지 계속되는데, 이 중앙부(21)는 다음 단계(도 10을 참조할 것)에서 제공된다. 이와 달리, 제 1 도전층(18)은 중앙부(21) 영역의 게이트 유전체(17)가 최대 대략 10nm에 접근할 때까지 이방성 에칭 처리하에 놓이게 될 것이며, 이후에, 실제적인 게이트 유전체(17) 노출은 이방성 습식 에칭 처리에 의해 수행된다.
도 10을 참조하면, 제 2 도전층(20)은 통상적인 방식으로 도포되어 리세스(15)를 충진하고 중앙부(21)를 제공하며, 이 중앙부(21)는 측단부(19)에 의해 둘러싸인다. 게이트(22)의 중앙부(21) 및 측단부는 게이트 유전체(17)와 컨택트 상태에 있고 채널(13) 길이(L)에 걸쳐서 가변하는 게이트의 일함수를 함께 설정하는데, 이때 채널(13)은 연장된 소스 영역(11,9) 및 연장된 드레인 영역(12,9) 사이에서 연장한다. 본 실시예에서, 측단부(19)의 일함수는 쇼트-채널 효과로 인한 문턱 전압 감소를 보상하기 위해, 중앙부(21)의 일함수와 관련하여 변화한다. n-채널 MOS 트랜지스터의 경우에, 이것은 제 2 도전층(20)의 페르미 레벨보다 낮은 페르미 레벨을 갖는 제 1 도전층(18)에 도포함으로써 달성된다. 당업자라면 p-채널 MOS 트랜지스터와 유사한 효과를 획득하기 위해 제 1 도전층(18)이 제 2 도전층(20)의 페르미 레벨보다 높은 페르미 레벨로 도포되어야 한다는 것을 이해해야 한다. 예를 들면, 금속 및 반도체 재료로부터 선택될 수 있는 다수의 도전성 재료들의 조합은 제 1 도전층 및 제 2 도전층의 경우에 가능한데, 각각의 이들 조합 중 하나는 통상적으로 전술된 조건 중 단지 하나만을, 즉 n-채널 MOS 트랜지스터용 조건 또는 p-채널 MOS 트랜지스터용 조건만을 만족시킨다. 따라서 제 2 도전층(20)을 제 2 도전형 타입의 반도체 재료층, 즉 n-채널 MOS 트랜지스터의 경우에 n-타입이고 p-채널 MOS 트랜지스터의 경우에 p-타입을 사용하며 - 이때 반도체 재료는 밴드 갭을 가짐 - , 제 1 도전층(18)을 제 2 도전층(20)의 반도체 재료의 밴드갭의 대략 중간쯤에 배치된 페르미 레벨을 가지는 도전성 재료 층으로서 사용하는 것이 바람직하다. 이것은 P-채널 MOS 트랜지스터 및 n-채널 MOS 트랜지스터가 하나의 공통적인 제 1 도전층(18)을 이용하여 제조되는 것을 가능하게 하여, n-채널 MOS 트랜지스터 및 p-채널 MOS 트랜지스터 제조에 필요한 마스크의 수를 2개까지 감소시킨다. 이러한 경우에, 제 2 도전층(20)의 반도체 재료로서 다결정 실리콘 또는 비정질 실리콘을 그리고 제 2 도전층(18)의 도전성 재료로서 티타늄질화물(TiN), 텅스텐(W) 및 탄탈륨 디실리사이드(TaSi2)를 포함하는 그룹으로부터 선택된 재료를 사용하는 것이 바람직하다. 티타늄 질화물의 이방성 에칭은 예를 들면 BCl3플라즈마에 의해 수행될 수 있는 있지만, 텅스텐 및 탄탄륨 디실리사이드의 이방성 에칭은 예를 들면, SF6플라즈마에서 수행될 수 있다. 명백하게, 도전성 재료의 페르미 레벨이 대략 반도체 재료의 밴드갭 중간쯤에 배치된다면, 반도체 재료 및 도전성 재료의 다른 조합들이 또한 가능하다. 반도체 재료의 도핑은 증착(본래의 위치에서) 또는 증착 이후 동안 수행될 수 있다.
도 11을 참조하면, 제 2 도전층(20)은 MOS 트랜지스터의 게이트(21)를 완성하도록 성형된다. 이것은 예를 들면 오버사이즈 마스크(oversized mask)를 이용하여 에칭함으로써 수행된다. 이 경우에, 게이트(22)의 도전성 재료는, 절연체 층(16)으로 코팅된 유전체 층(14)위에서 도 7의 리세스(15) 너머로까지 연장된다. 그러나, 절연층(18)이 노출되어, 유전체 층(16)에서 리세스되는 게이트(22)를 형성할 때까지는 비마스크(maskless) 프로세스에서 도전층(20)을 제거하는 것이 바람직하다. 절연층(16)의 부가적인 비마스크 제거(이 결과는 도 9에 도시됨)가 요구되는 것은 아니지만, 절연층(16)이 고 유전 상수 재료를 포함하는 경우에는 유익할 수가 있다. 제 2 도전층(20) 또는 제 2 도전층(20) 및 절연층(16) 모두의 비마스크 제거는 예를 들면, 화학-기계적 연마(CMP)에 의해, 예를 들면 상업적으로 이용가능한 슬러리를 이용하여 수행될 수 있다.
도 12 내지 도 15는 본 발명에 따른 방법의 제 2 실시예를 이용한, 트랜지스터를 포함하는 반도체 디바이스 제조의 연속단계를 나타내는 단면도를 도시한다.
도 12는 이제 제 1 도전층(18)이 반도체 재료 - 본 실시예에서는 다결정 실리콘임 - 층으로서 사용되고, 반도체 재료 층은 도 7에 도시된 리세스(15)의 폭과 비교할 때 비교적 얇다는 것을 제외하면 도 8과 동일한 상황을 나타낸다. 예를 들면, 채널(13)의 길이가 대략 100nm인 경우에, 리세스(15)의 폭은 대략 100nm가 되고, 제 1 도전층(8)의 두께는 대략 15 내지 40nm 사이 범위에 존재할 것이다. 게다가, 채널(13)의 길이(L)가 대략 250nm인 경우에, 리세스(15)의 폭은 대략 250nm가 되지만, 제 1 도전층(18)의 두께는 대략 40 내지 100nm 사이에 존재할 것이다. 비정질 실리콘 또는 다결정 GexSi1-x는 폴리실리콘 대신에 사용될 수 있다 - x는 0과 1사이의 범위내에 놓여지는 실리콘의 비임 -. 실리콘을 모두 포함하는 전술된 반도체 재료 중 하나 대신에, 예를 들면 SiC 또는 GaAs와 같은 반도체 재료가 이용될 수 있다. 제 1 도전층(18)은 예를 들면 화학적 기상 증착에 의해 통상적인 방법에서 사용될 수 있다.
다음 단계(도 13)에서, 제 1 도전층(18) - 본 발명에서는 다결정 실리콘 층임)은 본 발명에서는 예를 들면 인(P) 이온 또는 비소(As) 이온과 같은 n-타입 불순물인 제 2 도전형 타입의 불순물로 주입된다 - 화살표(23)에 의해 도시된 반도체 바디(1)의 표면에 실질적으로 수직으로 주입됨 -. 전술된 주입은 주입된 원자를 전기적으로 활성화시키는 쇼트 어닐링 또는 소위 드라이브-인 단계(drive-in) 후에, 제 1 도전층(18)내로 실제 원자 주입됨으로써 구성된다는 것에 유의해야 한다. 예를 들면, 인은 대략 1 내지 15 keV의 범위의 에너지에서 대략 3.1013내지 3.1015atoms/cm2의 도즈양으로 주입될 수 있고 그것은 예를 들면, 대략 10초 동안 대략 950℃의 온도에서 어닐링될 수 있다. 반면에 비소는 대략 1 내지 10 keV의 범위의 에너지에서 약 3.1013내지 3.1015atoms/cm2의 양으로 주입될 수 있고 이것은 예를 들면 대략 10초 동안 대략 950℃의 온도에서 어닐링될 수 있다. 실질적으로 반도체 바디(1)의 표면에 수직으로 주입을 수행함으로써, 중앙부(21) 및 중앙부(21)의 어느 한면을 따라 위치하는 측단부(19)가 형성될 수 있으며, 이 중앙부(21)는 측단부(19)와 비교하여 비교적 강도핑된다. 적절한 주입 조건을 선택함으로써, 게이트의 측단부가 적어도 실질적으로 불순물이 없는 상태로 유지되고, 게이트의 중앙부는 불순물로 도핑되는 것이 가능하다. 최종적으로 형성될 게이트(22)의 부분이 되는 중앙부(21) 및 측단부(19)는 게이트 유전체(17)와 컨택트 상태에 있고 채널(13)의 길이(L)에 걸쳐 가변하는 게이트(22)의 일함수를 함께 설정하여, 채널(13)이 연장된 소스 영역(11,9) 및 연장된 드레인 영역(12,9) 사이에서 연장한다. 본 실시예에서 측단부(19)의 일함수는 쇼트-채널 효과로 인한 문턱 전압 감소를 보상하기 위해 중앙부(21)의 일함수와 관련하여 가변한다. 당업자라면 p-채널 MOS 트랜지스터의 경우와 유사한 효과를 달성하기 위해 붕소(B) 이온이 주입될 수 있다는 것을 이해해야 한다. 붕소는 대략 0.5 내지 5keV의 범위 의 에너지에서, 예를 들면 대략 3.10 내지 3.10 atoms/cm의 도즈가 주입되고 이것은 예를 들면 대략 10초 동안 대략 950℃의 온도에서 어닐링될 수 있다.
도 14를 참조하면, 제 2 도전층(20)은 통상적인 방식으로 도포되어 리세스(15)를 충진한다. 제 2 도전층(20)은 본 실시예에서는 n-타입인 제 2 도전형 타입의 반도체 재료 층으로서 사용될 수 있다. 다결정 실리콘, 비정질 실리콘 또는 다결정 GexSi1-x는 반도체 재료로서 도포될 수 있다 - x는 0과 1 사이에 놓여 있는 실리콘 비율임 -. 전술된 반도체 재료 중 하나 대신에, 예를 들면 SiC 또는 GaAs와 같은 반도체 재료가 이용될 수 있다. 반도체 재료의 도핑은 증착동안(본래의 위치에서) 또는 증착 이후에 수행될 수 있다. 그러나, 제 2 도전층(20)은 알루미늄, 텅스텐, 구리 또는 몰리브덴과 같은 금속 또는 금속 혼합물을 포함하는 층으로서 도포될 수 있다. 이것은 하나의 공통적인 제 2 도전층(20)을 이용하여 제조될 수 있는 p-채널 MOS 트랜지스터 및 n-채널 MOS 트랜지스터를 가능하게 하여, n-채널 MOS 트랜지스터 및 p-채널 MOS 트랜지스터를 포함하는 반도체 디바이스 제조에 필요한 마스크의 수를 2개까지 감소시킨다. 도전층(20)은 또한 접착층 및/또는 장벽층의 역할을 수행하는 층의 상부에 알루미늄, 텅스텐, 구리 또는 몰리브덴과 같은 금속 또는 금속의 혼합물을 포함하는 층으로 구성되는 이중층으로서 도포되는 것이 바람직하다. 이러한 관점에서, Ti는 접착층으로, 그리고 TiN 또는 TiW는 장벽층으로 도포될 수 있다. 이 층이 주입 이후에 도포될 때, 전술된 주입 어닐링은 제 2 도전층(20)용 재료 선택에 있어 어떠한 제한도 부과하지 않는다.
다음 단계(도 15)에서, 제 1 도전층(18) 및 제 2 도전층(20)은 MOS 트랜지스터의 게이트(22)를 완성하기 위해 성형된다. 이것은 예를 들면 오버사이즈 마스크(oversized mask)를 이용하여 에칭함으로써 수행된다. 이 경우에, 게이트(22)의 도전성 재료는 절연층(14)으로 코팅된 유전체 층(14)위에서 도 7의 리세스(15) 너머로까지 연장된다. 그러나, 절연층(18)이 노출되어, 유전체 층(14)에서 리세스되는 게이트(21)를 형성할 때까지는 비마스크(maskless) 공정에서 도전층(20)을 제거하는 것이 바람직하다. 절연층(16)의 부가적인 비마스크 제거(이 결과는 도 9에 도시됨)가 요구되는 것은 아니지만, 절연층(16)이 고 유전 상수 재료를 포함하는 경우에는 유익할 수가 있다. 제 1 도전층(18) 및 제 2 도전층(20) 또는 제 1 도전층(18), 제 2 도전층(20) 및 절연층(16)의 비마스크 제거는 예를 들면, 화학-기계적 연마(CMP)에 의해, 예를 들면 상업적으로 이용가능한 슬러리를 이용하여 수행될 수 있다.
본 발명은 전술된 실시예에 한정되지 않지만, 당업자라면 다양한 변경이 본 발명의 범주내에서 가능하다는 사실은 명백할 것이다. 전술된 제 1 실시예에서 측벽 스페이스로서 도포되는 게이트의 측단부는 다양한 서브-측벽 스페이서로부터 각각 형성될 수 있고, 측단부에 걸쳐 변화하는 일함수를 함께 제공한다. p-채널 트랜지스터의 이익을 위해, 제 1 도전층은 또한 게이트의 중앙부 및 측벽부를 제공하는 다결정 SixGe1-x의 층으로서 도포될 수 있으며, 측단부는 중앙부와 비교하여 비교적 높은 게르마늄 비를 포함한다. 제 1 도전층 및 제 2 도전층의 도포 이전에 , 불순물이 예를 들면 이온 주입에 의해, 리세스를 통하여 반도체 바디내로 유입되어, 예를 들면 펀치스루 억제 및/또는 문턱 전압 조절을 위한 불순물를 제공할 수 있다는 것에 유의해야 한다. 패터닝 층의 도포 전에 반도체 바디에 도포된 표면층은 절연층 대신에 트랜지스터의 게이트 유전체를 형성할 수 있고 유전체 층에서는 리세스를 제공한 이후에 도포될 수 있다. 이 경우에, 절연층의 도포는 생략될 수 있다. 게다가 트랜지스터의 소스 영역 및 드레인 영역은 연장 없이 선택사양적으로 주입될 수 있다. 전술된 실시예에서, 활성 영역은 통상적은 p 또는 n웰을 나타낼 수 있고, n-채널 또는p-채널 트랜지스터를 제공하는데 적절한 도핑 농도를 갖는 그 표면에서 인접하는 영역에서 원 반도체 바디를 국부적으로 도핑함으로써 획득될 수 있다.

Claims (15)

  1. 표면에 제 1 도전성 타입의 활성 영역(a active region)이 존재하는 반도체 바디를 포함하는 반도체 디바이스 - 상기 활성 영역은 게이트 유전체에 의해 상기 반도체 바디의 표면에 제공되는 채널로부터 절연된 게이트를 가진 트랜지스터를 구비하며, 상기 채널은 상기 반도체 바디(boby)에 제공되는 제 2 도전성 타입의 소스 영역(zone)과 드레인 영역 사이에서 연장하는 길이를 가지고 있으며, 상기 게이트는 중앙부와, 상기 중앙부의 어느 한측을 따라 배치되어 있는 측단부를 포함하며, 상기 중앙부와 측단부는 상기 게이트 유전체와 컨택트하여, 상기 채널의 길이에 따라 변하도록 상기 게이트의 일 함수를 함께 설정함 - 를 제조하는 방법에 있어서,
    상기 활성 영역을 정의한 후, 후속 단계에서 제공되도록 계획된 게이트 영역에 리세스를 가진 유전체 층이 도포되고, 상기 리세스에서, 절연층을 도포하여 상기 트랜지스터의 상기 게이트 유전체를 제공하고, 그 다음, 제 1 도전층과 제 2 도전층이 도포되며, 상기 제 1 도전층은 상기 리세스의 폭과 비교하여 상대적으로 얇으며, 상기 제 1 도전층과 상기 제 2 도전층은 상기 트랜지스터의 상기 게이트를 함께 형성하며, 또한, 상기 유전체층의 상기 리세스를 충진하는
    반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 유전체 층의 도포에 앞서, 상기 계획된 게이트의 영역에 패턴 층이 형성되고, 그 다음에, 상기 제 2 도전성 타입의 상기 소스 영역과 상기 드레인 영역이, 상기 패터닝 층을 마스크로서 이용하여 상기 반도체 바디에 형성되며, 그 다음, 상기 유전체 층은, 상기 패턴층에 인접한 상기 유전체층의 두께가 실질적으로 패터닝 층의 높이 이상이 되는 방식으로 제공되며, 상기 유전체층은, 상기 패턴층이 노출될 때까지 물질 제거 처리(material removing treatment)에 의해 상기 두께의 일부에 걸쳐서 제거되며, 상기 패턴층이 제거되어 상기 계획된 게이트의 상기 영역에 상기 유전체 층의 상기 리세스를 형성하는
    반도체 디바이스 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트의 상기 측단부의 일함수는, 쇼트 채널 효과로 인한 문턱 전압 감소를 보상하기 위해, 상기 게이트의 중앙부의 일함수와 관련하여 변화하는
    반도체 디바이스 제조 방법.
  4. 제 1 항 또는 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 도전층의 도포에 앞서, 상기 제 1 도전층은 후속 단계에서 제공될 상기 게이트의 상기 중앙부 영역의 상기 게이트 유전체가 노출될 때까지 이방성으로 에칭되어 상기 게이트의 측단부를 제공하고, 그 다음, 상기 제 2 도전층이 도포되어 상기 리세스를 충진하고 상기 게이트의 중앙부를 제공하는
    반도체 디바이스 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 1 도전층은, 상기 트랜지스터가 n 채널 트랜지스터로서 도포되는 경우에 상기 제 2 도전층의 페르미 레벨보다 낮은 레벨로 도포되며, 상기 제 1 도전층은, 상기 트랜지스터가 p 채널 트랜지스터로서 도포되는 경우에 상기 제 2 도전층의 페르미 레벨보다 높은 레벨로 도포되는
    반도체 디바이스 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 제 2 도전성 타입의 반도체 재료 층은 상기 제 2 도전층으로서 도포되며 - 상기 반도체 재료는 밴드 갭을 가지며 -, 상기 반도체 재료의 상기 밴드 갭의 대략 중간에 배치된 페르미 레벨을 가진 도전성 재료 층은 상기 제 1 도전층으로서 도포되는
    반도체 디바이스 제조 방법.
  7. 제 6 항에 있어서,
    상기 반도체 재료 층은 실리콘을 포함하는 층을 증착함으로써 도포되며, 상기 도전성 재료는 티타늄 질화물, 텅스텐 및 탄탈 디실리사이드로 구성된 그룹에서 선택되는
    반도체 디바이스 제조 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 트랜지스터가 n 채널 트랜지스터로서 도포되며, 추가 트랜지스터가 p 채널 트랜지스터로서 도포되고, 상기 n 채널 트랜지스터 및 p 채널 트랜지스터가 하나의 공통 제 1 도전층을 이용하여 제조되는
    반도체 디바이스 제조 방법.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    반도체 재료 층이 상기 제 1 도전층으로서 도포되며, 상기 층에 상기 반도체 바디의 표면과 실질적으로 수직으로 상기 제 2 도전성 타입의 불순물을 주입하여 상기 게이트의 상기 중앙부 및 상기 측단부를 제공하며, 상기 중앙부는 상기 측단부와 비교하여 강도핑되며, 그 다음, 상기 제 2 도전층이 도포되어 상기 리세스를충진하는
    반도체 디바이스 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 2 도전성 타입의 반도체 재료의 추가 층은 상기 제 2 도전층으로서 도포되는
    반도체 디바이스 제조 방법.
  11. 제 10 항에 있어서,
    상기 반도체 재료의 추가 층은 실리콘을 포함하는 층을 증착함으로써 도포되는
    반도체 디바이스 제조 방법.
  12. 제 9 항에 있어서,
    금속을 포함하는 층이 상기 제 2 도전층으로서 도포되는
    반도체 디바이스 제조 방법.
  13. 제 12 항에 있어서,
    상기 금속을 포함하는 층은 접착층 및/또는 장벽층(adhesion and/or barrier layer)으로서의 역할을 수행하는 층의 상부에, 상기 금속을 포함하는 층으로 구성된 이중 층으로서 도포되는
    반도체 디바이스 제조 방법.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 금속은 알루미늄, 텅스텐, 구리 및 몰리브덴으로 구성된 그룹에서 선택되는
    반도체 디바이스 제조 방법.
  15. 제 9 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 반도체 재료 층은 실리콘을 포함하는 층을 증착시킴으로써 도포되는
    반도체 디바이스 제조 방법.
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