JP2009509359A - ミラー容量低下及び駆動電流改善のための単一ゲート上の複数の低及び高kゲート酸化物 - Google Patents
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Abstract
【解決手段】 本発明の構造体は、少なくとも1つの重層ゲート導電体を備える半導体基板であって、少なくとも1つの重層ゲート導電体のそれぞれが垂直縁部を有する半導体基板と、少なくとも1つの重層ゲート導電体の下に位置する第1のゲート酸化物であって、少なくとも1つの重層ゲート導電体の垂直縁部を超えて延長しない第1のゲート酸化物と、少なくとも1つの重層ゲート誘電体の少なくとも一部の下に位置する第2のゲート酸化物とを備える。本発明によると、第1のゲート酸化物及び第2のゲート酸化物は、第1のゲート酸化物が高kであるとき第2のゲート酸化物は低kであり、あるいは前記第1のゲート酸化物が低kであるとき前記第2のゲート酸化物は低kであるという条件で、高k酸化物含有材料及び低k酸化物含有材料から選択される。
【選択図】 図3
Description
少なくとも1つの重層ゲート導電体を備える半導体基板であって、少なくとも1つの重層ゲート導電体のそれぞれが垂直縁部を有する半導体基板と、
少なくとも1つの重層ゲート導電体の下に位置する第1のゲート酸化物であって、第1のゲート酸化物が、少なくとも1つの重層ゲート導電体の垂直縁部を超えて延長しないゲート酸化物と、
少なくとも1つの重層ゲート誘電体の少なくとも一部の下に位置する第2のゲート酸化物と、を備え、第1のゲート酸化物及び第2のゲート酸化物は、第1のゲート酸化物が高kであるとき第2のゲート酸化物は低kであり、あるいは前記第1のゲート酸化物が低kであるとき前記第2のゲート酸化物は低kであるという条件で、高k酸化物含有材料及び低k酸化物含有材料から選択される。
少なくとも1つの重層ゲート導電体及び前記少なくとも1つの重層ゲート導電体の下に位置する第1のゲート酸化物を有する半導体基板を準備するステップであって、少なくとも1つの重層ゲート導電体のそれぞれが垂直縁部を有するステップと、
各ゲート導電体の下にアンダーカット領域を設けるために、第1のゲート酸化物を陥凹させるステップと、
少なくとも前記アンダーカット領域内に第2のゲート酸化物を形成するステップと、を含み、第1のゲート酸化物及び第2のゲート酸化物は、第1のゲート酸化物が高kであるとき第2のゲート酸化物は低kであり、あるいは第1のゲート酸化物が低kであるとき第2のゲート酸化物は低kであるという条件で、高k酸化物含有材料及び低k酸化物含有材料から選択される。
半導体基板と、半導体基板上の犠牲酸化物と、犠牲酸化物の一部の上のパターン形成された犠牲ポリシリコン領域と、犠牲酸化物の他の部分の上の誘電体材料とを備える、平坦化された構造体を準備するステップと、
平坦化された構造体内に開口部を設け、犠牲酸化物の表面部分を露出するために、パターン形成された犠牲ポリシリコン領域を除去するステップと、
開口部内の前記誘電体材料の側壁上に犠牲スペーサを形成するステップと、
犠牲スペーサの下にアンダーカットを形成するように、開口部から前記犠牲酸化物の前記露出された表面部分を除去するステップと、
アンダーカットを充填する第2のゲート酸化物を形成するステップと、
開口部内の半導体基板の露出された表面部分の上に第1のゲート酸化物を形成するステップと、
犠牲スペーサを除去するステップと、
開口部内にゲート導電体を形成するステップと、
少なくとも誘電体材料をエッチ・バックするステップと、を含む。
12:半導体基板
14:ゲート縁部又は垂直側壁
16:ゲート領域
18:第1のゲート酸化物
20:ゲート導電体
22、60:アンダーカット
24、26:第2のゲート酸化物
26:スペーサ
28:ソース/ドレイン領域
30:シリサイド・コンタクト
51:犠牲酸化物
52:犠牲ポリシリコン層
54:誘電体材料
56:開口部
58:犠牲スペーサ
Claims (19)
- 半導体構造体であって、
少なくとも1つの重層ゲート導電体を備える半導体基板であって、前記少なくとも1つの重層ゲート導電体のそれぞれが垂直縁部を有する半導体基板と、
前記少なくとも1つの重層ゲート導電体の下に位置する第1のゲート酸化物であって、前記第1のゲート酸化物が、前記少なくとも1つの重層ゲート導電体の前記垂直縁部を超えて延長しないゲート酸化物と、
前記少なくとも1つの重層ゲート誘電体の少なくとも一部の下に位置する第2のゲート酸化物と
を備え、前記第1のゲート酸化物及び第2のゲート酸化物は、前記第1のゲート酸化物が高kであるとき前記第2のゲート酸化物は低kであり、あるいは前記第1のゲート酸化物が低kであるとき前記第2のゲート酸化物は低kであるという条件で、高k酸化物含有材料及び低k酸化物含有材料から選択される、半導体構造体。 - 前記高k酸化物含有材料は、6.0以上の誘電率を有する、請求項1に記載の半導体構造体。
- 前記高k酸化物含有材料は、遷移金属原子でドープされたシリコン酸化物、遷移金蔵でドープされたシリコン酸窒化物、絶縁金属酸化物、ペロブスカイト型酸化物又はこれらの多層を含む、請求項2に記載の半導体構造体。
- 前記低k酸化物含有材料は、6.0未満の誘電率を有する、請求項1に記載の半導体構造体。
- 前記低k酸化物含有材料は、SiO2、SiON、又は、少なくともSi、C及びOの原子を含む炭素ドープ酸化物を含む、請求項4に記載の半導体構造体。
- 前記第1のゲート酸化物は、高k酸化物含有材料であり、前記第2のゲート酸化物は、低k酸化物含有材料である、請求項1に記載の半導体構造体。
- 前記第1のゲート酸化物は、低k酸化物含有材料であり、前記第2のゲート酸化物は、高k酸化物含有材料である、請求項1に記載の半導体構造体。
- 前記第2のゲート酸化物は、前記ゲート導電体の前記垂直縁部及び前記ゲート導電体の上にも位置する、請求項1に記載の半導体構造体。
- 前記半導体基板内にソース/ドレイン拡散領域をさらに備え、前記ソース/ドレイン拡散領域がチャネルによって分離され、前記ソース/ドレイン拡散領域・チャネル間接合の位置が、前記ゲート導電体の前記垂直縁部から1から約4nmまでの位置にある、請求項1に記載の半導体構造体。
- ソース・アンダーカットより大きいドレイン・アンダーカットをさらに備える、請求項1に記載の半導体構造体。
- 前記ゲート導電体に隣接し、かつシリサイド化されたソース/ドレイン領域に隣接するスペーサをさらに備える、請求項1に記載の半導体構造体。
- 半導体構造体を形成する方法であって、
少なくとも1つの重層ゲート導電体及び前記少なくとも1つの重層ゲート導電体の下に位置する第1のゲート酸化物を有する半導体基板を準備するステップであって、前記少なくとも1つの重層ゲート導電体のそれぞれが垂直縁部を有するステップと、
各ゲート導電体の下にアンダーカット領域を設けるために、前記第1のゲート酸化物を陥凹させるステップと、
少なくとも前記アンダーカット領域内に第2のゲート酸化物を形成するステップと
を含み、前記第1のゲート酸化物及び第2のゲート酸化物は、前記第1のゲート酸化物が高kであるとき前記第2のゲート酸化物は低kであり、あるいは前記第1のゲート酸化物が低kであるとき前記第2のゲート酸化物は低kであるという条件で、高k酸化物含有材料及び低k酸化物含有材料から選択される、方法。 - 前記高k酸化物含有材料は、6.0以上の誘電率を有し、前記低k酸化物含有材料は、6.0未満の誘電率を有する、請求項12に記載の方法。
- 前記第1のゲート酸化物は、高k酸化物含有材料であり、前記第2のゲート酸化物は、低k酸化物含有材料である、請求項12に記載の方法。
- 前記第1のゲート酸化物は、低k酸化物含有材料であり、前記第2のゲート酸化物は、高k酸化物含有材料である、請求項12に記載の方法。
- 半導体構造体を形成する方法であって、
半導体基板と、前記半導体基板上の犠牲酸化物と、前記犠牲酸化物の一部の上のパターン形成された犠牲ポリシリコン領域と、前記犠牲酸化物の他の部分の上の誘電体材料とを備える、平坦化された構造体を準備するステップと、
前記平坦化された構造体内に開口部を設け、前記犠牲酸化物の表面部分を露出するために、前記パターン形成された犠牲ポリシリコン領域を除去するステップと、
前記開口部内の前記誘電体材料の側壁上に犠牲スペーサを形成するステップと、
前記犠牲スペーサの下にアンダーカットを形成するように、前記開口部から前記犠牲酸化物の前記露出された表面部分を除去するステップと、
前記アンダーカットを充填する第2のゲート酸化物を形成するステップと、
前記開口部内の前記半導体基板の露出された表面部分の上に第1のゲート酸化物を形成するステップと、
前記犠牲スペーサを除去するステップと、
前記開口部内にゲート導電体を形成するステップと、
少なくとも前記誘電体材料をエッチ・バックするステップと
を含む方法。 - 前記高k酸化物含有材料は、6.0以上の誘電率を有し、前記低k酸化物含有材料は、6.0未満の誘電率を有する、請求項16に記載の方法。
- 前記第1のゲート酸化物は、高k酸化物含有材料であり、前記第2のゲート酸化物は、低k酸化物含有材料である、請求項16に記載の方法。
- 前記第1のゲート酸化物は、低k酸化物含有材料であり、前記第2のゲート酸化物は、高k酸化物含有材料である、請求項16に記載の方法。
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