JPH08181309A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Abstract
(57)【要約】
【目的】 ＭＯＳ型半導体素子のゲート電極エッジ部で
の電界変調、及びゲート絶縁膜の劣化を減少させること
により素子の信頼性向上を計る。 【構成】 シリコン基板１にゲートシリコン酸化膜７、
ポリシリコンゲート電極８を形成し、写真製版により所
望のゲート長を得、次いでウェットエッチング等により
ゲートシリコン酸化膜７を細らせる。次に高誘電率膜１
８を堆積させ、ゲートシリコン酸化膜７を細らせた部分
のポリシリコンゲート電極８下に埋め込み、横方向（ソ
ースからドレインに向かう方向）に高誘電率膜１８、シ
リコン酸化膜７、高誘電率膜１８からなるゲート絶縁膜
が形成される。 【効果】 ゲート電極を仮想的に下向きの凹型構造とす
ることにより、ショートチャンネル効果に強い素子が作
成でき、工程数の増加もほとんどない。
の電界変調、及びゲート絶縁膜の劣化を減少させること
により素子の信頼性向上を計る。 【構成】 シリコン基板１にゲートシリコン酸化膜７、
ポリシリコンゲート電極８を形成し、写真製版により所
望のゲート長を得、次いでウェットエッチング等により
ゲートシリコン酸化膜７を細らせる。次に高誘電率膜１
８を堆積させ、ゲートシリコン酸化膜７を細らせた部分
のポリシリコンゲート電極８下に埋め込み、横方向（ソ
ースからドレインに向かう方向）に高誘電率膜１８、シ
リコン酸化膜７、高誘電率膜１８からなるゲート絶縁膜
が形成される。 【効果】 ゲート電極を仮想的に下向きの凹型構造とす
ることにより、ショートチャンネル効果に強い素子が作
成でき、工程数の増加もほとんどない。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置とその製造
方法に関し、特にＭＯＳ型電界効果トランジスタの構造
とその製造方法に関するものである。
方法に関し、特にＭＯＳ型電界効果トランジスタの構造
とその製造方法に関するものである。
【０００２】
【従来の技術】素子の微細化においては、ゲート長０．
１５μｍレベルのＭＯＳ型トランジスタを動作させるた
めには、薄いゲート絶縁膜と０．１μｍ以下の浅い拡散
層の形成が必要である。前者のゲート絶縁膜には、従来
からシリコン酸化膜が用いられてきた。しかし、素子の
微細化とともに、シリコン酸化膜の薄膜化が行われ、ゲ
ート絶縁膜に印加される電界が強くなり酸化膜の信頼性
が問題視されるようになった。そこでゲート絶縁膜の縦
方向エンジニアリングが行われ、シリコン窒化膜と酸化
膜の積層構造をもつものが用いられるようになった。こ
の構造を用いれば、シリコン窒化膜はシリコン酸化膜よ
り２倍程度誘電率が大きいために、シリコン酸化膜のみ
であれば６０オングストロームであるのに対して、シリ
コン窒化膜／シリコン酸化膜＝８０オングストローム／
２０オングストロームで全膜厚１００オングストローム
となり、積層化することで一応の厚膜化がはかられ、電
界緩和が可能になる。
１５μｍレベルのＭＯＳ型トランジスタを動作させるた
めには、薄いゲート絶縁膜と０．１μｍ以下の浅い拡散
層の形成が必要である。前者のゲート絶縁膜には、従来
からシリコン酸化膜が用いられてきた。しかし、素子の
微細化とともに、シリコン酸化膜の薄膜化が行われ、ゲ
ート絶縁膜に印加される電界が強くなり酸化膜の信頼性
が問題視されるようになった。そこでゲート絶縁膜の縦
方向エンジニアリングが行われ、シリコン窒化膜と酸化
膜の積層構造をもつものが用いられるようになった。こ
の構造を用いれば、シリコン窒化膜はシリコン酸化膜よ
り２倍程度誘電率が大きいために、シリコン酸化膜のみ
であれば６０オングストロームであるのに対して、シリ
コン窒化膜／シリコン酸化膜＝８０オングストローム／
２０オングストロームで全膜厚１００オングストローム
となり、積層化することで一応の厚膜化がはかられ、電
界緩和が可能になる。
【０００３】また、後者の浅い接合形成には、イオン注
入エネルギーの低エネルギー化と、熱処理温度の低温化
が行われてきた。イオン注入エネルギーの低エネルギー
化では、ＰＭＯＳの浅い接合形成にボロン注入を数Ｋｅ
Ｖで行わなければならなくなり、プロセスの安定性、ス
ループットの極端な悪化を招いていた。最近になって
は、固相拡散を用いたものも報告されるようになってき
ている。しかし、これらの方法は従来技術の延長であ
り、プロセス的に限界が残る。この浅い接合をプロセス
的に作らず、電気的に作り、接合深さを浅くコントロー
ルしたものとして、図１５に示すようなゲート電極を３
個有した（メインゲートとその隣にゲート／ソース間電
界を緩和するサブゲート）ものが報告されている（Ｈｉ
ｒｏｍａｓａ Ｎｏｄａ ｅｔａｌ ＩＥＤＭ １９９
３ Ｐ１２３）。
入エネルギーの低エネルギー化と、熱処理温度の低温化
が行われてきた。イオン注入エネルギーの低エネルギー
化では、ＰＭＯＳの浅い接合形成にボロン注入を数Ｋｅ
Ｖで行わなければならなくなり、プロセスの安定性、ス
ループットの極端な悪化を招いていた。最近になって
は、固相拡散を用いたものも報告されるようになってき
ている。しかし、これらの方法は従来技術の延長であ
り、プロセス的に限界が残る。この浅い接合をプロセス
的に作らず、電気的に作り、接合深さを浅くコントロー
ルしたものとして、図１５に示すようなゲート電極を３
個有した（メインゲートとその隣にゲート／ソース間電
界を緩和するサブゲート）ものが報告されている（Ｈｉ
ｒｏｍａｓａ Ｎｏｄａ ｅｔａｌ ＩＥＤＭ １９９
３ Ｐ１２３）。
【０００４】図１５において、１はシリコン基板、２は
シリコン基板１上のゲート酸化膜、３はメインゲート、
４は、メインゲート３の側壁に酸化膜を介して形成され
たサブゲートである。５は、サブゲート４を形成した後
にイオン注入により形成されるソース／ドレインの高濃
度拡散層、６はサブゲート下の反転層である。図１５
は、まずシリコン基板１上にゲート酸化膜２、メインゲ
ート３を作成する。メインゲート３のパターニングを行
った後、メインゲート３の側壁に酸化膜を形成し、メイ
ンゲート３とショートしないようにサブゲート４を形成
する。次に、イオン注入によりソース／ドレインの高濃
度拡散層５を形成し、ＭＯＳ型半導体素子が作られる。
このトランジスタの特徴は、低濃度拡散層の形成がイオ
ン注入等によるものではなく、基本的に、従来のシング
ルドレイン構造であっても、サブゲート４下のシリコン
層の反転電荷をＬＤＤ構造として利用しており、そのた
め接合深さ０μｍを得ているものである。具体的なトラ
ンジスタ動作は、あらかじめサブゲート４に電圧を印加
しておくと（例えば１０Ｖ程度）、その下のシリコン層
は反転する。この反転層６の深さは数十オングストロー
ム程度と非常に浅く、この部分が通常のトランジスタの
ＬＤＤ層となる。そこで、メインゲート３の印加電圧に
よりスイッチング特性を得る。
シリコン基板１上のゲート酸化膜、３はメインゲート、
４は、メインゲート３の側壁に酸化膜を介して形成され
たサブゲートである。５は、サブゲート４を形成した後
にイオン注入により形成されるソース／ドレインの高濃
度拡散層、６はサブゲート下の反転層である。図１５
は、まずシリコン基板１上にゲート酸化膜２、メインゲ
ート３を作成する。メインゲート３のパターニングを行
った後、メインゲート３の側壁に酸化膜を形成し、メイ
ンゲート３とショートしないようにサブゲート４を形成
する。次に、イオン注入によりソース／ドレインの高濃
度拡散層５を形成し、ＭＯＳ型半導体素子が作られる。
このトランジスタの特徴は、低濃度拡散層の形成がイオ
ン注入等によるものではなく、基本的に、従来のシング
ルドレイン構造であっても、サブゲート４下のシリコン
層の反転電荷をＬＤＤ構造として利用しており、そのた
め接合深さ０μｍを得ているものである。具体的なトラ
ンジスタ動作は、あらかじめサブゲート４に電圧を印加
しておくと（例えば１０Ｖ程度）、その下のシリコン層
は反転する。この反転層６の深さは数十オングストロー
ム程度と非常に浅く、この部分が通常のトランジスタの
ＬＤＤ層となる。そこで、メインゲート３の印加電圧に
よりスイッチング特性を得る。
【０００５】
【発明が解決しようとする課題】上記のような従来の技
術、すなわちゲート絶縁膜にかかる電界緩和を行うため
にシリコン窒化膜と酸化膜の積層構造をもつものでは、
ゲート電極形成までの時間は増大し、また電流の流れる
方向に垂直に酸化膜／窒化膜の界面遷移層が存在し、界
面特性が悪化する可能性が大きい。これは、直接的に素
子劣化につながるものであり、工程数の増大も伴ってし
まう。また、浅い接合を得るための図１５に示すトラン
ジスタでは、ゲートを３個直列に並べ、それぞれがショ
ートしないようにするために、平面での素子１個あたり
の面積を大きくとる必要があり、工程数も膨大になると
いう問題点がある。
術、すなわちゲート絶縁膜にかかる電界緩和を行うため
にシリコン窒化膜と酸化膜の積層構造をもつものでは、
ゲート電極形成までの時間は増大し、また電流の流れる
方向に垂直に酸化膜／窒化膜の界面遷移層が存在し、界
面特性が悪化する可能性が大きい。これは、直接的に素
子劣化につながるものであり、工程数の増大も伴ってし
まう。また、浅い接合を得るための図１５に示すトラン
ジスタでは、ゲートを３個直列に並べ、それぞれがショ
ートしないようにするために、平面での素子１個あたり
の面積を大きくとる必要があり、工程数も膨大になると
いう問題点がある。
【０００６】この発明は、このような２点の課題の解
決、即ちゲート酸化膜２にかかる電界緩和と浅い接合の
形成を得るためのもので、簡易プロセスで素子を作成
し、プロセス工程も通常のＭＯＳ型半導体素子形成プロ
セスと何ら遜色ないものとすることを目的としている。
決、即ちゲート酸化膜２にかかる電界緩和と浅い接合の
形成を得るためのもので、簡易プロセスで素子を作成
し、プロセス工程も通常のＭＯＳ型半導体素子形成プロ
セスと何ら遜色ないものとすることを目的としている。
【０００７】
【課題を解決するための手段】この発明に係わる半導体
装置においては、基板の主表面に平行な方向に、誘電率
の異なる複数の層よりなるゲート絶縁膜を備えたもので
ある。また、ゲート絶縁膜のゲート中央部の層より、ゲ
ート端部の少なくともドレイン側の層を低誘電率とした
ものである。また、ゲート中央部の層をシリコン酸化膜
とし、ドレイン側の層を中空としたものである。さら
に、ゲート中央部の層をシリコン酸化膜とし、ドレイン
側の層をフッ化シリコン酸化膜としたものである。ま
た、ゲート中央部の層をシリコン窒化膜とし、ドレイン
側の層をシリコン酸化膜としたものである。また、ゲー
ト絶縁膜のゲート中央部の層より、ゲート端部の層を高
誘電率としたものである。加えて、ゲート中央部の層を
シリコン酸化膜とし、ゲート端部の層をシリコン窒化膜
又はチタン酸バリウムストロンチウム膜としたものであ
る。また、基板の主表面上に形成された活性領域外の酸
化膜上に両端を置き、活性領域上にエアブリッジ構造を
もって形成されたゲート電極と、このゲート電極の下に
形成された中空のゲート絶縁膜を備えたものである。
装置においては、基板の主表面に平行な方向に、誘電率
の異なる複数の層よりなるゲート絶縁膜を備えたもので
ある。また、ゲート絶縁膜のゲート中央部の層より、ゲ
ート端部の少なくともドレイン側の層を低誘電率とした
ものである。また、ゲート中央部の層をシリコン酸化膜
とし、ドレイン側の層を中空としたものである。さら
に、ゲート中央部の層をシリコン酸化膜とし、ドレイン
側の層をフッ化シリコン酸化膜としたものである。ま
た、ゲート中央部の層をシリコン窒化膜とし、ドレイン
側の層をシリコン酸化膜としたものである。また、ゲー
ト絶縁膜のゲート中央部の層より、ゲート端部の層を高
誘電率としたものである。加えて、ゲート中央部の層を
シリコン酸化膜とし、ゲート端部の層をシリコン窒化膜
又はチタン酸バリウムストロンチウム膜としたものであ
る。また、基板の主表面上に形成された活性領域外の酸
化膜上に両端を置き、活性領域上にエアブリッジ構造を
もって形成されたゲート電極と、このゲート電極の下に
形成された中空のゲート絶縁膜を備えたものである。
【０００８】さらにまた、この発明に係わる半導体装置
の製造方法においては、基板の主表面上に、ゲート絶縁
膜を介してゲート電極を形成する工程と、エッチングに
より、ゲート絶縁膜の一部を除去する工程を含むもので
ある。また、ゲート絶縁膜及びゲート電極の側壁に絶縁
膜を形成し、ゲート絶縁膜の除去した部分を中空にする
工程を含むものである。また、基板の主表面上に、ゲー
ト絶縁膜を介してゲート電極を形成する工程と、エッチ
ングにより、ゲート絶縁膜の一部を除去する工程と、斜
め回転イオン注入により、ゲート絶縁膜の除去した部分
の下に低濃度拡散層を形成する工程と、ゲート絶縁膜及
びゲート電極の側壁に絶縁膜を形成し、ゲート絶縁膜の
除去した部分を中空にする工程を含むものである。さら
に、ゲート絶縁膜の中空部分に、急速熱処理することに
より薄い酸化膜又は薄い窒化膜からなるパッシベーショ
ン膜を形成する工程を含むものである。また、ゲート絶
縁膜の除去した部分に、低誘電率の材料を埋め込む工程
を含むものである。
の製造方法においては、基板の主表面上に、ゲート絶縁
膜を介してゲート電極を形成する工程と、エッチングに
より、ゲート絶縁膜の一部を除去する工程を含むもので
ある。また、ゲート絶縁膜及びゲート電極の側壁に絶縁
膜を形成し、ゲート絶縁膜の除去した部分を中空にする
工程を含むものである。また、基板の主表面上に、ゲー
ト絶縁膜を介してゲート電極を形成する工程と、エッチ
ングにより、ゲート絶縁膜の一部を除去する工程と、斜
め回転イオン注入により、ゲート絶縁膜の除去した部分
の下に低濃度拡散層を形成する工程と、ゲート絶縁膜及
びゲート電極の側壁に絶縁膜を形成し、ゲート絶縁膜の
除去した部分を中空にする工程を含むものである。さら
に、ゲート絶縁膜の中空部分に、急速熱処理することに
より薄い酸化膜又は薄い窒化膜からなるパッシベーショ
ン膜を形成する工程を含むものである。また、ゲート絶
縁膜の除去した部分に、低誘電率の材料を埋め込む工程
を含むものである。
【０００９】また、ゲート絶縁膜の除去した部分に、高
誘電率の材料を埋め込む工程を含むものである。加え
て、基板の主表面上に、ゲート絶縁膜を介してゲート電
極を形成する工程と、斜め回転イオン注入により、ゲー
ト端部のゲート絶縁膜の誘電率をゲート中央部のゲート
絶縁膜の誘電率と異なる値とする工程を含むものであ
る。また、ゲート絶縁膜がシリコン酸化膜であり、フッ
素の斜め回転イオン注入により、ゲート端部のゲート絶
縁膜をフッ素添加シリコン酸化膜とする工程を含むもの
である。また、基板の主表面上に、ゲート酸化膜を介し
てゲート電極を形成する工程と、窒素の斜めイオン注入
により、ゲート端部のゲート酸化膜を窒素添加シリコン
酸化膜とする工程を含むものである。
誘電率の材料を埋め込む工程を含むものである。加え
て、基板の主表面上に、ゲート絶縁膜を介してゲート電
極を形成する工程と、斜め回転イオン注入により、ゲー
ト端部のゲート絶縁膜の誘電率をゲート中央部のゲート
絶縁膜の誘電率と異なる値とする工程を含むものであ
る。また、ゲート絶縁膜がシリコン酸化膜であり、フッ
素の斜め回転イオン注入により、ゲート端部のゲート絶
縁膜をフッ素添加シリコン酸化膜とする工程を含むもの
である。また、基板の主表面上に、ゲート酸化膜を介し
てゲート電極を形成する工程と、窒素の斜めイオン注入
により、ゲート端部のゲート酸化膜を窒素添加シリコン
酸化膜とする工程を含むものである。
【００１０】
【作用】上記のような半導体装置または半導体装置の製
造方法においては、ゲート絶縁膜のゲート中央部の層よ
り、ゲート端部の少なくともドレイン側の層を低誘電率
とし、ゲート電界が下向きの仮想的に凸型となるように
する。また、ゲート絶縁膜のゲート中央部の層より、ゲ
ート端部の層を高誘電率とし、ゲート電界を下向きの仮
想的に凹型となるようにし、ゲートに低い電圧が印加さ
れた状態では、高誘電率膜の下のシリコンが反転して浅
い接合である反転層を形成し、これがＬＤＤとして動作
する。また、基板の主表面上に形成された活性領域外の
酸化膜上に両端を置き、活性領域上にエアブリッジ構造
をもって形成されたゲート電極と、このゲート電極の下
に形成された中空のゲート絶縁膜を備え、ゲート端部を
低誘電率のゲート絶縁膜とする。
造方法においては、ゲート絶縁膜のゲート中央部の層よ
り、ゲート端部の少なくともドレイン側の層を低誘電率
とし、ゲート電界が下向きの仮想的に凸型となるように
する。また、ゲート絶縁膜のゲート中央部の層より、ゲ
ート端部の層を高誘電率とし、ゲート電界を下向きの仮
想的に凹型となるようにし、ゲートに低い電圧が印加さ
れた状態では、高誘電率膜の下のシリコンが反転して浅
い接合である反転層を形成し、これがＬＤＤとして動作
する。また、基板の主表面上に形成された活性領域外の
酸化膜上に両端を置き、活性領域上にエアブリッジ構造
をもって形成されたゲート電極と、このゲート電極の下
に形成された中空のゲート絶縁膜を備え、ゲート端部を
低誘電率のゲート絶縁膜とする。
【００１１】さらにまた、基板の主表面上に、ゲート絶
縁膜を介してゲート電極を形成する工程と、エッチング
により、ゲート絶縁膜の一部を除去する工程を含み、ゲ
ート端部のゲート絶縁膜を別の層に形成することができ
る。また、ゲート絶縁膜及びゲート電極の側壁に絶縁膜
を形成し、ゲート絶縁膜の除去した部分を中空にする工
程を含み、ゲート電界が仮想的に下向きの凸型となるよ
うにする。また、基板の主表面上に、ゲート絶縁膜を介
してゲート電極を形成する工程と、エッチングにより、
ゲート絶縁膜の一部を除去する工程と、斜め回転イオン
注入により、ゲート絶縁膜の除去した部分の下に低濃度
拡散層を形成する工程と、ゲート絶縁膜及びゲート電極
の側壁に絶縁膜を形成し、ゲート絶縁膜の除去した部分
を中空にする工程を含み、ゲート電界が仮想的に下向き
の凸型となるようにすると共に、実効的なゲート長をゲ
ート電極長より短くする。
縁膜を介してゲート電極を形成する工程と、エッチング
により、ゲート絶縁膜の一部を除去する工程を含み、ゲ
ート端部のゲート絶縁膜を別の層に形成することができ
る。また、ゲート絶縁膜及びゲート電極の側壁に絶縁膜
を形成し、ゲート絶縁膜の除去した部分を中空にする工
程を含み、ゲート電界が仮想的に下向きの凸型となるよ
うにする。また、基板の主表面上に、ゲート絶縁膜を介
してゲート電極を形成する工程と、エッチングにより、
ゲート絶縁膜の一部を除去する工程と、斜め回転イオン
注入により、ゲート絶縁膜の除去した部分の下に低濃度
拡散層を形成する工程と、ゲート絶縁膜及びゲート電極
の側壁に絶縁膜を形成し、ゲート絶縁膜の除去した部分
を中空にする工程を含み、ゲート電界が仮想的に下向き
の凸型となるようにすると共に、実効的なゲート長をゲ
ート電極長より短くする。
【００１２】さらに、ゲート絶縁膜の中空部分に、急速
熱処理することにより薄い酸化膜又は薄い窒化膜からな
るパッシベーション膜を形成する。加えて、基板の主表
面上に、ゲート絶縁膜を介してゲート電極を形成する工
程と、斜め回転イオン注入により、ゲート端部のゲート
絶縁膜の誘電率をゲート中央部のゲート絶縁膜の誘電率
と異なる値とする工程を含み、ゲート端部のゲート絶縁
膜を低誘電率または高誘電率のものにすることができ
る。また、ゲート絶縁膜がシリコン酸化膜であり、フッ
素の斜め回転イオン注入により、ゲート端部のゲート絶
縁膜をフッ素添加シリコン酸化膜とする工程を含み、ゲ
ート電界が下向きの仮想的凸型となるようにする。ま
た、基板の主表面上に、ゲート酸化膜を介してゲート電
極を形成する工程と、窒素の斜めイオン注入により、ゲ
ート端部のゲート酸化膜を窒素添加シリコン酸化膜とす
る工程を含み、ゲート電圧印加時にゲート電界が仮想的
に下向きの凹型になるようにする。
熱処理することにより薄い酸化膜又は薄い窒化膜からな
るパッシベーション膜を形成する。加えて、基板の主表
面上に、ゲート絶縁膜を介してゲート電極を形成する工
程と、斜め回転イオン注入により、ゲート端部のゲート
絶縁膜の誘電率をゲート中央部のゲート絶縁膜の誘電率
と異なる値とする工程を含み、ゲート端部のゲート絶縁
膜を低誘電率または高誘電率のものにすることができ
る。また、ゲート絶縁膜がシリコン酸化膜であり、フッ
素の斜め回転イオン注入により、ゲート端部のゲート絶
縁膜をフッ素添加シリコン酸化膜とする工程を含み、ゲ
ート電界が下向きの仮想的凸型となるようにする。ま
た、基板の主表面上に、ゲート酸化膜を介してゲート電
極を形成する工程と、窒素の斜めイオン注入により、ゲ
ート端部のゲート酸化膜を窒素添加シリコン酸化膜とす
る工程を含み、ゲート電圧印加時にゲート電界が仮想的
に下向きの凹型になるようにする。
【００１３】
実施例１．図１はＭＯＳ型半導体素子の要部を示す構成
図、図２はシリコン酸化膜換算での仮想的なゲート絶縁
膜形状模式図である。図において、１、５は上記従来装
置と同様のものであり、その説明を省略する。 図１に
おいて、７はゲート絶縁膜の一部を構成するゲートシリ
コン酸化膜、８はゲート絶縁膜上に形成されたポリシリ
コンゲート電極、９はポリシリコンゲート電極８の側壁
に形成されたシリコン窒化膜または酸化膜のサイドウォ
ール、１０は半導体素子全体を被う保護膜、１１はコン
タクトとして用いられるアルミニウム電極である。１２
はシリコン基板１に形成された低濃度拡散層、１３はゲ
ートシリコン酸化膜７とサイドウォール９との間に形成
された真空又は空気の中空構造部である。
図、図２はシリコン酸化膜換算での仮想的なゲート絶縁
膜形状模式図である。図において、１、５は上記従来装
置と同様のものであり、その説明を省略する。 図１に
おいて、７はゲート絶縁膜の一部を構成するゲートシリ
コン酸化膜、８はゲート絶縁膜上に形成されたポリシリ
コンゲート電極、９はポリシリコンゲート電極８の側壁
に形成されたシリコン窒化膜または酸化膜のサイドウォ
ール、１０は半導体素子全体を被う保護膜、１１はコン
タクトとして用いられるアルミニウム電極である。１２
はシリコン基板１に形成された低濃度拡散層、１３はゲ
ートシリコン酸化膜７とサイドウォール９との間に形成
された真空又は空気の中空構造部である。
【００１４】図２において、１４は凸型構造の仮想ゲー
ト電極、１５は凹型構造の仮想ゲートシリコン酸化膜で
ある。このＭＯＳ型半導体素子は、図１に示すようにシ
リコン基板１上のゲート絶縁膜が横方向（ソースからド
レインに向かうチャンネル方向）に真空又は空気の中空
構造部１３、ゲートシリコン酸化膜７、真空又は空気の
中空構造部１３の３つで構成される。言換えれば、横方
向に３層の積層構造（一般的には積層と言えば縦方向の
積み重ねではあるが、この場合は違う）を有している。
次に、この発明の実施例１によるＭＯＳ型半導体素子の
製造方法について、図１を用いて説明する。シリコン基
板１上に通常のＭＯＳ型素子作成プロセスを用いて、ウ
ェル（図示せず）を形成、ゲート絶縁膜としてゲートシ
リコン酸化膜７、ポリシリコンゲート電極８を形成す
る。その後、写真製版を行い所望のゲート長を得る。次
に、例えばフッ化水素酸によるウェットエッチングを行
い、ゲートシリコン酸化膜７を細らせる（一部除去す
る）。低濃度拡散層１２を形成した後に、シリコン窒化
膜又は酸化膜のサイドウォール９を形成する。このサイ
ドウォール９の形成時にシリコン基板１とポリシリコン
ゲート電極８ではさまれた一部分が中空構造となり、横
方向に真空又は空気の中空構造部１３、ゲートシリコン
酸化膜７、真空又は空気の中空構造部１３が形成され
る。更にソース／ドレインの高濃度拡散層５を形成す
る。その後、全面に保護膜１０を堆積し、各領域にアル
ミニウム電極１１等によりコンタクトをとり、ＭＯＳ型
半導体素子を得る。
ト電極、１５は凹型構造の仮想ゲートシリコン酸化膜で
ある。このＭＯＳ型半導体素子は、図１に示すようにシ
リコン基板１上のゲート絶縁膜が横方向（ソースからド
レインに向かうチャンネル方向）に真空又は空気の中空
構造部１３、ゲートシリコン酸化膜７、真空又は空気の
中空構造部１３の３つで構成される。言換えれば、横方
向に３層の積層構造（一般的には積層と言えば縦方向の
積み重ねではあるが、この場合は違う）を有している。
次に、この発明の実施例１によるＭＯＳ型半導体素子の
製造方法について、図１を用いて説明する。シリコン基
板１上に通常のＭＯＳ型素子作成プロセスを用いて、ウ
ェル（図示せず）を形成、ゲート絶縁膜としてゲートシ
リコン酸化膜７、ポリシリコンゲート電極８を形成す
る。その後、写真製版を行い所望のゲート長を得る。次
に、例えばフッ化水素酸によるウェットエッチングを行
い、ゲートシリコン酸化膜７を細らせる（一部除去す
る）。低濃度拡散層１２を形成した後に、シリコン窒化
膜又は酸化膜のサイドウォール９を形成する。このサイ
ドウォール９の形成時にシリコン基板１とポリシリコン
ゲート電極８ではさまれた一部分が中空構造となり、横
方向に真空又は空気の中空構造部１３、ゲートシリコン
酸化膜７、真空又は空気の中空構造部１３が形成され
る。更にソース／ドレインの高濃度拡散層５を形成す
る。その後、全面に保護膜１０を堆積し、各領域にアル
ミニウム電極１１等によりコンタクトをとり、ＭＯＳ型
半導体素子を得る。
【００１５】上記のウェットエッチングより精度をあげ
るためにＲＩＥ（反応性ドライエッチング）によるゲー
トシリコン酸化膜７の細らせ工程を用いても良い。更
に、ゲートシリコン酸化膜７をウェットエッチングによ
り細らせる工程の前に、ポリシリコンゲート電極８を形
成後に、シリコン窒化膜、タングステン等を堆積させれ
ば、ゲートシリコン酸化膜７を細らせた後におけるポリ
シリコンゲート電極８の倒れや歪みを防止できる。この
ゲート絶縁膜が横方向に３層で構成される対称型のＭＯ
Ｓ型半導体素子では、中空構造部１３は真空に近いも
の、或いは減圧状態又は大気圧の空気であるために誘電
率がおよそ１であり、一方ゲートシリコン酸化膜７の誘
電率は３．９である。この誘電率からシリコン酸化膜の
みに置き換えて考えれば、中空構造部１３の部分の膜厚
がゲートシリコン酸化膜７の部分の４倍程度となり、図
２に示すように仮想ゲート電極（ゲート電圧印加時にゲ
ート電界の強さを示すとした時の形状）１４が、仮想的
に下向きに凸型構造（仮想ゲートシリコン酸化膜１５で
は仮想的に凹型構造）を有することになる。そのため、
従来のＭＯＳ型素子のドレイン／ゲート間での電界の厳
しい部分の電界緩和が達成でき、信頼性が向上する。
るためにＲＩＥ（反応性ドライエッチング）によるゲー
トシリコン酸化膜７の細らせ工程を用いても良い。更
に、ゲートシリコン酸化膜７をウェットエッチングによ
り細らせる工程の前に、ポリシリコンゲート電極８を形
成後に、シリコン窒化膜、タングステン等を堆積させれ
ば、ゲートシリコン酸化膜７を細らせた後におけるポリ
シリコンゲート電極８の倒れや歪みを防止できる。この
ゲート絶縁膜が横方向に３層で構成される対称型のＭＯ
Ｓ型半導体素子では、中空構造部１３は真空に近いも
の、或いは減圧状態又は大気圧の空気であるために誘電
率がおよそ１であり、一方ゲートシリコン酸化膜７の誘
電率は３．９である。この誘電率からシリコン酸化膜の
みに置き換えて考えれば、中空構造部１３の部分の膜厚
がゲートシリコン酸化膜７の部分の４倍程度となり、図
２に示すように仮想ゲート電極（ゲート電圧印加時にゲ
ート電界の強さを示すとした時の形状）１４が、仮想的
に下向きに凸型構造（仮想ゲートシリコン酸化膜１５で
は仮想的に凹型構造）を有することになる。そのため、
従来のＭＯＳ型素子のドレイン／ゲート間での電界の厳
しい部分の電界緩和が達成でき、信頼性が向上する。
【００１６】また、ゲート絶縁膜エッジ近傍の低誘電率
膜が電流駆動能力を劣化させる危惧があるが、低濃度拡
散層をゲートオーバーラップ構造とすることにより、こ
れを回避することができる。実施例１ではソース／ドレ
インに対して対称型のＭＯＳ型半導体素子について述べ
たが、例えば、ドレイン近傍のゲート絶縁膜だけに低誘
電率化を行うことも可能である。
膜が電流駆動能力を劣化させる危惧があるが、低濃度拡
散層をゲートオーバーラップ構造とすることにより、こ
れを回避することができる。実施例１ではソース／ドレ
インに対して対称型のＭＯＳ型半導体素子について述べ
たが、例えば、ドレイン近傍のゲート絶縁膜だけに低誘
電率化を行うことも可能である。
【００１７】実施例２．実施例１では、ゲート絶縁膜の
一部に中空構造部１３を設けたが、実施例２では、ゲー
トシリコン酸化膜７、ポリシリコンゲート電極８を形成
し、ゲートシリコン酸化膜７を細らせた後に、誘電率の
違うもの、特に低誘電率膜のフッ化シリコン酸化膜を成
長させ、通常のエッチバック工程を経て、ポリシリコン
ゲート電極８の下部に埋め込む。これにより、横方向に
フッ化シリコン酸化膜、シリコン酸化膜、フッ化シリコ
ン酸化膜からなるゲート絶縁膜が形成される。これによ
り電界集中の発生するゲートエッジでの電界緩和が可能
となり素子寿命が改善される。また、ゲート絶縁膜にシ
リコン窒化膜を用いて、それを細らせた後に、シリコン
酸化膜を堆積し、上記工程を経て、横方向にシリコン酸
化膜、シリコン窒化膜、シリコン酸化膜を形成してもよ
い。
一部に中空構造部１３を設けたが、実施例２では、ゲー
トシリコン酸化膜７、ポリシリコンゲート電極８を形成
し、ゲートシリコン酸化膜７を細らせた後に、誘電率の
違うもの、特に低誘電率膜のフッ化シリコン酸化膜を成
長させ、通常のエッチバック工程を経て、ポリシリコン
ゲート電極８の下部に埋め込む。これにより、横方向に
フッ化シリコン酸化膜、シリコン酸化膜、フッ化シリコ
ン酸化膜からなるゲート絶縁膜が形成される。これによ
り電界集中の発生するゲートエッジでの電界緩和が可能
となり素子寿命が改善される。また、ゲート絶縁膜にシ
リコン窒化膜を用いて、それを細らせた後に、シリコン
酸化膜を堆積し、上記工程を経て、横方向にシリコン酸
化膜、シリコン窒化膜、シリコン酸化膜を形成してもよ
い。
【００１８】実施例３．実施例１でゲートシリコン酸化
膜７、ポリシリコンゲート電極８を形成した後に、等方
性のエッチングを用いて活性領域のゲートシリコン酸化
膜７を細らせた後に、Ｎ2 雰囲気で８００〜１０００°
Ｃ、３０ＳＥＣ程度のＲＴＰ（急速熱処理）を用いて表
面をわずかに酸化又は窒化させ、パッシベーション膜と
する。その後、異方性のエッチングによりソース／ドレ
イン上のパッシベーション膜を除去し、ソース／ドレイ
ンのコンタクトを形成する。このパッシベーション膜に
よりゲートシリコン酸化膜７を細らせる工程で発生する
欠陥の除去を行い、ゲート端部でのゲートに注入される
キャリアによる劣化寿命を向上させる。
膜７、ポリシリコンゲート電極８を形成した後に、等方
性のエッチングを用いて活性領域のゲートシリコン酸化
膜７を細らせた後に、Ｎ2 雰囲気で８００〜１０００°
Ｃ、３０ＳＥＣ程度のＲＴＰ（急速熱処理）を用いて表
面をわずかに酸化又は窒化させ、パッシベーション膜と
する。その後、異方性のエッチングによりソース／ドレ
イン上のパッシベーション膜を除去し、ソース／ドレイ
ンのコンタクトを形成する。このパッシベーション膜に
よりゲートシリコン酸化膜７を細らせる工程で発生する
欠陥の除去を行い、ゲート端部でのゲートに注入される
キャリアによる劣化寿命を向上させる。
【００１９】実施例４．図３はこの発明の実施例４によ
るＭＯＳ型半導体素子の要部を示す構成図、図４はこの
発明の実施例４によるＭＯＳ型半導体素子の上方向から
の構成図である。実施例４ではゲートシリコン酸化膜
７、ポリシリコンゲート電極８、シリコン窒化膜又はタ
ングステンを形成した後に、等方性のエッチングを用い
て活性領域のゲートシリコン酸化膜７をすべて除去す
る。この時のポリシリコンゲート電極８のパターンは活
性領域より領域外のゲート長が長くなるようにしてお
く。具体的には、図４に示すような形状にしておく。そ
うすることで、活性領域外のゲートシリコン酸化膜７を
一部残すことができ、エアーブリッジ構造の真空又は空
気のゲート絶縁膜１６を形成する。その後サイドウォー
ル工程を経てゲート絶縁膜が真空又は空気で構成される
ＭＯＳ型半導体素子が完成される。一般にホットキャリ
ア等によるゲート絶縁膜中に欠陥が作られるモードによ
る破壊は、ドレイン側のゲート端部で発生する。従来構
造のゲート絶縁膜には劣化が伴うものが、本発明では、
ゲート酸化膜中のトラップ準位が理想的に存在しなく欠
陥フリーの素子となる。しかし誘電率が低く、電流駆動
能力が低下するため、ゲート絶縁膜は数ｎｍにしておく
必要がある。
るＭＯＳ型半導体素子の要部を示す構成図、図４はこの
発明の実施例４によるＭＯＳ型半導体素子の上方向から
の構成図である。実施例４ではゲートシリコン酸化膜
７、ポリシリコンゲート電極８、シリコン窒化膜又はタ
ングステンを形成した後に、等方性のエッチングを用い
て活性領域のゲートシリコン酸化膜７をすべて除去す
る。この時のポリシリコンゲート電極８のパターンは活
性領域より領域外のゲート長が長くなるようにしてお
く。具体的には、図４に示すような形状にしておく。そ
うすることで、活性領域外のゲートシリコン酸化膜７を
一部残すことができ、エアーブリッジ構造の真空又は空
気のゲート絶縁膜１６を形成する。その後サイドウォー
ル工程を経てゲート絶縁膜が真空又は空気で構成される
ＭＯＳ型半導体素子が完成される。一般にホットキャリ
ア等によるゲート絶縁膜中に欠陥が作られるモードによ
る破壊は、ドレイン側のゲート端部で発生する。従来構
造のゲート絶縁膜には劣化が伴うものが、本発明では、
ゲート酸化膜中のトラップ準位が理想的に存在しなく欠
陥フリーの素子となる。しかし誘電率が低く、電流駆動
能力が低下するため、ゲート絶縁膜は数ｎｍにしておく
必要がある。
【００２０】実施例５．実施例５ではシリコン酸化膜か
らなるゲート絶縁膜、ポリシリコンゲート電極を形成し
た後に、斜め回転注入によりフッ素イオン注入を行う。
注入されたフッ素はゲート電極のエッジ近傍のシリコン
酸化膜に注入され、適切な熱処理が施されて低誘電率の
フッ素添加シリコン酸化膜（ＳｉＯＦ）が形成される。
これにより電界集中の発生するゲートエッジ端部で、低
誘電率であるために、実施例１と同様に電界緩和が可能
となり素子寿命が改善される。なお、シリコン基板及び
ポリシリコンゲート電極のシリコン中に注入されたフッ
素は同半導体不純物であるボロン等の拡散を抑制するた
めに、別の工程でフッ素注入する必要がなくなる。
らなるゲート絶縁膜、ポリシリコンゲート電極を形成し
た後に、斜め回転注入によりフッ素イオン注入を行う。
注入されたフッ素はゲート電極のエッジ近傍のシリコン
酸化膜に注入され、適切な熱処理が施されて低誘電率の
フッ素添加シリコン酸化膜（ＳｉＯＦ）が形成される。
これにより電界集中の発生するゲートエッジ端部で、低
誘電率であるために、実施例１と同様に電界緩和が可能
となり素子寿命が改善される。なお、シリコン基板及び
ポリシリコンゲート電極のシリコン中に注入されたフッ
素は同半導体不純物であるボロン等の拡散を抑制するた
めに、別の工程でフッ素注入する必要がなくなる。
【００２１】実施例６．図５はこの発明の実施例６によ
るＭＯＳ型半導体素子の要部を示す構成図、図６はシリ
コン酸化膜換算での仮想的なゲート絶縁膜形状模式図、
図７は低ゲート電圧印加時の動作状況の説明図、図８は
高ゲート電圧印加時の動作状況の説明図である。ゲート
シリコン酸化膜７、ゲート電極を形成し、ゲートシリコ
ン酸化膜７を細らせた後に、誘電率の違うもの、特に高
誘電率膜１８を堆積させ、通常のエッチバック工程を経
てゲート電極の下部に埋め込む。膜厚が非常に薄い場合
は、原料ガスとなるアンモニア等を導入し、ＲＴＰを用
いてゲートポリシリコン、シリコン基板の窒化処理を行
い、ゲートシリコン窒化膜を形成させる。ソース又はド
レイン側の高誘電率膜１８からなる埋め込み材、細らさ
れたゲートシリコン酸化膜７で対称型のＭＯＳ型半導体
素子を形成する。高誘電率膜１８はシリコン窒化膜、Ｂ
ＳＴ（チタン酸バリウムストロンチウム）膜等が用いら
れる。このことを実施例１と同様にシリコン酸化膜のみ
で置き換えれば、図６に示すように仮想ゲート電極１９
が仮想的に下向きの凹構造（仮想ゲートシリコン酸化膜
２０）を有することになる。
るＭＯＳ型半導体素子の要部を示す構成図、図６はシリ
コン酸化膜換算での仮想的なゲート絶縁膜形状模式図、
図７は低ゲート電圧印加時の動作状況の説明図、図８は
高ゲート電圧印加時の動作状況の説明図である。ゲート
シリコン酸化膜７、ゲート電極を形成し、ゲートシリコ
ン酸化膜７を細らせた後に、誘電率の違うもの、特に高
誘電率膜１８を堆積させ、通常のエッチバック工程を経
てゲート電極の下部に埋め込む。膜厚が非常に薄い場合
は、原料ガスとなるアンモニア等を導入し、ＲＴＰを用
いてゲートポリシリコン、シリコン基板の窒化処理を行
い、ゲートシリコン窒化膜を形成させる。ソース又はド
レイン側の高誘電率膜１８からなる埋め込み材、細らさ
れたゲートシリコン酸化膜７で対称型のＭＯＳ型半導体
素子を形成する。高誘電率膜１８はシリコン窒化膜、Ｂ
ＳＴ（チタン酸バリウムストロンチウム）膜等が用いら
れる。このことを実施例１と同様にシリコン酸化膜のみ
で置き換えれば、図６に示すように仮想ゲート電極１９
が仮想的に下向きの凹構造（仮想ゲートシリコン酸化膜
２０）を有することになる。
【００２２】従って、高誘電率膜１８にはゲートシリコ
ン酸化膜７に比べて相対的に電界は強くなる。ゲートに
低い電圧が印加されている図７の状態で、高誘電率膜１
８の下部のシリコンは反転し、反転層２１を形成する。
この反転電荷は低濃度拡散層のＬＤＤ構造として用いら
れる。２次元反転層であるため非常に浅い接合が形成さ
れたことになる。次にゲート電極の印加電圧を上げて行
くと、ゲートシリコン酸化膜７の下部のシリコンが反転
し、反転層２２が形成され、電流が流れる。トランジス
タのスイッチング特性は、ゲートシリコン酸化膜７の下
部のシリコンで制御される。このトランジスタ動作は、
基本的に従来例に示したものと類似しているが、本発明
のトランジスタ動作は１コのゲートのみで制御される。
通常のシングルドレイン構造のトランジスタに比べて、
実効的なゲート長（Ｌｅｆｆ．）を短くでき、電流駆動
能力を上げることができる。これは非常に浅い接合のＭ
ＯＳ型半導体素子であり、ショートチャンネル効果に強
いＭＯＳ型素子構造となる。
ン酸化膜７に比べて相対的に電界は強くなる。ゲートに
低い電圧が印加されている図７の状態で、高誘電率膜１
８の下部のシリコンは反転し、反転層２１を形成する。
この反転電荷は低濃度拡散層のＬＤＤ構造として用いら
れる。２次元反転層であるため非常に浅い接合が形成さ
れたことになる。次にゲート電極の印加電圧を上げて行
くと、ゲートシリコン酸化膜７の下部のシリコンが反転
し、反転層２２が形成され、電流が流れる。トランジス
タのスイッチング特性は、ゲートシリコン酸化膜７の下
部のシリコンで制御される。このトランジスタ動作は、
基本的に従来例に示したものと類似しているが、本発明
のトランジスタ動作は１コのゲートのみで制御される。
通常のシングルドレイン構造のトランジスタに比べて、
実効的なゲート長（Ｌｅｆｆ．）を短くでき、電流駆動
能力を上げることができる。これは非常に浅い接合のＭ
ＯＳ型半導体素子であり、ショートチャンネル効果に強
いＭＯＳ型素子構造となる。
【００２３】実施例７．図９はこの発明の実施例７によ
るＭＯＳ型半導体素子の作成方法を示す構成図である。
製造工程は基本的に実施例５に示したものと同じである
が、実施例７では窒素を斜め注入２３により、ゲート電
極のエッジ近傍のゲートシリコン酸化膜７に注入する。
これによりエッジ近傍のゲートシリコン酸化膜７は適切
な熱処理により、酸化膜より誘電率の大きい窒素添加シ
リコン酸化膜２４になり、実施例６と同じ効果が得られ
る。なお、ゲート電極に注入された窒素２５は同半導体
不純物であるボロン等の拡散を抑制する効果があるため
に、別の工程で窒素注入する必要がなくなる。また、ソ
ース／ドレインの高濃度層に導入される窒素２６につい
ても同様の効果が期待され、問題は生じない。また、本
発明は通常の素子製造プロセスであり工程数の増加はほ
とんどない。
るＭＯＳ型半導体素子の作成方法を示す構成図である。
製造工程は基本的に実施例５に示したものと同じである
が、実施例７では窒素を斜め注入２３により、ゲート電
極のエッジ近傍のゲートシリコン酸化膜７に注入する。
これによりエッジ近傍のゲートシリコン酸化膜７は適切
な熱処理により、酸化膜より誘電率の大きい窒素添加シ
リコン酸化膜２４になり、実施例６と同じ効果が得られ
る。なお、ゲート電極に注入された窒素２５は同半導体
不純物であるボロン等の拡散を抑制する効果があるため
に、別の工程で窒素注入する必要がなくなる。また、ソ
ース／ドレインの高濃度層に導入される窒素２６につい
ても同様の効果が期待され、問題は生じない。また、本
発明は通常の素子製造プロセスであり工程数の増加はほ
とんどない。
【００２４】次に、実施例６、７に述べたＭＯＳ型半導
体素子について、従来のシングルドレイン構造及びゲー
トオーバーラップＬＤＤ構造と、シミュレーションを用
いてトランジスタ動作を比較し検討した。以下に結果を
示す。図１０はシミュレーションで与えたＭＯＳ型半導
体素子の構造模式図である。（ａ）シングルドレイン構
造、（ｂ）ゲートオーバーラップＬＤＤ構造、（ｃ）本
発明の構造を示す。５、７、８、１８は図５におけるも
のと同一のものである。１２は低濃度拡散層である。ゲ
ートシリコン酸化膜７（誘電率３．９）、ゲート高誘電
率膜１８（誘電率１０．０）は矩形で与えた。サイズ
は、Ａ＝０．２７μｍ、Ｂ＝０．２μｍ、Ｃ＝０．４５
２μｍ、Ｄ＝０．００８μｍ、Ｅ＝１．０μｍ、Ｆ＝
０．１μｍ、Ｇ＝０．２５μｍ、Ｈ＝０．０５μｍ、Ｉ
＝０．１５μｍで与えた。不純物濃度は、ソース／ドレ
インの高濃度層１×１０20ｃｍ-3、低濃度拡散層（ＬＤ
Ｄ）１×１０18ｃｍ-3、基板濃度３×１０17ｃｍ-3で与
えた。
体素子について、従来のシングルドレイン構造及びゲー
トオーバーラップＬＤＤ構造と、シミュレーションを用
いてトランジスタ動作を比較し検討した。以下に結果を
示す。図１０はシミュレーションで与えたＭＯＳ型半導
体素子の構造模式図である。（ａ）シングルドレイン構
造、（ｂ）ゲートオーバーラップＬＤＤ構造、（ｃ）本
発明の構造を示す。５、７、８、１８は図５におけるも
のと同一のものである。１２は低濃度拡散層である。ゲ
ートシリコン酸化膜７（誘電率３．９）、ゲート高誘電
率膜１８（誘電率１０．０）は矩形で与えた。サイズ
は、Ａ＝０．２７μｍ、Ｂ＝０．２μｍ、Ｃ＝０．４５
２μｍ、Ｄ＝０．００８μｍ、Ｅ＝１．０μｍ、Ｆ＝
０．１μｍ、Ｇ＝０．２５μｍ、Ｈ＝０．０５μｍ、Ｉ
＝０．１５μｍで与えた。不純物濃度は、ソース／ドレ
インの高濃度層１×１０20ｃｍ-3、低濃度拡散層（ＬＤ
Ｄ）１×１０18ｃｍ-3、基板濃度３×１０17ｃｍ-3で与
えた。
【００２５】図１１はＭＯＳ型半導体素子のシミュレー
ションによる電流電圧特性図を示す。図中の（ａ）、
（ｂ）、（ｃ）は図１０の構造に対応する。ゲート電極
２．５Ｖ、ドレイン電圧２．５Ｖ、基板電圧−１．０Ｖ
印加した場合に、ドレイン電流は、（ａ）シングルドレ
イン構造で４．９４ｍＡ、（ｂ）ゲートオーバーラップ
ＬＤＤ構造で５．４８ｍＡ、（ｃ）この発明の構造で
５．２１ｍＡであった。ゲートオーバーラップＬＤＤ構
造で電流駆動能力が上がっているのは、実効ゲート長が
他に比べて０．１μｍほど短くなっているためである。
この発明の構造でゲート高誘電率膜１８の誘電率を１０
とすることで、ドレイン電流が、シングルドレイン構造
に比較して５％程度増加している。更に、高誘電率膜１
８の誘電率を２０程度とすることで、ゲートオーバーラ
ップＬＤＤ構造と同程度の電流駆動能力が得られる。
ションによる電流電圧特性図を示す。図中の（ａ）、
（ｂ）、（ｃ）は図１０の構造に対応する。ゲート電極
２．５Ｖ、ドレイン電圧２．５Ｖ、基板電圧−１．０Ｖ
印加した場合に、ドレイン電流は、（ａ）シングルドレ
イン構造で４．９４ｍＡ、（ｂ）ゲートオーバーラップ
ＬＤＤ構造で５．４８ｍＡ、（ｃ）この発明の構造で
５．２１ｍＡであった。ゲートオーバーラップＬＤＤ構
造で電流駆動能力が上がっているのは、実効ゲート長が
他に比べて０．１μｍほど短くなっているためである。
この発明の構造でゲート高誘電率膜１８の誘電率を１０
とすることで、ドレイン電流が、シングルドレイン構造
に比較して５％程度増加している。更に、高誘電率膜１
８の誘電率を２０程度とすることで、ゲートオーバーラ
ップＬＤＤ構造と同程度の電流駆動能力が得られる。
【００２６】図１２にシミュレーションによるポテンシ
ャル分布図を示す。図中の（ａ）、（ｂ）、（ｃ）は図
１０の構造に対応する。ゲート電圧０．０Ｖ、ドレイン
電圧２．５Ｖ、基板電圧−１．０Ｖ印加した場合に、ゲ
ートオーバーラップＬＤＤ構造（ｂ）では表面近傍でド
レインからのポテンシャルの張り出しが大きく、即ちド
レインからの空乏層の伸びが大きくパンチスルーが発生
しやすくなっていることがわかる。一方、本発明の構造
（ｃ）では、シングルドレイン構造（ａ）と基本的に同
じで表面パンチスルーに強い構造であることがわかる。
図１３にシミュレーションによる横方向（ソースからド
レインに向かう）電界とポテンシャル図を示す。図中の
（ａ）、（ｂ）、（ｃ）は図１０の構造に対応する。ゲ
ート電圧２．５Ｖ、ドレイン電圧２．５Ｖ，基板電圧−
１．０Ｖ印加した場合に、ゲートオーバーラップＬＤＤ
構造（ｂ）、本発明の構造（ｃ）ともにドレイン端での
横方向電界が抑えられていることがわかる。図１１〜１
３の結果をまとめてみると、本発明のソース、ドレイン
端のゲート絶縁膜に高誘電率膜を持つ構造では、ＬＤＤ
構造と同様に横方向電界を緩和するとともに、ＬＤＤ構
造の弱点であるパンチスルーには強く、かつ電流駆動能
力を上げることができる。
ャル分布図を示す。図中の（ａ）、（ｂ）、（ｃ）は図
１０の構造に対応する。ゲート電圧０．０Ｖ、ドレイン
電圧２．５Ｖ、基板電圧−１．０Ｖ印加した場合に、ゲ
ートオーバーラップＬＤＤ構造（ｂ）では表面近傍でド
レインからのポテンシャルの張り出しが大きく、即ちド
レインからの空乏層の伸びが大きくパンチスルーが発生
しやすくなっていることがわかる。一方、本発明の構造
（ｃ）では、シングルドレイン構造（ａ）と基本的に同
じで表面パンチスルーに強い構造であることがわかる。
図１３にシミュレーションによる横方向（ソースからド
レインに向かう）電界とポテンシャル図を示す。図中の
（ａ）、（ｂ）、（ｃ）は図１０の構造に対応する。ゲ
ート電圧２．５Ｖ、ドレイン電圧２．５Ｖ，基板電圧−
１．０Ｖ印加した場合に、ゲートオーバーラップＬＤＤ
構造（ｂ）、本発明の構造（ｃ）ともにドレイン端での
横方向電界が抑えられていることがわかる。図１１〜１
３の結果をまとめてみると、本発明のソース、ドレイン
端のゲート絶縁膜に高誘電率膜を持つ構造では、ＬＤＤ
構造と同様に横方向電界を緩和するとともに、ＬＤＤ構
造の弱点であるパンチスルーには強く、かつ電流駆動能
力を上げることができる。
【００２７】実施例８．図１４はこの発明の実施例８に
よるＭＯＳ型半導体素子の要部を示す構成図である。次
に、実施例８に係るＭＯＳ型半導体素子の製造方法につ
いて説明する。シリコン基板１に通常のＭＯＳ型半導体
素子作成プロセスを用いて、所望のゲート電極長を得
る。例えば０．３μｍのゲート電極長２７を形成する。
次にゲート絶縁膜、例えばゲートシリコン酸化膜７を例
えば０．１μｍずつ細らせる。細らされたゲートシリコ
ン酸化膜７下部の０．１μｍがトランジスタの実効的な
ゲート長２８となる。次に斜め回転注入２９等による低
濃度拡散層１２をゲート絶縁膜の中空構造部１３の下に
形成する。同様にサイドウォール９の形成時に、シリコ
ン基板１とポリシリコンゲート電極８の一部分との間が
中空構造となり、横方向に真空の中空構造部１３、シリ
コン酸化膜７、真空の中空構造部１３が形成される。こ
のＭＯＳ型半導体素子は、実効的なゲート長２８をゲー
ト電極長２７より短くでき、例えばＬｅｆｆ＝０．１μ
ｍ、Ｌｇ＝０．３μｍ程度に形成でき、サブクオーター
ミクロンでのゲート抵抗増大を防ぐことができる。
よるＭＯＳ型半導体素子の要部を示す構成図である。次
に、実施例８に係るＭＯＳ型半導体素子の製造方法につ
いて説明する。シリコン基板１に通常のＭＯＳ型半導体
素子作成プロセスを用いて、所望のゲート電極長を得
る。例えば０．３μｍのゲート電極長２７を形成する。
次にゲート絶縁膜、例えばゲートシリコン酸化膜７を例
えば０．１μｍずつ細らせる。細らされたゲートシリコ
ン酸化膜７下部の０．１μｍがトランジスタの実効的な
ゲート長２８となる。次に斜め回転注入２９等による低
濃度拡散層１２をゲート絶縁膜の中空構造部１３の下に
形成する。同様にサイドウォール９の形成時に、シリコ
ン基板１とポリシリコンゲート電極８の一部分との間が
中空構造となり、横方向に真空の中空構造部１３、シリ
コン酸化膜７、真空の中空構造部１３が形成される。こ
のＭＯＳ型半導体素子は、実効的なゲート長２８をゲー
ト電極長２７より短くでき、例えばＬｅｆｆ＝０．１μ
ｍ、Ｌｇ＝０．３μｍ程度に形成でき、サブクオーター
ミクロンでのゲート抵抗増大を防ぐことができる。
【００２８】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。ゲート
絶縁膜のゲート中央部の層より、ゲート端部の少なくと
もドレイン側の層を低誘電率とし、ゲート電圧印加時に
ゲート電界が仮想的に下向きの凸型とすることで、ＭＯ
Ｓ型半導体素子の劣化に大きく作用するゲート電極端部
での電界集中を緩和することが可能となり素子寿命が改
善される。また、ゲート絶縁膜のゲート中央部の層よ
り、ゲート端部の層を高誘電率とし、ゲート電界を仮想
的に下向きの凹型とすることで、ゲートに低い電圧が印
加された状態では、高誘電率膜の下のシリコンが反転し
て浅い接合である反転層を形成し、これがＬＤＤとして
動作するので、浅い接合を有するＭＯＳ型半導体素子が
得られ、ショートチャネル効果に強い素子作成が可能に
なり、ＬＤＤ構造の弱点であるパンチスルーには強く、
かつ電流駆動能力も上げることができる。
れているので、以下に示すような効果を奏する。ゲート
絶縁膜のゲート中央部の層より、ゲート端部の少なくと
もドレイン側の層を低誘電率とし、ゲート電圧印加時に
ゲート電界が仮想的に下向きの凸型とすることで、ＭＯ
Ｓ型半導体素子の劣化に大きく作用するゲート電極端部
での電界集中を緩和することが可能となり素子寿命が改
善される。また、ゲート絶縁膜のゲート中央部の層よ
り、ゲート端部の層を高誘電率とし、ゲート電界を仮想
的に下向きの凹型とすることで、ゲートに低い電圧が印
加された状態では、高誘電率膜の下のシリコンが反転し
て浅い接合である反転層を形成し、これがＬＤＤとして
動作するので、浅い接合を有するＭＯＳ型半導体素子が
得られ、ショートチャネル効果に強い素子作成が可能に
なり、ＬＤＤ構造の弱点であるパンチスルーには強く、
かつ電流駆動能力も上げることができる。
【００２９】また、基板の主表面上に形成された活性領
域外の酸化膜上に両端を置き、活性領域上にエアブリッ
ジ構造をもって形成されたゲート電極と、このゲート電
極の下に形成された中空のゲート絶縁膜を備え、ゲート
端部を低誘電率のゲート絶縁膜とするので、ホットキャ
リアによるゲート絶縁膜の欠陥がなくなる。さらにま
た、基板の主表面上に、ゲート絶縁膜を介してゲート電
極を形成する工程と、エッチングにより、ゲート絶縁膜
の一部を除去する工程を含み、ゲート端部のゲート絶縁
膜を別の層に形成するので、工程数の増加もほとんどな
く、安価に作ることができる。
域外の酸化膜上に両端を置き、活性領域上にエアブリッ
ジ構造をもって形成されたゲート電極と、このゲート電
極の下に形成された中空のゲート絶縁膜を備え、ゲート
端部を低誘電率のゲート絶縁膜とするので、ホットキャ
リアによるゲート絶縁膜の欠陥がなくなる。さらにま
た、基板の主表面上に、ゲート絶縁膜を介してゲート電
極を形成する工程と、エッチングにより、ゲート絶縁膜
の一部を除去する工程を含み、ゲート端部のゲート絶縁
膜を別の層に形成するので、工程数の増加もほとんどな
く、安価に作ることができる。
【００３０】また、ゲート絶縁膜及びゲート電極の側壁
に絶縁膜を形成し、ゲート絶縁膜の除去した部分を中空
にする工程を含み、ゲート電極を下向きの仮想凸型構造
とするので、ゲート電極端部での電界集中を緩和するこ
とが可能となる。また、基板の主表面上に、ゲート絶縁
膜を介してゲート電極を形成する工程と、エッチングに
より、ゲート絶縁膜の一部を除去する工程と、斜め回転
イオン注入により、ゲート絶縁膜の除去した部分の下に
低濃度拡散層を形成する工程と、ゲート絶縁膜及びゲー
ト電極の側壁に絶縁膜を形成し、ゲート絶縁膜の除去し
た部分を中空にする工程を含み、ゲート電極を下向きの
仮想凸型構造とすると共に、実効的なゲート長をゲート
電極長より短くするので、サブクオーターミクロンでの
ゲート抵抗増大を防ぐことができる。
に絶縁膜を形成し、ゲート絶縁膜の除去した部分を中空
にする工程を含み、ゲート電極を下向きの仮想凸型構造
とするので、ゲート電極端部での電界集中を緩和するこ
とが可能となる。また、基板の主表面上に、ゲート絶縁
膜を介してゲート電極を形成する工程と、エッチングに
より、ゲート絶縁膜の一部を除去する工程と、斜め回転
イオン注入により、ゲート絶縁膜の除去した部分の下に
低濃度拡散層を形成する工程と、ゲート絶縁膜及びゲー
ト電極の側壁に絶縁膜を形成し、ゲート絶縁膜の除去し
た部分を中空にする工程を含み、ゲート電極を下向きの
仮想凸型構造とすると共に、実効的なゲート長をゲート
電極長より短くするので、サブクオーターミクロンでの
ゲート抵抗増大を防ぐことができる。
【００３１】さらに、ゲート絶縁膜の中空部分に、急速
熱処理することにより薄い酸化膜又は薄い窒化膜からな
るパッシベーション膜を形成するので、このパッシベー
ション膜によりゲート絶縁膜の一部を除去する工程で発
生する欠陥の除去を行い、ゲート電極端部でゲートに注
入されるキャリアによる劣化寿命を向上できる。加え
て、基板の主表面上に、ゲート絶縁膜を介してゲート電
極を形成する工程と、斜め回転イオン注入により、ゲー
ト端部のゲート絶縁膜の誘電率をゲート中央部のゲート
絶縁膜の誘電率と異なる値とする工程を含み、ゲート端
部のゲート絶縁膜を低誘電率または高誘電率のものにす
るので、工程数の増加もほとんどなく、安価に作ること
ができる。
熱処理することにより薄い酸化膜又は薄い窒化膜からな
るパッシベーション膜を形成するので、このパッシベー
ション膜によりゲート絶縁膜の一部を除去する工程で発
生する欠陥の除去を行い、ゲート電極端部でゲートに注
入されるキャリアによる劣化寿命を向上できる。加え
て、基板の主表面上に、ゲート絶縁膜を介してゲート電
極を形成する工程と、斜め回転イオン注入により、ゲー
ト端部のゲート絶縁膜の誘電率をゲート中央部のゲート
絶縁膜の誘電率と異なる値とする工程を含み、ゲート端
部のゲート絶縁膜を低誘電率または高誘電率のものにす
るので、工程数の増加もほとんどなく、安価に作ること
ができる。
【００３２】また、ゲート絶縁膜がシリコン酸化膜であ
り、フッ素の斜め回転イオン注入により、ゲート端部の
ゲート絶縁膜をフッ素添加シリコン酸化膜とする工程を
含み、ゲート電極を下向きの仮想凸型構造とするので、
電界緩和が可能となり、素子寿命が改善されると共に、
工程数の増加もほとんどなく、安価に作ることができ
る。また、基板の主表面上に、ゲート酸化膜を介してゲ
ート電極を形成する工程と、窒素の斜めイオン注入によ
り、ゲート端部のゲート酸化膜を窒素添加シリコン酸化
膜とする工程を含み、ゲート電極を下向きの仮想凹型構
造とするので、工程数の増加もほとんどなく、安価に、
浅い接合を有するＭＯＳ型半導体素子が得られ、パンチ
スルーに強くかつ電流駆動能力も上げることができる。
り、フッ素の斜め回転イオン注入により、ゲート端部の
ゲート絶縁膜をフッ素添加シリコン酸化膜とする工程を
含み、ゲート電極を下向きの仮想凸型構造とするので、
電界緩和が可能となり、素子寿命が改善されると共に、
工程数の増加もほとんどなく、安価に作ることができ
る。また、基板の主表面上に、ゲート酸化膜を介してゲ
ート電極を形成する工程と、窒素の斜めイオン注入によ
り、ゲート端部のゲート酸化膜を窒素添加シリコン酸化
膜とする工程を含み、ゲート電極を下向きの仮想凹型構
造とするので、工程数の増加もほとんどなく、安価に、
浅い接合を有するＭＯＳ型半導体素子が得られ、パンチ
スルーに強くかつ電流駆動能力も上げることができる。
【図１】 この発明の実施例１によるＭＯＳ型半導体素
子要部を示す構成図である。
子要部を示す構成図である。
【図２】 この発明の実施例１によるＭＯＳ型半導体素
子の仮想的な電極、絶縁膜を示す構成図である。
子の仮想的な電極、絶縁膜を示す構成図である。
【図３】 この発明の実施例４によるＭＯＳ型半導体素
子の要部を示す構成図である。
子の要部を示す構成図である。
【図４】 この発明の実施例４によるＭＯＳ型半導体素
子の上方向からの構成図である。
子の上方向からの構成図である。
【図５】 この発明の実施例６によるＭＯＳ型半導体素
子要部を示す構成図である。
子要部を示す構成図である。
【図６】 この発明の実施例６によるＭＯＳ型半導体素
子の仮想的な電極、絶縁膜を示す構成図である。
子の仮想的な電極、絶縁膜を示す構成図である。
【図７】 この発明の実施例６による低ゲート電圧印加
時のＭＯＳ型半導体素子の動作方法を示す構成図であ
る。
時のＭＯＳ型半導体素子の動作方法を示す構成図であ
る。
【図８】 この発明の実施例６による高ゲート電圧印加
時のＭＯＳ型半導体素子の動作方法を示す構成図であ
る。
時のＭＯＳ型半導体素子の動作方法を示す構成図であ
る。
【図９】 この発明の実施例７によるＭＯＳ型半導体素
子の作成方法を示す構成図である。
子の作成方法を示す構成図である。
【図１０】 この発明の実施例７によるＭＯＳ型半導体
素子のシミュレーションで与えた構造模式図である。
素子のシミュレーションで与えた構造模式図である。
【図１１】 この発明の実施例７によるＭＯＳ型半導体
素子のシミュレーションによる電流電圧特性図である。
素子のシミュレーションによる電流電圧特性図である。
【図１２】 この発明の実施例７によるＭＯＳ型半導体
素子のシミュレーションによるポテンシャル分布図であ
る。
素子のシミュレーションによるポテンシャル分布図であ
る。
【図１３】 この発明の実施例７によるＭＯＳ型半導体
素子のシミュレーションによる横方向（ソースからドレ
インに向かう）電界とポテンシャル図である。
素子のシミュレーションによる横方向（ソースからドレ
インに向かう）電界とポテンシャル図である。
【図１４】 この発明の実施例８によるＭＯＳ型半導体
素子要部を示す構成図である。
素子要部を示す構成図である。
【図１５】 従来のＭＯＳ型半導体素子の要部を示す構
成図である。
成図である。
【符号の説明】 １ シリコン基板、５ 高濃度拡散層、７ ゲートシリ
コン酸化膜、８ ポリシリコンゲート電極、９ サイド
ウォール、１０ 保護膜、１１ アルミニウム電極、１
２ 低濃度拡散層、１３ 中空構造部、１４ １９ 仮
想ゲート電極、１５ ２０ 仮想ゲートシリコン酸化
膜、１６ 真空（空気）のゲート絶縁膜、１８ 高誘電
率膜、２１ 高誘電率膜下に誘起された反転層、２２
シリコン酸化膜下に誘起された反転層、２４ 窒素添加
シリコン酸化膜、２７ ゲート電極長、２８ 実効ゲー
ト長
コン酸化膜、８ ポリシリコンゲート電極、９ サイド
ウォール、１０ 保護膜、１１ アルミニウム電極、１
２ 低濃度拡散層、１３ 中空構造部、１４ １９ 仮
想ゲート電極、１５ ２０ 仮想ゲートシリコン酸化
膜、１６ 真空（空気）のゲート絶縁膜、１８ 高誘電
率膜、２１ 高誘電率膜下に誘起された反転層、２２
シリコン酸化膜下に誘起された反転層、２４ 窒素添加
シリコン酸化膜、２７ ゲート電極長、２８ 実効ゲー
ト長
Claims (17)
- 【請求項１】 基板の主表面上に、ゲート絶縁膜を介し
てゲート電極を形成する半導体装置において、基板の主
表面に平行な方向に、誘電率の異なる複数の層よりなる
ゲート絶縁膜を備えたことを特徴とする半導体装置。 - 【請求項２】 ゲート絶縁膜のゲート中央部の層より、
ゲート端部の少なくともドレイン側の層が低誘電率であ
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 ゲート中央部の層がシリコン酸化膜であ
り、ドレイン側の層が中空であることを特徴とする請求
項２記載の半導体装置。 - 【請求項４】 ゲート中央部の層がシリコン酸化膜であ
り、ドレイン側の層がフッ化シリコン酸化膜であること
を特徴とする請求項２記載の半導体装置。 - 【請求項５】 ゲート中央部の層がシリコン窒化膜であ
り、ドレイン側の層がシリコン酸化膜であることを特徴
とする請求項２記載の半導体装置。 - 【請求項６】 ゲート絶縁膜のゲート中央部の層より、
ゲート端部の層が高誘電率であることを特徴とする請求
項１記載の半導体装置。 - 【請求項７】 ゲート中央部の層がシリコン酸化膜であ
り、ゲート端部の層がシリコン窒化膜又はチタン酸バリ
ウムストロンチウム膜であることを特徴とする請求項６
記載の半導体装置。 - 【請求項８】 主表面を有する基板、この基板の主表面
上に形成された活性領域外の酸化膜上に両端を置き、活
性領域上にエアブリッジ構造をもって形成されたゲート
電極、このゲート電極の下に形成された中空のゲート絶
縁層を備えたことを特徴とする半導体装置。 - 【請求項９】 基板の主表面上に、ゲート絶縁膜を介し
てゲート電極を形成する工程、エッチングにより、上記
ゲート絶縁膜の一部を除去する工程を含むことを特徴と
する半導体装置の製造方法。 - 【請求項１０】 ゲート絶縁膜及びゲート電極の側壁に
絶縁膜を形成し、上記ゲート絶縁膜の除去した部分を中
空にする工程を含むことを特徴とする請求項９記載の半
導体装置の製造方法。 - 【請求項１１】 基板の主表面上に、ゲート絶縁膜を介
してゲート電極を形成する工程、エッチングにより、上
記ゲート絶縁膜の一部を除去する工程、斜め回転イオン
注入により、上記ゲート絶縁膜の除去した部分の下に低
濃度拡散層を形成する工程、上記ゲート絶縁膜及びゲー
ト電極の側壁に絶縁膜を形成し、上記ゲート絶縁膜の除
去した部分を中空にする工程を含むことを特徴とする半
導体装置の製造方法。 - 【請求項１２】 ゲート絶縁膜の中空部分に、急速熱処
理することにより薄い酸化膜又は薄い窒化膜からなるパ
ッシベーション膜を形成する工程を含むことをを特徴と
する請求項１０又は請求項１１記載の半導体装置の製造
方法。 - 【請求項１３】 ゲート絶縁膜の除去した部分に、低誘
電率の材料を埋め込む工程を含むことを特徴とする請求
項９記載の半導体装置の製造方法。 - 【請求項１４】 ゲート絶縁膜の除去した部分に、高誘
電率の材料を埋め込む工程を含むことを特徴とする請求
項９記載の半導体装置の製造方法。 - 【請求項１５】 基板の主表面上に、ゲート絶縁膜を介
してゲート電極を形成する工程、斜め回転イオン注入に
より、ゲート端部のゲート絶縁膜の誘電率をゲート中央
部のゲート絶縁膜の誘電率と異なる値とする工程を含む
ことを特徴とする半導体装置の製造方法。 - 【請求項１６】 ゲート絶縁膜がシリコン酸化膜であ
り、フッ素の斜め回転イオン注入により、ゲート端部の
ゲート絶縁膜をフッ素添加シリコン酸化膜とする工程を
含むことを特徴とする請求項１５記載の半導体装置の製
造方法。 - 【請求項１７】 基板の主表面上に、ゲート酸化膜を介
してゲート電極を形成する工程、窒素の斜めイオン注入
により、ゲート端部のゲート酸化膜を窒素添加シリコン
酸化膜とする工程を含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31968694A JP3266433B2 (ja) | 1994-12-22 | 1994-12-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31968694A JP3266433B2 (ja) | 1994-12-22 | 1994-12-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181309A true JPH08181309A (ja) | 1996-07-12 |
| JP3266433B2 JP3266433B2 (ja) | 2002-03-18 |
Family
ID=18113058
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31968694A Expired - Fee Related JP3266433B2 (ja) | 1994-12-22 | 1994-12-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3266433B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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