JP2004535063A - 電界効果トランジスタおよびこれを製造する方法 - Google Patents

電界効果トランジスタおよびこれを製造する方法 Download PDF

Info

Publication number
JP2004535063A
JP2004535063A JP2003509545A JP2003509545A JP2004535063A JP 2004535063 A JP2004535063 A JP 2004535063A JP 2003509545 A JP2003509545 A JP 2003509545A JP 2003509545 A JP2003509545 A JP 2003509545A JP 2004535063 A JP2004535063 A JP 2004535063A
Authority
JP
Japan
Prior art keywords
region
channel region
trench
effect transistor
trench insulation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003509545A
Other languages
English (en)
Inventor
マルティン ポップ，
フランク リヒター，
ディートマー テムラー，
アンドレアス ヴィッヒ‐グラーゼン，
Original Assignee
インフィネオン テクノロジーズ アクチェンゲゼルシャフト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インフィネオン テクノロジーズ アクチェンゲゼルシャフト filed Critical インフィネオン テクノロジーズ アクチェンゲゼルシャフト
Publication of JP2004535063A publication Critical patent/JP2004535063A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66651—Lateral single gate silicon transistors with a single crystalline channel formed on the silicon substrate after insulating device isolation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

本発明は、トランジスタを絶縁する従来のトランジスタにおいて提供される、表面の一部分を有利に利用するトランジスタに関する。これは、短絡の危険性なしに、自己整合に対して、チャネル幅の拡張を可能にする。本発明の電界効果トランジスタは、現在利用されている従来のトランジスタ構造と比較して、順方向電流Ｉｏｎに対して活性であるチャネル幅の明らかな増加が、達成可能な集積密度を減少させる必要なく保証されるという利点を有する。このことは、例えば、活性領域またはトレンチ絶縁部の配置を修正する必要なく、順方向電流Ｉｏｎを５０％まで増大させることができる。
【選択図】図７

Description

【技術分野】
【０００１】
本発明は、電界効果トランジスタ、および、これを製造する方法に関する。
【背景技術】
【０００２】
従来の電界効果トランジスタ、特に、プレーナＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ）の特性パラメータは、構造が小型化するにつれ（スケーリング）、および集積回路の充填密度が高くなるにつれて益々低下する。従って、例えば、トランジスタのチャネル長が短縮されるにつれ、トランジスタの閾値電圧ＶＴは小さくなる。同時に、チャネル長が短縮されるにつれ、チャネル領域における電界強度、および逆電流ＩＯＦＦは大きくなる（ＳＣＥ：短チャネル効果；ロールオフ）。さらに、チャネル幅が縮小されるにつれ、順方向電流ＩＯＮが非線形的に変動する。さらに、電界効果トランジスタのジオメトリおよびドーピングは、チャネルと絶縁部との間の接合部において改変される。通常、スケーリングの場合、チャネル境界部は、中心のチャネル領域に対して比較的重要である（ＮＣＥ：狭チャネル効果、ＩＮＣＥ：逆狭チャネル効果）。
【０００３】
上述の問題にもかかわらず、構造の小型化の進行（スケーリング）という意味合いで、電界効果トランジスタの性能の向上／維持を保証することができるように、一連の措置が提示または実行される。従って、例えば、内部の動作電圧レベルに適合されたスケーリングは、ＭＩＳＦＥＴスケーリングと同時に行われる。さらに、ウェルおよびチャネル領域の、さらに、ソースおよびドレイン領域のドーピングプロファイルが、通常、最適化される。同時に、厚さおよび材料に関してゲート絶縁体のスケーリングが、通常、行われる。
【０００４】
サリサイド化されたソースおよびドレイン領域（Ｓ／Ｄ）、ならびにサリサイド化されたゲート電極を使用することによって、さらなる向上がもたらされる。例えば、銅線および中間絶縁体を用いることによって、または、例えば、いわゆる「ローｋ」材料を用いることによって、接続メタライゼーションの寄生抵抗または容量の最小化によりさらなる向上がもたらされ得る。ＤＲＡＭメモリセルの場合、読み出しロジックを、それぞれのアレイトランジスタの「ＯＮ」電流（「縮小（ｓｈｒｉｎｋ）」する毎に小さくなる）に適合させることも可能である（例えば、ゲートトラックの抵抗の低減）。
【０００５】
電界効果トランジスタの性能を維持または向上するためのさらなる可能性は、例えば、上昇したソース／ドレイン領域（「上昇したＳ／Ｄ」）を有するか、または、いわゆる「ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ」技術（ＳＯＩ）に基づくか、または、チャネル領域において、ＳｉＧｅ等の、より高いキャリア移動度の材料を有する改変されたトランジスタ構成を使用することである。動作温度が低下した場合に結果として生じるさらなる可能性は、本明細書中には示されない。
【０００６】
従来のＬＯＣＯＳフィールド絶縁に代わるトレンチフィールドアイソレーション（ＳＴＩ：シャロートレンチアイソレーション）の導入は、同様に、状況を改善するために寄与する。トレンチフィールドアイソレーション（ＳＴＩ：シャロートレンチアイソレーション）が、従来のＬＯＣＯＳフィールドアイソレーションの変わりに用いられる場合、いわゆる「逆狭チャネル効果」（ＩＮＣＥ）を最小化するためのさらなる措置をとることが、通常、必要とされる。従って、いわゆる「ラップアラウンドゲート」を回避するために、例えば、半導体表面上のＳＴＩ上部エッジの正のステップ高さが設定される。さらに、フィールドアイソレーションを有する接合部におけるトランジスタチャネルの局所的ドーピング、いわゆる「コーナ領域」は、通常のチャネルドーピングに加えて提供され得る。
【０００７】
ＳＴＩ処理の間のＳＴＩ側壁の酸化は、いわゆる「バーズビークジオメトリ」の生成をもたらし、かつトレンチアイソレーションを有する接合部における活性領域のエッジが丸み付けされ得る。プロセスシーケンスにおいて、本明細書中で用いられる用語は、「コーナの丸み付け」、「ミニＬＯＣＯＳ」または「ポストＣＭＰ酸化」である。これらは、さらに、「逆狭チャネル効果（ＩＮＣＥ）」に対処するために利用され得る。この効果は、パッド酸化物を事前に長手方向にエッチングバックすることによって強化され得る。活性領域のエッジの丸み付けは、熱による表面の変質によっても生成される。さらに、窒化物スペーサ保護リングが生成され得る。コーナ領域へのゲートの重なりを回避するために、フィールドアイソレーション境界部分の前に、ゲートエッジの自己整合的終端を提供することが可能である。これは、例えば、ＳＴＩパターニングの間に、ポリゲートおよび活性領域が共にパターニングされることによって行われ得る。
【０００８】
しかしながら、これらのすべての措置にも関わらず、ＭＩＳＦＥＴのトンネリング、またはゲート酸化物の安定性が悪化する危険なしに、約１００ｎｍの構造サイズ上に適切な順方向電流ＩＯＮを保証することが益々困難になる。従って、一連の代替的トランジスタ構成が提示される。
【０００９】
特許文献米国第４，９７９，０１４号は、半導体基板上にウェブタイプの隆起を有するＭＯＳトランジスタを開示する。このトランジスタのチャネルは、ウェブタイプの隆起に沿って構成され、かつ、ウェブタイプの隆起の上面のチャネル領域の他に、ウェブタイプの隆起の側壁に２つのさらなるチャネル領域を有する。特許文献米国第４，９７９，０１４号によるトランジスタは、大きい空乏ゾーンを生成するために用いられる、明確な「コーナ効果」を示す。
【００１０】
Ｈｕａｎｇらによる特許文献「Ｓｕｂ ５０ｎｍ ＦｉｎＦＥＴ；ＰＭＯＳ」ＩＥＤＭ （１９９９年）は、「ＦｉｎＦＥＴ」と呼ばれるトランジスタを開示し、これは、ウェブタイプの隆起（「Ｆｉｎ」）の側壁にデュアルゲート構造を有する。ＦｉｎＦＥＴは、表面を覆う狭いＦｉｎ上のより厚い絶縁層によってＩＮＣＥを回避する。
【００１１】
残念ながら、上述のすべての措置のいずれも、制限された効果のみを有するか、またはプロセス技術上のコストおよび労力を多く必要とする。従って、本発明の目的は、電界効果トランジスタ、および上述の問題を低減または回避する電界効果トランジスタを製造する方法を提供することである。本発明の目的は、特に、適切な順方向電流ＩＯＮを利用可能にし、かつ、わずかな出費で、これまでの従来のプレーナＭＯＳＦＥＴの集積プロセスとの互換性を有するように製造され得る電界効果トランジスタを提供することである。
【発明の開示】
【課題を解決するための手段】
【００１２】
この目的は、独立特許請求項１による電界効果トランジスタと、独立特許請求項８による電界効果トランジスタを製造する方法とにより、達成される。本発明のさらに有利な実施形態、改良および局面は、従属の特許請求項、説明および添付の図面に現れる。
【００１３】
本発明は、以下の特徴を備える電界効果トランジスタを提供する。
ａ）ソース領域およびドレイン領域
ｂ）ソース領域とドレイン領域との間に配置されるチャネル領域
ｃ）チャネル領域から電気的に絶縁された態様でチャネル領域の上に配置される、ゲート領域
ｄ）チャネル領域と側方方向を制限する、トレンチ領域
ｅ）トレンチ絶縁部の一部を覆うチャネル領域の少なくとも１つの部分的な領域
さらに、本発明は、以下のステップを包含する電界効果トランジスタを製造する方法を提供する。
ａ）少なくとも１つの活性領域および既に完了したトレンチ絶縁部を有する半導体基板が提供される。
ｂ）選択的エピタキシーが実行され、本質的に単結晶構造の半導体材料が、アクティブな領域およびトレンチ絶縁部の一部の上に形成されることにより、チャネル領域が製造される。
ｃ）ゲート酸化物がチャネル領域上に製造され、ゲート電極がゲート酸化物上に製造される。
ｄ）ソースおよびドレイン領域が製造される。
【００１４】
本発明による電界効果トランジスタは、達成され得る集積密度を低減させる必要なく、すでに公知の従来のトランジスタ構造と比較して、順方向電流ＩＯＮに対する実効チャネル幅の著しい拡大が保証され得るという有利な点を有する。従って、一例としては、順方向電流ＩＯＮは、活性領域またはトレンチ絶縁部の配置を変化させる必要なく、５０％まで増加し得る。本発明によるトランジスタは、従来のトランジスタにおいては、トランジスタ間の絶縁のために提供される領域の一部を、有利に活用する。この場合、チャネル幅は、短絡の危険性なく、自己整合の態様で、拡張され得る。
【００１５】
本発明による電界効果トランジスタまたは本発明による方法は、パターニングされた活性領域の充填密度を増加させることを可能にする。なぜなら、利用されるリソグラフィー、さらに、いわゆる「グランドルール」よりも小さい構造の露光の利用が、実質的に全体において利用され得るからである。従って、一例としては、ウェハ上に最適な構造占有率（ウェブ幅およびウェブ間の距離に対する等しい寸法、いわゆる、「等間隔−均等線」）が与えられると、より小さい活性領域を製造するが、要求される設計寸法（特にチャネル幅）に対して実際のトランジスタを処理することが可能になる。
【００１６】
例えば、目的が、１１０ｎｍ技術（チャネル幅が１１０ｎｍにほぼ等しい）のトランジスタを製造することであれば、９０ｎｍ（活性領域の幅は９０ｎｍ、トレンチ絶縁部の幅は９０ｎｍ）で、露光またはパターニングを実行することが可能である。従って、著しく増加する集積密度が製造される。後で、チャネル領域の部分的な領域がトレンチ領域の一部を覆うという事実により、（設計において要求されるような）１１０ｎｍのチャネル幅を有するトランジスタを製造することが可能である。従って、ウェハの表面にトレンチ領域の側方範囲は、７０ｎｍに落ち着く。
【００１７】
本発明による電界効果トランジスタは、さらに、電界誘導の局所的電子の堆積のために、従来のトランジスタにおいて幾何学的にもたらされる「コーナー」効果を、大幅に回避し得るという利点を有する。さらに、本発明による電界効果トランジスタの場合、トレンチ絶縁部とチャネル領域との間の前の強いトポロジーを省略することが可能である。本発明による電界効果トランジスタまたは本発明による方法は、さらに、高価な費用をかけずして、異なる半導体技術（例えば、ロジックまたはメモリ）へ統合され得るという利点を有する。
【００１８】
本発明による電界効果トランジスタの好ましい実施形態によると、チャネル領域は、エピタキシーにより製造される半導体領域である。従って、電界効果トランジスタは、ゲート酸化物に対して非常に良好な表面を有する。なぜなら、エピタキシー成長表面は、概ね、従来の半導体表面よりも著しく欠損から解放される。本発明による電界効果トランジスタのさらに好ましい実施形態によると、溝型凹部は、トレンチ絶縁部の上部端に沿って形成される。
【００１９】
さらに好ましい実施形態によると、トレンチ絶縁部の一部を覆うチャネル領域の部分的領域は、チャネル領域の１０％より多く、好ましくは、２０％よりも多く占有する。さらに、チャネル領域の幅が１．２倍、好ましくは、１．４倍よりも大きいことが好ましく、リソグラフィーにより製造され得る最小形状Ｆが、トランジスタを製造するために利用される。
【００２０】
本発明による電界効果トランジスタのさらなる好ましい実施形態によると、チャネル領域の表面は、トレンチ絶縁部の表面の下に配置される。
【００２１】
本発明による電界効果トランジスタのさらなる好ましい実施形態によると、チャネル領域の表面は、トレンチ絶縁部の表面の上に配置され、従って、チャネル領域は、水平および垂直領域を有する。
【００２２】
本発明による方法の好ましい実施形態によると、エッチングが、ステップｂ）の選択的エピタキシーの前に実行され、活性領域に隣接するトレンチ絶縁部の少なくとも一部分が、エッチングされ、それにより、溝型凹部は、トレンチ絶縁部の上部端に沿って製造される。この場合、活性領域に隣接するトレンチ絶縁部の一部が等方的にエッチングされることが特に好ましい。さらに、ステップａ）において、活性領域の表面がトレンチ絶縁部の表面の下に配置されることが好ましい。
【００２３】
本発明による方法のさらに好ましい実施形態によると、ゲート酸化物の製造前に、犠牲酸化物が適用され、続いて、再度取り除かれる。犠牲酸化物の利用により、好ましくは酸化物で満たされる、トレンチ絶縁部を覆うチャネル領域の一部とトレンチ領域との間の境界に、非常に良好な酸化が生じる。
【００２４】
本発明による方法のさらに好ましい実施形態によると、ステップａ）において、酸化物層は、活性領域の上に配置され、活性領域上の酸化物層は、トレンチ絶縁部のエッチングにより除去され、それにより、溝型凹部は、トレンチ絶縁部の上部端に沿って製造される。この場合、酸化物層およびトレンチ絶縁部のエッチングが、活性領域の材料について選択的に実施されることが特に好ましい。
【００２５】
本発明による方法のさらに好ましい実施形態によると、トレンチ絶縁部のエッチングは、酸化物層の除去により終了する。本発明による方法のさらに好ましい実施形態によると、トレンチ絶縁部のエッチングはまた、酸化物層の除去の後に続き、それにより、拡張した溝型凹部が製造される。
【００２６】
本発明による方法のさらに好ましい実施形態によると、ステップｂ）の選択的エピタキシーは、チャネル領域（８）の表面がトレンチ絶縁部（３）の表面（３ａ）の下に配置されるように、実行される。さらに、選択的エピタキシーの後に、エピタキシャル表面の平坦化のために、熱処理が実行されることが好ましい。
【００２７】
本発明による方法のさらに好ましい実施形態によると、ステップｂ）の選択的エピタキシーは、チャネル領域の表面がトレンチ絶縁部の表面上に配置され、水平および垂直領域を有するチャネル領域が形成されるように、実行される。
【００２８】
本発明による方法の好ましい実施形態によると、単結晶構造シリコンが、選択的エピタキシーにより形成される。
【００２９】
本発明による方法のさらに好ましい実施形態によると、選択的エピタキシーの前に、活性領域およびトレンチ絶縁部のエッチングされた部分は、スキャニングフォースマイクロスコープにより計測される。さらに、活性領域に隣接するトレンチ絶縁部の一部のエッチングが、ウェットケミカルエッチングにより実施されることが好ましい。
【００３０】
本発明は、図面を参照して、以下により詳細に説明される。
【発明を実施するための最良の形態】
【００３１】
図１から３は、電界効果トランジスタを製造する本発明による方法の第１の実施形態を示す。本発明による方法の開始点は、活性領域２および活性領域２の間の既に完了したトレンチ絶縁部３を有する半導体表面１（例えば、シリコン表面）である。簡単のために、典型的には半導体表面１に存在する多くの活性領域のうち１つの活性領域が示される。電界効果トランジスタは、活性領域の領域において、以下で製造される。
【００３２】
パッド酸化物層４およびパッド窒化物層５は、活性領域上に配置される。これらの層は、トレンチ絶縁部３を製造するために、特に利用される。トレンチ絶縁部３は、例えば、ＨＤＰ法（「高密度プラズマ」）によりシリコン酸化物を有する半導体基板１へエッチングされたトレンチを充填することにより、達成される。この場合、いわゆる「ライナー」、例えば、窒化物ライナー（示されない）は、半導体基板１と酸化物充填との間に提供される。シリコン酸化物の堆積の後、ＣＭＰ工程（「化学的機械的研磨」）が実行され、それにより、パッド窒化物層５が、暴露される。結果の状況は、図１に示される。
【００３３】
本発明による方法では、従来の方法とは対照的に、ＣＭＰ工程は、トレンチ絶縁部３の表面３ａと活性領域２の下部に横たわる表面２ａとのステップ高さの最終設定のために利用される必要がないので、このＣＭＰ工程は、プロセスの安定性においてポジティブな効果を有する、本発明による方法の内容における著しく拡張されるプロセス窓を有する。従来の方法において要求された、パッド窒化物層５のいわゆる「窒化物の引き戻し」は、本発明による方法では、省略され得る。
【００３４】
パッド窒化物層５が、窒化物エッチングにより除去された後、トレンチ絶縁部３の酸化物、特に活性領域５に隣接するトレンチ絶縁部３の一部をエッチングする酸化物エッチングが、実行される。同時に、パッド酸化物層４はまた、このエッチングにより除去される。このエッチングの間、溝型凹部６は、トレンチ絶縁部の上部端に沿って製造される。
【００３５】
このエッチングのために、好ましくは、パッド酸化物層４およびトレンチ絶縁部３の酸化物を活性領域２について選択的にエッチングするウェットケミカルエッチングが、利用される。このようなエッチングが、例えば、緩衝ＨＦ酸（ＢＨＦ）を利用して実行され得る。この例では、トレンチ絶縁部３のエッチングは、パッド酸化物層４の除去により終了する。結果の状況は、図２に示される。
【００３６】
実質的に実行される選択的エピタキシーのための最適なプロセスパラメータを設定するために、図２に示される構造が、選択的エピタキシーの前にスキャニングフォースマイクロスコープにより計測され得る。選択的シリコンエピタキシーが実質的に実行され、実質的に単結晶構造シリコン７は、活性領域２およびトレンチ絶縁部３の溝型凹部６上に形成される。この場合、単結晶構造シリコン７は、選択的シリコンエピタキシーの間と同じくらい早くにドーピングされ得る。しかし、単結晶構造シリコン７のドーピングはまた、選択的シリコンエピタキシーの後に実行され得る。選択的シリコンエピタキシーは、後でソース／ドレイン領域、特に、トランジスタのチャネル領域８を形成する。
【００３７】
トレンチ絶縁部３の溝型凹部６は、選択的エピタキシーの間にシリコンで完全に満たされる必要がない。正のステップ高さが、依然として、単結晶構造シリコン７とトレンチ絶縁部の表面３ａとの間に残り得る。従って、チャネル領域８の表面は、トレンチ絶縁部３の表面３ａの下に配置される。しかし、従来の方法と比較して、本発明による方法は、以前に存在した強いトポロジーの差が、大幅または完全に排除され得るという利点を有する。
【００３８】
単結晶構造シリコン７の製造は、ゲート酸化物層（示されない）およびゲート電極（示されない）の製造が後に続く。ゲート電極のパターニングの後、ソースおよびドレイン領域（示されない）は、ドーピングにより製造される。
【００３９】
チャネル領域８の幅が、トレンチ絶縁部３の溝型凹部６を覆うチャネル領域８の部分的領域８ａおよび８ｂにより著しく増加すると考えられる。従って、本発明による方法は、達成され得る集積密度を低減させる必要なく、すでに公知の従来のトランジスタ構造と比較して、順方向電流ＩＯＮに対する実効チャネル幅の著しい拡大が保証され得るという有利な点を有する。従って、一例では、順方向電流ＩＯＮは、活性領域またはトレンチ絶縁部の配置を変化させる必要なく、５０％まで増加し得る。本発明によるトランジスタは、従来のトランジスタにおいては、トランジスタ間の絶縁のために提供される領域の一部を、有利に活用する。この場合、チャネル幅は、短絡の危険性なく、自己整合の態様で、拡張され得る。
【００４０】
図４から図７は、電界効果トランジスタを製造する本発明による方法のさらなる実施形態を示す。本発明による方法の開始点は、再び、活性領域２と活性領域２の間の既に完了したトレンチ絶縁部３を有する半導体基板１、例えば、シリコン基板である。パッド酸化物層４およびパッド窒化物層５は、活性領域の上に配置される。これらの層は、トレンチ絶縁部３を製造するために、特に利用された。トレンチ絶縁部３は、例えば、ＨＤＰ法（「高密度プラズマ」）によりシリコン酸化物を有する半導体基板１へエッチングされたトレンチを充填することにより、達成される。図４は、ＨＤＰ法の後、ＣＭＰ工程の前に製造されるような構造を図式的に示す。
【００４１】
トレンチ酸化物の堆積の後、ＣＭＰ工程（「化学的機械的研磨」）が実行され、それにより、パッド窒化物層５が暴露される。結果の状況は、図５に示される。パッド窒化物層５が窒化物エッチングにより除去された後、活性領域５に隣接するトレンチ絶縁部３の少なくとも一部を除去するエッチングが、実行される。同時に、パッド酸化物層４はまた、このエッチングにより除去される。このエッチングのために、好ましくは、パッド酸化物層４およびトレンチ絶縁部３の酸化物を活性領域２について選択的にエッチングするウェットケミカルエッチングが利用される。この例では、トレンチ絶縁部３のエッチングはまた、パッド酸化物層４の除去の後に続き、それにより、溝型凹部６の側方範囲をより大きく製造する。結果の状況は、図６に示される。
【００４２】
後で、選択的シリコンエピタキシーが、再度実行され、実質的に単結晶構造シリコン７が、活性領域２およびトレンチ絶縁部３のエッチングされた部分６の上に形成される。選択的エピタキシーの後に、熱処理が、選択的に実行され得、その結果、単結晶構造シリコン７が平坦化される。
【００４３】
ゲート酸化物１０の製造の前に、犠牲酸化物（示されない）が適用され、再度続いて除去される。犠牲酸化物の利用の結果、トレンチ絶縁部３およびトレンチ絶縁部３の酸化物を覆うチャネル領域８の一部分８ａと８ｂとの間の境界に、非常に良好な酸化が生じる。後で、ゲート酸化物層１０は、従来の態様で製造され、その上に、ゲート電極１１が、例えば、ポリシリコン層の形状またはポリサイド層の形状で堆積する（図７）。
【００４４】
ゲート電極またはゲートスタック１１は、実質的にエッチングによりパターニングされ、本発明による方法は、従来の過剰エッチングがここで大幅に省略され得るという利点を有する。従来の方法では、過剰エッチングが、ゲート電極のパターニングの間に必要であった。なぜなら、異なる厚さのゲートスタック領域が、大きなトポロジー差のために存在し得たからである。しかし、過剰エッチングは、頻繁に、下にあるゲート酸化物に対して損傷を導いた。対応する過剰エッチングが、本発明による方法において大幅に回避し得るので、ゲート酸化物の高品質を保証することもまた、可能である。ゲート電極のパターニングの後、ソースおよびドレイン領域（示されない）は、ドーピングにより製造される。
【００４５】
各場合にトレンチ絶縁部３の一部分６を覆うチャネル領域８の部分的領域８ａおよび８ｂが、各場合に、チャネル領域８の２０％より多くを占有することが、図７から理解し得る。従って、チャネル領域の幅は、４０％より多く拡張される。この例では、活性領域２の幅は、トランジスタを製造するために利用されるリソグラフィーにより製造され得る最小形状Ｆにおおよそ対応するので、従って、チャネル領域８の幅は、最小形状サイズＦの１．４倍よりも大きくなる。従って、順方向電流ＩＯＮは、活性領域またはトレンチ絶縁部の配置を変化させる必要なく、５０％まで増大し得る。さらに、本発明による方法は、良好な制御可能性を有し得る。なぜなら、チャネル領域のプロファイルは、ＣＭＰ工程、パッド窒化物厚さ、さらに、ウェットケミカルエッチングにより設計仕様に従って設定され得るからである。
【００４６】
図８から図１３は、電界効果トランジスタを製造する本発明によるさらなる実施形態を示す。この実施形態においてはより大きいかまたはより小さい範囲に対して構築される溝型凹部もまた、明確にするために図に示されない。エピタキシーにより形成された活性表面が、ＳＴＩ表面の最高レベルより僅かに下に配置される既に述べられた２つの実施形態と対照的に、この実施形態では、エピタキシャル成長が、このレベルを超えて影響を受ける。
【００４７】
本発明による方法の開始点は、再び、活性領域２および活性領域２の間に既に完了した絶縁領域３を有する（図８）半導体基板１、例えば、シリコン基板である。酸化が続いて実行され、それにより、薄い酸化物層１２が、活性領域２の表面上に製造される（図９）。
【００４８】
後で、前記薄い酸化物層１２が、意図的なチャネル拡張なくトランジスタに対する全ての領域を選択的に覆うマスクを利用して、等方性エッチングにより再度除去される（図１０）。マスク１３の除去および洗浄の後、実質的に単結晶構造の半導体層７が、選択的エピタキシーにより暴露した半導体表面上に堆積する。同時に、この層はまた、トレンチ絶縁部３の端６を、およそＳＴＩ表面上のエピタキシャル厚さの範囲まで、側方方向に過剰に成長させる。エピタキシャル成長法により、この場合のエピタキシャル層７の上部端は、面を丸めた態様で形成される（図１１）。従って、チャネル領域８の表面は、トレンチ絶縁部３の表面３ａの上に配置される。
【００４９】
非エピタキシャルな過剰成長領域上に含まれる薄い酸化物層１２（図１２）の除去は、ゲート酸化物層１０の製造ならびにゲート電極１１の堆積およびパターニングが後に続く。この後には、従来のプロセスシーケンスによる完全な回路までＳ／Ｄ領域を製造するステップを含むさらなる処理が続く。
【００５０】
選択的に、電界絶縁および酸化物ブロック層１２のような酸化物のパターニングの後に実行される酸化もまた、省略され得る。その結果、半導体基板上に統合されるべき全ての活性領域、従って、全てのタイプのトランジスタおよび他の機能的素子が、側方および垂直方向のエピタキシャル過剰成長構造により形成される。
【００５１】
図１４は、図１３に示される本発明による電界効果トランジスタの拡大図を示す。チャネル領域８は、再度、エピタキシャル層７の表面の下に形成される。この場合、チャネル領域８の部分敵領域８ａおよび８ｂは、再度、トレンチ絶縁部３の一部分６を覆う。本発明による電界効果トランジスタの既に示される実施形態とは対照的に、図１４に示される電界効果トランジスタは、中央活性水平領域８ｃに加えて、トレンチ絶縁部３に制限される活性垂直領域８ｄを有する。
【００５２】
活性領域の平面表面とトレンチ絶縁部の表面との間の高さの差は、垂直チャネル領域８ｄの幅におおよそ対応する。ソースおよびドレイン領域のドーピングプロファイル深さは、好ましくは、その高さの差よりも大きい。活性およびＳＴＩ表面を含むレリーフ構造は、チャネル領域８において、ゲート電極１１、好ましくは、多結晶シリコン金属層スタックにより覆われる。チャネル領域８は、その平面部分およびその垂直部分上のゲート酸化物１０により覆われる。活性領域の端、すなわち、活性半導体領域の表面の平面（水平）から垂直部分への遷移は、面が丸められる。この場合、この丸みの曲率半径は、例えば、ＳＴＩ表面上の活性領域の垂直隆起の大きさの次数である。チャネル領域は、Ｓ／Ｄ接触領域からゲート電極を側方方向に絶縁するスペーサ（示されない）によって、ソースおよびドレイン側上で隣接する。
【図面の簡単な説明】
【００５３】
【図１】図１は、電界効果トランジスタを製造する本発明による方法の第１の実施形態を示す。
【図２】図２は、電界効果トランジスタを製造する本発明による方法の第１の実施形態を示す。
【図３】図３は、電界効果トランジスタを製造する本発明による方法の第１の実施形態を示す。
【図４】図４は、電界効果トランジスタを製造する本発明による方法のさらなる実施形態を示す。
【図５】図５は、電界効果トランジスタを製造する本発明による方法のさらなる実施形態を示す。
【図６】図６は、電界効果トランジスタを製造する本発明による方法のさらなる実施形態を示す。
【図７】図７は、電界効果トランジスタを製造する本発明による方法のさらなる実施形態を示す。
【図８】図８は、電界効果トランジスタを製造する本発明による方法のさらなる実施形態を示す。
【図９】図９は、電界効果トランジスタを製造する本発明による方法のさらなる実施形態を示す。
【図１０】図１０は、電界効果トランジスタを製造する本発明による方法のさらなる実施形態を示す。
【図１１】図１１は、電界効果トランジスタを製造する本発明による方法のさらなる実施形態を示す。
【図１２】図１２は、電界効果トランジスタを製造する本発明による方法のさらなる実施形態を示す。
【図１３】図１３は、電界効果トランジスタを製造する本発明による方法のさらなる実施形態を示す。
【図１４】図１４は、図１３に示される本発明による電界効果トランジスタの拡大図を示す。.

Claims (21)

  1. ａ）ソース領域およびドレイン領域と、
    ｂ）該ソース領域と該ドレイン領域との間に配置される、チャネル領域（８）と、
    ｃ）該チャネル領域から電気的に絶縁された態様で、該チャネル領域の上に配置される、ゲート電極（１１）と、
    ｄ）側方方向に該チャネル領域（８）を制限する、トレンチ絶縁部（３）と、
    ｅ）該トレンチ絶縁部（３）の一部（６）を覆う該チャネル領域（８）の少なくとも一部分の領域（８ａ，８ｂ）と
    を有する、電界効果トランジスタ、特に、ＭＩＳ電界効果トランジスタ。
  2. 前記チャネル領域（８）は、エピタキシャルに製造された半導体領域である、請求項１に記載の電界効果トランジスタ。
  3. 溝型凹部が、前記トレンチ絶縁部の上部端に沿って形成される、
    請求項１または２に記載の電界効果トランジスタ。
  4. 前記トレンチ絶縁部（３）の一部（６）を覆う前記チャネル領域（８）の前記一部分の領域（８ａ，８ｂ）は、チャネル領域を１０％より多く、好ましくは、２０％よりも多く占有する、
    請求項１から３のいずれか１つに記載の電界効果トランジスタ。
  5. 前記チャネル領域（８）の幅が、１．２倍、好ましくは、１．４倍よりも大きく、リソグラフィーにより製造され得る最小形状Ｆが、前記トランジスタを製造するために利用される、
    請求項１から４のいずれか１つに記載の電界効果トランジスタ。
  6. 前記チャネル領域（８）の表面が、前記トレンチ絶縁部（３）の表面（３ａ）の下に配置される、請求項１から５のいずれか１つに記載の電界効果トランジスタ。
  7. 前記チャネル領域（８）の表面が、前記トレンチ絶縁部（３）の表面（３ａ）の上に配置され、かつ、前記チャネル領域（８）が、水平および垂直領域（８ｃ、８ｄ）を有する、
    請求項１から５のいずれか１つに記載の電界効果トランジスタ。
  8. ａ）少なくとも１つの活性領域（２）および既に完了したトレンチ絶縁部（３）を有する半導体基板（１）が提供され、
    ｂ）選択的エピタキシーが実行され、実質的に単結晶構造の半導体材料（７）が該活性領域（２）および該トレンチ絶縁部（３）の一部（６）の上に形成されることにより、チャネル領域（８）が製造され、
    ｃ）ゲート酸化物（１０）が、該チャネル領域（８）上に製造され、かつ、ゲート電極（１１）が、該ゲート酸化物（１０）上に製造され、
    ｄ）ソースおよびドレイン領域が製造される、
    ステップを有する、電界効果トランジスタ、特に、ＭＩＳ電界効果トランジスタを製造する方法。
  9. ステップｂ）の前記選択的エピタキシーの前にエッチングが実行され、前記活性領域（２）に隣接する前記トレンチ絶縁部（３）の少なくとも一部（６）がエッチングされ、それにより、溝型凹部が、該トレンチ絶縁部（３）の上部端に沿って製造される、
    請求項６に記載の方法。
  10. 前記活性領域（２）に隣接する前記トレンチ絶縁部（３）の前記一部（６）は、等方的にエッチングされる、
    請求項７に記載の方法。
  11. ステップａ）において、酸化物層（４）が、前記活性領域（２）の上に配置され、該活性領域（２）の上の該酸化物層（４）が、前記トレンチ絶縁部のエッチングにより除去され、それにより、溝型凹部が、該トレンチ絶縁部（３）の上部端に沿って製造される、
    請求項７または８に記載の方法。
  12. 前記トレンチ絶縁部（３）の前記エッチングは、前記酸化物層（４）の除去により終了する、
    請求項９に記載の方法。
  13. 前記トレンチ絶縁部（３）の前記エッチングはまた、前記酸化物層（４）の除去の後に続く、請求項９に記載の方法。
  14. 前記酸化物層（４）および前記トレンチ絶縁部（３）の前記エッチングは、前記活性領域（２）の前記材料について選択的に実施される、
    請求項９から１１のいずれか１つに記載の方法。
  15. ステップｂ）における前記選択的エピタキシーは、前記チャネル領域（８）の表面が前記トレンチ絶縁部（３）の表面（３ａ）の下に配置されるように実行される、
    請求項６から１２のいずれか１つに記載の方法。
  16. 前記選択的エピタキシーの後に、前記エピタキシャル表面の平坦化のために、熱処理が実行される、
    請求項１３に記載の方法。
  17. ステップｂ）における前記選択的エピタキシーは、前記チャネル領域（８）の表面が、前記トレンチ絶縁部（３）の表面（３ａ）の上に配置され、該チャネル領域（８）は、水平および垂直領域（８ｃ、８ｄ）により形成されるように実行される、
    請求項６から１２のいずれか１つに記載の方法。
  18. 単結晶構造シリコンが、前記選択的エピタキシーにより形成される、
    請求項６から１５に記載の方法。
  19. 前記選択的エピタキシーの前に、少なくとも前記活性領域（２）および前記トレンチ絶縁部（３）のエッチングされた一部（６）が、スキャニングフォースマイクロスコープにより計測される、
    請求項７から１６のいずれか１つに記載の方法。
  20. 前記活性領域（２）と隣接する前記トレンチ絶縁部（３）の前記一部（６）の前記エッチングは、ウェットケミカルエッチングにより影響される、
    請求項７から１７のいずれか１つに記載の方法。
  21. 前記ゲート酸化物（１０）の前記製造の前に、犠牲酸化が適用され、再度除去される、
    請求項６から１８のいずれか１つに記載の方法。
JP2003509545A 2001-06-28 2002-06-19 電界効果トランジスタおよびこれを製造する方法 Pending JP2004535063A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10131237A DE10131237B8 (de) 2001-06-28 2001-06-28 Feldeffekttransistor und Verfahren zu seiner Herstellung
PCT/EP2002/006803 WO2003003470A2 (de) 2001-06-28 2002-06-19 Feldeffekttransistor und verfahren zu seiner herstellung

Publications (1)

Publication Number Publication Date
JP2004535063A true JP2004535063A (ja) 2004-11-18

Family

ID=7689801

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003509545A Pending JP2004535063A (ja) 2001-06-28 2002-06-19 電界効果トランジスタおよびこれを製造する方法

Country Status (6)

Country Link
US (2) US20060231918A1 (ja)
JP (1) JP2004535063A (ja)
KR (1) KR100719152B1 (ja)
DE (1) DE10131237B8 (ja)
TW (1) TW586230B (ja)
WO (1) WO2003003470A2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7560757B2 (en) 2005-06-09 2009-07-14 Kabushiki Kaisha Toshiba Semiconductor device with a structure suitable for miniaturization

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7385247B2 (en) 2004-01-17 2008-06-10 Samsung Electronics Co., Ltd. At least penta-sided-channel type of FinFET transistor
EP1555688B1 (en) 2004-01-17 2009-11-11 Samsung Electronics Co., Ltd. Method of manufacturing a multi-sided-channel finfet transistor
KR100541054B1 (ko) 2004-03-23 2006-01-11 삼성전자주식회사 하드마스크 스페이서를 채택하여 3차원 모오스 전계효과트랜지스터를 제조하는 방법
KR100849177B1 (ko) 2005-01-04 2008-07-30 삼성전자주식회사 패싯 채널들을 갖는 모스 트랜지스터를 채택하는 반도체집적회로 소자들 및 그 제조방법들
TWI263328B (en) 2005-01-04 2006-10-01 Samsung Electronics Co Ltd Semiconductor devices having faceted channels and methods of fabricating such devices
KR100695868B1 (ko) 2005-06-23 2007-03-19 삼성전자주식회사 소자 분리막과 그 제조 방법, 이를 갖는 반도체 장치 및 그제조 방법
KR100756809B1 (ko) 2006-04-28 2007-09-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP2008078356A (ja) * 2006-09-21 2008-04-03 Elpida Memory Inc 半導体装置およびその製造方法
KR100772114B1 (ko) * 2006-09-29 2007-11-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100905783B1 (ko) * 2007-10-31 2009-07-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US7705386B2 (en) * 2008-01-07 2010-04-27 International Business Machines Corporation Providing isolation for wordline passing over deep trench capacitor
JP2011066038A (ja) * 2009-09-15 2011-03-31 Toshiba Corp 半導体記憶装置
US8021949B2 (en) 2009-12-01 2011-09-20 International Business Machines Corporation Method and structure for forming finFETs with multiple doping regions on a same chip
US8624320B2 (en) * 2010-08-02 2014-01-07 Advanced Micro Devices, Inc. Process for forming fins for a FinFET device
US9000526B2 (en) * 2011-11-03 2015-04-07 Taiwan Semiconductor Manufacturing Co., Ltd. MOSFET structure with T-shaped epitaxial silicon channel
US9263586B2 (en) 2014-06-06 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum well fin-like field effect transistor (QWFinFET) having a two-section combo QW structure
US20160064513A1 (en) * 2014-08-28 2016-03-03 GlobalFoundries, Inc. Integrated circuits with a bowed substrate, and methods for producing the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4637127A (en) * 1981-07-07 1987-01-20 Nippon Electric Co., Ltd. Method for manufacturing a semiconductor device
JP2582794B2 (ja) * 1987-08-10 1997-02-19 株式会社東芝 半導体装置及びその製造方法
JPH01283877A (ja) * 1988-05-10 1989-11-15 Toshiba Corp 半導体装置およびその製造方法
GB2278235B (en) * 1991-10-21 1996-05-08 Holm Kennedy James W Method and device for biochemical sensing
JPH05183159A (ja) * 1992-01-07 1993-07-23 Fujitsu Ltd 半導体装置及びその製造方法
JPH07245339A (ja) * 1994-03-03 1995-09-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH07335906A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
TW351849B (en) * 1997-09-11 1999-02-01 United Microelectronics Corp Method for fabricating shadow trench insulation structure
US5972758A (en) * 1997-12-04 1999-10-26 Intel Corporation Pedestal isolated junction structure and method of manufacture
TW379404B (en) * 1997-12-31 2000-01-11 United Semiconductor Corp Manufacturing method of shallow trench isolation
TW410402B (en) * 1998-02-06 2000-11-01 Sony Corp Dielectric capacitor and method of manufacturing same, and dielectric memeory using same
US5976948A (en) * 1998-02-19 1999-11-02 Advanced Micro Devices Process for forming an isolation region with trench cap
US6091123A (en) * 1998-06-08 2000-07-18 Advanced Micro Devices Self-aligned SOI device with body contact and NiSi2 gate
JP2000031480A (ja) * 1998-07-15 2000-01-28 Sony Corp 半導体層の形成方法及び半導体装置の製造方法
EP1005079B1 (en) * 1998-11-26 2012-12-26 STMicroelectronics Srl Process for integrating in a same chip a non-volatile memory and a high-performance logic circuitry
US6617226B1 (en) * 1999-06-30 2003-09-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
KR100327583B1 (ko) * 1999-07-01 2002-03-14 박종섭 반도체소자의 인버스 ｔ형 소자분리공정
EP1139419A1 (en) * 2000-03-29 2001-10-04 STMicroelectronics S.r.l. Method of manufacturing an electrically programmable, non-volatile memory with logic circuitry
KR100500923B1 (ko) * 2000-05-23 2005-07-14 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP4078014B2 (ja) * 2000-05-26 2008-04-23 株式会社ルネサステクノロジ 不揮発性半導体記憶装置及びその製造方法
US6511873B2 (en) * 2001-06-15 2003-01-28 International Business Machines Corporation High-dielectric constant insulators for FEOL capacitors
US6846714B1 (en) * 2002-10-03 2005-01-25 Lattice Semiconductor Corporation Voltage limited EEPROM device and process for fabricating the device
JP4451594B2 (ja) * 2002-12-19 2010-04-14 株式会社ルネサステクノロジ 半導体集積回路装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7560757B2 (en) 2005-06-09 2009-07-14 Kabushiki Kaisha Toshiba Semiconductor device with a structure suitable for miniaturization

Also Published As

Publication number Publication date
US20060231918A1 (en) 2006-10-19
TW586230B (en) 2004-05-01
DE10131237B4 (de) 2006-05-04
WO2003003470A2 (de) 2003-01-09
KR20040006041A (ko) 2004-01-16
DE10131237B8 (de) 2006-08-10
US20060231874A1 (en) 2006-10-19
KR100719152B1 (ko) 2007-05-17
WO2003003470A3 (de) 2004-02-12
DE10131237A1 (de) 2003-01-23

Similar Documents

Publication Publication Date Title
US7642589B2 (en) Fin field effect transistors having capping insulation layers
US7148541B2 (en) Vertical channel field effect transistors having insulating layers thereon
US20060231874A1 (en) Field effect transistor and method for fabricating it
US7119384B2 (en) Field effect transistor and method for fabricating it
US6967377B2 (en) Double-gate fet with planarized surfaces and self-aligned silicides
US7541656B2 (en) Semiconductor devices with enlarged recessed gate electrodes
US7972914B2 (en) Semiconductor device with FinFET and method of fabricating the same
US7074662B2 (en) Methods for fabricating fin field effect transistors using a protective layer to reduce etching damage
US7994572B2 (en) MOSFET having recessed channel
US7935600B2 (en) Method of manufacturing multi-channel transistor device and multi-channel transistor device manufactured using the method
US20070048947A1 (en) Multi-structured Si-fin and method of manufacture
US20080090362A1 (en) Methods of fabricating field effect transistors having multiple stacked channels
US7335945B2 (en) Multi-gate MOS transistor and method of manufacturing the same
US20030042568A1 (en) Method of manufacturing MOSEFT and structure thereof
US11640979B2 (en) Method of manufacturing semiconductor device
KR20050055978A (ko) 핀 전계 효과 트랜지스터 및 그 형성 방법
KR100578745B1 (ko) 다중 게이트 모스 트랜지스터 및 그 제조 방법
JP2001093860A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060925

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070426

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070724

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071024

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080222