JPH07245339A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07245339A JPH07245339A JP3372094A JP3372094A JPH07245339A JP H07245339 A JPH07245339 A JP H07245339A JP 3372094 A JP3372094 A JP 3372094A JP 3372094 A JP3372094 A JP 3372094A JP H07245339 A JPH07245339 A JP H07245339A
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- JP
- Japan
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- insulating film
- isolation insulating
- element isolation
- forming
- element region
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- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタの素子領域上のゲート配
線層を精度よく形成できる半導体装置およびその製造方
法を提供する。 【構成】 シリコン基板１上に素子分離絶縁膜２を形成
し、素子領域上にシリコン単結晶層１０を選択エピタキ
シャル成長させ、シリコン単結晶層１０上面を素子分離
絶縁膜２上面よりも高く形成する。 【効果】 ゲート配線層形成時の写真製版工程における
露光光線が素子分離絶縁膜エッジ部上において素子領域
内に反射し、オーバー露光となるのを防止できる。
線層を精度よく形成できる半導体装置およびその製造方
法を提供する。 【構成】 シリコン基板１上に素子分離絶縁膜２を形成
し、素子領域上にシリコン単結晶層１０を選択エピタキ
シャル成長させ、シリコン単結晶層１０上面を素子分離
絶縁膜２上面よりも高く形成する。 【効果】 ゲート配線層形成時の写真製版工程における
露光光線が素子分離絶縁膜エッジ部上において素子領域
内に反射し、オーバー露光となるのを防止できる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置およびその
製造方法に関するものであり、特にＭＯＳトランジスタ
部における構造およびその製造方法に関するものであ
る。
製造方法に関するものであり、特にＭＯＳトランジスタ
部における構造およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】近年半導体装置の高集積化微細化に伴
い、かつては問題とならなかったことも大きな問題とし
て顕在化するようになってきた。特に高集積化の著しい
ＭＯＳトランジスタでは種々の問題が発生してきており
今後の研究開発に期待するところである。
い、かつては問題とならなかったことも大きな問題とし
て顕在化するようになってきた。特に高集積化の著しい
ＭＯＳトランジスタでは種々の問題が発生してきており
今後の研究開発に期待するところである。
【０００３】図１０は従来のＭＯＳトランジスタの構造
を示す断面図である。図において、１は半導体基板であ
るシリコン基板、２は素子分離のための絶縁膜、３はゲ
ート酸化膜、４および５はゲート電極およびその配線層
となるそれぞれポリシリコン膜および高融点金属のシリ
サイド膜であり、６はソース・ドレイン領域である。図
からわかるようにＬＯＣＯＳ法で形成した素子分離絶縁
膜２の上面はゲート酸化膜３、ポリシリコン膜４、高融
点金属のシリサイド膜５からなるゲート配線層９が形成
されている素子領域におけるシリコン基板１の上面１ａ
よりも高く形成されている。
を示す断面図である。図において、１は半導体基板であ
るシリコン基板、２は素子分離のための絶縁膜、３はゲ
ート酸化膜、４および５はゲート電極およびその配線層
となるそれぞれポリシリコン膜および高融点金属のシリ
サイド膜であり、６はソース・ドレイン領域である。図
からわかるようにＬＯＣＯＳ法で形成した素子分離絶縁
膜２の上面はゲート酸化膜３、ポリシリコン膜４、高融
点金属のシリサイド膜５からなるゲート配線層９が形成
されている素子領域におけるシリコン基板１の上面１ａ
よりも高く形成されている。
【０００４】図１１は従来のＭＯＳトランジスタのゲー
ト配線層の製造方法の一工程を示す断面図である。図か
らわかるようにＬＯＣＯＳ法によってシリコン基板１の
一部を酸化して素子分離絶縁膜２を形成し、ゲート酸化
膜３、ポリシリコン膜４、高融点金属シリサイド膜５を
順次形成したのちレジスト７を塗布し、光線８を照射し
てレジスト７にパターンを焼き付け現像してゲート配線
用レジストパターンを形成する。
ト配線層の製造方法の一工程を示す断面図である。図か
らわかるようにＬＯＣＯＳ法によってシリコン基板１の
一部を酸化して素子分離絶縁膜２を形成し、ゲート酸化
膜３、ポリシリコン膜４、高融点金属シリサイド膜５を
順次形成したのちレジスト７を塗布し、光線８を照射し
てレジスト７にパターンを焼き付け現像してゲート配線
用レジストパターンを形成する。
【０００５】このとき、素子分離絶縁膜２上面はシリコ
ン基板１の上面１ａより高く形成されているためその上
に形成されているポリシリコン膜４、高融点金属のシリ
サイド膜５およびレジスト７も素子分離絶縁膜２上部分
とシリコン基板１上部分とでは段差を生じてしまう。従
って写真製版工程における露光時の光線８がレジスト７
に照射された時、素子分離絶縁膜２のエッジ２ａ上のシ
リサイド膜５上では光線８は素子領域側に反射しレジス
ト７への露光量が反射光分増えてしまい、レジスト７が
見かけ上部分的に細く削れたり、幅太となったりする。
その後現像、エッチングを行って図１０のゲート配線層
９を形成する。
ン基板１の上面１ａより高く形成されているためその上
に形成されているポリシリコン膜４、高融点金属のシリ
サイド膜５およびレジスト７も素子分離絶縁膜２上部分
とシリコン基板１上部分とでは段差を生じてしまう。従
って写真製版工程における露光時の光線８がレジスト７
に照射された時、素子分離絶縁膜２のエッジ２ａ上のシ
リサイド膜５上では光線８は素子領域側に反射しレジス
ト７への露光量が反射光分増えてしまい、レジスト７が
見かけ上部分的に細く削れたり、幅太となったりする。
その後現像、エッチングを行って図１０のゲート配線層
９を形成する。
【０００６】図１２、図１３は図１０の平面図である。
図１２はレジスト７にポジ型レジストを使用した場合で
あり、図に示すように素子領域上においてゲート配線層
９は細いくびれ部９ａを生じてしまう。又、図１３はレ
ジスト７にネガ型レジストを使用した場合であり、図に
示すようにポジ型レジストの場合とは逆にゲート配線層
９は素子領域上に太い出っ張り部９ａを生じる。
図１２はレジスト７にポジ型レジストを使用した場合で
あり、図に示すように素子領域上においてゲート配線層
９は細いくびれ部９ａを生じてしまう。又、図１３はレ
ジスト７にネガ型レジストを使用した場合であり、図に
示すようにポジ型レジストの場合とは逆にゲート配線層
９は素子領域上に太い出っ張り部９ａを生じる。
【０００７】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、素子分離絶縁膜２のエ
ッジ部２ａ上において写真製版工程の露光時に光線８の
素子領域側への反射が生じるためレジスト幅が部分的に
変化し、図１２，図１３で示すようにエッチング後のゲ
ート配線層９の加工精度の低下を生じる。
上のように構成されているので、素子分離絶縁膜２のエ
ッジ部２ａ上において写真製版工程の露光時に光線８の
素子領域側への反射が生じるためレジスト幅が部分的に
変化し、図１２，図１３で示すようにエッチング後のゲ
ート配線層９の加工精度の低下を生じる。
【０００８】図１２で示すように、ゲート配線層９が素
子領域上において細いくびれ部９ａを有すると、その部
分においてチャネル長が短くなりソース・ドレイン間の
分離耐圧を下げてしまいトランジスタの信頼性を低下さ
せてしまう。また逆に図１３で示すように、ゲート配線
層９が素子領域上において太い出っ張り部９ａを有する
と、その部分においてチャネル長が長くなりチャネル抵
抗が高くなってドレイン電流を低下させてしまいトラン
ジスタの性能を低くしてしまうという問題点があった。
子領域上において細いくびれ部９ａを有すると、その部
分においてチャネル長が短くなりソース・ドレイン間の
分離耐圧を下げてしまいトランジスタの信頼性を低下さ
せてしまう。また逆に図１３で示すように、ゲート配線
層９が素子領域上において太い出っ張り部９ａを有する
と、その部分においてチャネル長が長くなりチャネル抵
抗が高くなってドレイン電流を低下させてしまいトラン
ジスタの性能を低くしてしまうという問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、素子領域上のゲート配線を精度
良く加工できる半導体装置およびその製造方法を提供す
ることを目的とする。
ためになされたもので、素子領域上のゲート配線を精度
良く加工できる半導体装置およびその製造方法を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係る請求項１
の半導体装置は、素子領域上面を素子分離絶縁膜上面よ
りも高く形成するようにしたものである。
の半導体装置は、素子領域上面を素子分離絶縁膜上面よ
りも高く形成するようにしたものである。
【００１１】また、この発明に係る請求項２の半導体装
置の製造方法は、半導体基板上にＬＯＣＯＳ法により素
子分離絶縁膜を形成する工程と、上記素子分離絶縁膜に
よって分離された素子領域上に上記素子分離絶縁膜上面
よりもその上面が高くなるようにシリコン単結晶層を形
成する工程とを備えたものである。
置の製造方法は、半導体基板上にＬＯＣＯＳ法により素
子分離絶縁膜を形成する工程と、上記素子分離絶縁膜に
よって分離された素子領域上に上記素子分離絶縁膜上面
よりもその上面が高くなるようにシリコン単結晶層を形
成する工程とを備えたものである。
【００１２】また、この発明に係る請求項３の半導体装
置の製造方法は、半導体基板上全面に絶縁膜を形成する
工程と、上記絶縁膜の一部をエッチング除去して素子分
離絶縁膜と素子領域とを形成する工程と、上記素子領域
に上記素子分離絶縁膜上面よりもその上面が高くなるよ
うにシリコン単結晶層を形成する工程とを備えたもので
ある。
置の製造方法は、半導体基板上全面に絶縁膜を形成する
工程と、上記絶縁膜の一部をエッチング除去して素子分
離絶縁膜と素子領域とを形成する工程と、上記素子領域
に上記素子分離絶縁膜上面よりもその上面が高くなるよ
うにシリコン単結晶層を形成する工程とを備えたもので
ある。
【００１３】また、この発明に係る請求項４の半導体装
置の製造方法は、半導体基板上にＬＯＣＯＳ法により素
子分離絶縁膜を形成する工程と、上記素子分離絶縁膜を
エッチングしてその上面を上記半導体基板上面よりも低
く形成する工程とを備えたものである。
置の製造方法は、半導体基板上にＬＯＣＯＳ法により素
子分離絶縁膜を形成する工程と、上記素子分離絶縁膜を
エッチングしてその上面を上記半導体基板上面よりも低
く形成する工程とを備えたものである。
【００１４】さらにこの発明に係る請求項５の半導体装
置の製造方法は、半導体基板をエッチングして上記半導
体基板内に溝を形成する工程と、上記溝内部を含む全面
に絶縁膜を形成する工程と、上記絶縁膜をエッチングし
てその上面を上記半導体基板上面より低くした素子分離
絶縁膜を形成する工程とを備えたものである。
置の製造方法は、半導体基板をエッチングして上記半導
体基板内に溝を形成する工程と、上記溝内部を含む全面
に絶縁膜を形成する工程と、上記絶縁膜をエッチングし
てその上面を上記半導体基板上面より低くした素子分離
絶縁膜を形成する工程とを備えたものである。
【００１５】
【作用】この発明における半導体装置は、素子領域上面
が素子分離絶縁膜上面よりも高く形成されているので、
素子分離絶縁膜エッジ部における光の素子領域側への反
射を防止でき、素子領域内におけるオーバー露光を防止
できる。
が素子分離絶縁膜上面よりも高く形成されているので、
素子分離絶縁膜エッジ部における光の素子領域側への反
射を防止でき、素子領域内におけるオーバー露光を防止
できる。
【００１６】また、この発明における半導体装置の製造
方法は、半導体基板上にＬＯＣＯＳ法により素子分離絶
縁膜を形成する工程と、上記素子分離絶縁膜によって分
離された素子領域上に上記素子分離絶縁膜上面よりもそ
の上面が高くなるようにシリコン単結晶層を形成する工
程とを備えるようにしたので、素子分離絶縁膜エッジ部
における光の素子領域側への反射を防止でき、素子領域
内におけるオーバー露光を防止できる。
方法は、半導体基板上にＬＯＣＯＳ法により素子分離絶
縁膜を形成する工程と、上記素子分離絶縁膜によって分
離された素子領域上に上記素子分離絶縁膜上面よりもそ
の上面が高くなるようにシリコン単結晶層を形成する工
程とを備えるようにしたので、素子分離絶縁膜エッジ部
における光の素子領域側への反射を防止でき、素子領域
内におけるオーバー露光を防止できる。
【００１７】また半導体基板上全面に絶縁膜を形成する
工程と、上記絶縁膜の一部をエッチング除去して素子分
離絶縁膜と素子領域とを形成する工程と、上記素子領域
に上記素子分離絶縁膜上面よりもその上面が高くなるよ
うにシリコン単結晶層を形成する工程とを備えるように
したので、素子分離絶縁膜エッジ部における光の素子領
域側への反射を防止でき、素子領域内におけるオーバー
露光を防止できる。
工程と、上記絶縁膜の一部をエッチング除去して素子分
離絶縁膜と素子領域とを形成する工程と、上記素子領域
に上記素子分離絶縁膜上面よりもその上面が高くなるよ
うにシリコン単結晶層を形成する工程とを備えるように
したので、素子分離絶縁膜エッジ部における光の素子領
域側への反射を防止でき、素子領域内におけるオーバー
露光を防止できる。
【００１８】また半導体基板上にＬＯＣＯＳ法により素
子分離絶縁膜を形成する工程と、上記素子分離絶縁膜を
エッチングしてその上面を上記半導体基板上面よりも低
く形成する工程とを備えるようにしたので、素子分離絶
縁膜エッジ部における光の素子領域側への反射を防止で
き、素子領域内におけるオーバー露光を防止できる。
子分離絶縁膜を形成する工程と、上記素子分離絶縁膜を
エッチングしてその上面を上記半導体基板上面よりも低
く形成する工程とを備えるようにしたので、素子分離絶
縁膜エッジ部における光の素子領域側への反射を防止で
き、素子領域内におけるオーバー露光を防止できる。
【００１９】また、半導体基板をエッチングして上記半
導体基板内に溝を形成する工程と、上記溝内部を含む全
面に絶縁膜を形成する工程と、上記絶縁膜をエッチング
してその上面を上記半導体基板上面より低くした素子分
離絶縁膜を形成する工程とを備えるようにしたので、素
子分離絶縁膜エッジ部における光の素子領域側への反射
を防止でき、素子領域内におけるオーバー露光を防止で
きる。
導体基板内に溝を形成する工程と、上記溝内部を含む全
面に絶縁膜を形成する工程と、上記絶縁膜をエッチング
してその上面を上記半導体基板上面より低くした素子分
離絶縁膜を形成する工程とを備えるようにしたので、素
子分離絶縁膜エッジ部における光の素子領域側への反射
を防止でき、素子領域内におけるオーバー露光を防止で
きる。
【００２０】
【実施例】以下、この発明の実施例を図を用いて説明す
る。 実施例１．図１はこの発明のＭＯＳトランジスタの構造
を示す断面図である。図において、１は半導体基板であ
るシリコン基板、２は素子分離絶縁膜、３はゲート酸化
膜、４はポリシリコン膜、５は高融点金属のシリサイド
膜、６はソース・ドレイン領域であり、ゲート酸化膜
３、ポリシリコン膜４、高融点金属のシリサイド膜５よ
りゲート配線層９を形成している。
る。 実施例１．図１はこの発明のＭＯＳトランジスタの構造
を示す断面図である。図において、１は半導体基板であ
るシリコン基板、２は素子分離絶縁膜、３はゲート酸化
膜、４はポリシリコン膜、５は高融点金属のシリサイド
膜、６はソース・ドレイン領域であり、ゲート酸化膜
３、ポリシリコン膜４、高融点金属のシリサイド膜５よ
りゲート配線層９を形成している。
【００２１】次に図１に示したＭＯＳトランジスタのゲ
ート配線層の製造方法を図２〜図４に従って順次説明を
行う。まず図２において従来例と同様にしてＬＯＣＯＳ
法によりシリコン基板１の一部を酸化することによって
素子分離絶縁膜２を形成する。
ート配線層の製造方法を図２〜図４に従って順次説明を
行う。まず図２において従来例と同様にしてＬＯＣＯＳ
法によりシリコン基板１の一部を酸化することによって
素子分離絶縁膜２を形成する。
【００２２】次に図３に示すように、素子領域であるシ
リコン基板１表面にのみ選択的にシリコン単結晶層１０
をエピタキシャル成長させ、シリコン単結晶層１０の上
面を素子分離絶縁膜２上面より高く形成する。この選択
エピタキシャル成長はＣＶＤ法によってＳｉＨ4あるい
はＳｉＨ2Ｃｌ2にＨＣｌを混合したガスを約８００〜９
００℃の温度で熱分解させることによって行う。
リコン基板１表面にのみ選択的にシリコン単結晶層１０
をエピタキシャル成長させ、シリコン単結晶層１０の上
面を素子分離絶縁膜２上面より高く形成する。この選択
エピタキシャル成長はＣＶＤ法によってＳｉＨ4あるい
はＳｉＨ2Ｃｌ2にＨＣｌを混合したガスを約８００〜９
００℃の温度で熱分解させることによって行う。
【００２３】次に図４に示すように、全面にゲート酸化
膜３、ポリシリコン膜４、高融点金属シリサイド膜５を
順次形成したのちレジスト７を塗布し、写真製版工程を
行う。このときシリコン単結晶層１０上面は素子分離絶
縁膜２上面よりも高く形成されているので、シリコン単
結晶層の肩の部分１０ａで段差を生じている。露光の
際、光線８は、このシリコン単結晶層の肩の部分１０ａ
上で素子分離絶縁膜２側に反射し素子分離絶縁膜２上の
レジスト７の露光量が反射光分ふえることになるが、素
子領域側には反射しない。その後現像、エッチングを行
って図１に示すゲート配線層９を形成する。
膜３、ポリシリコン膜４、高融点金属シリサイド膜５を
順次形成したのちレジスト７を塗布し、写真製版工程を
行う。このときシリコン単結晶層１０上面は素子分離絶
縁膜２上面よりも高く形成されているので、シリコン単
結晶層の肩の部分１０ａで段差を生じている。露光の
際、光線８は、このシリコン単結晶層の肩の部分１０ａ
上で素子分離絶縁膜２側に反射し素子分離絶縁膜２上の
レジスト７の露光量が反射光分ふえることになるが、素
子領域側には反射しない。その後現像、エッチングを行
って図１に示すゲート配線層９を形成する。
【００２４】図５、図６は図１の平面図である。図５は
レジスト７にポジ型レジストを使用した場合、図６はネ
ガ型レジストを使用した場合である。図５、図６に示す
ようにゲート配線層９における細いくびれ部９ａや太い
出っ張り部９ａは素子領域上ではなく素子分離絶縁膜２
上に形成されているのでＭＯＳトランジスタの性能や信
頼性を低下させることはない。
レジスト７にポジ型レジストを使用した場合、図６はネ
ガ型レジストを使用した場合である。図５、図６に示す
ようにゲート配線層９における細いくびれ部９ａや太い
出っ張り部９ａは素子領域上ではなく素子分離絶縁膜２
上に形成されているのでＭＯＳトランジスタの性能や信
頼性を低下させることはない。
【００２５】実施例２．また、上記実施例１ではＬＯＣ
ＯＳ法により素子分離絶縁膜２を形成した場合について
示したが、図７（ａ）で示すようにシリコン基板１上全
面に酸化膜あるいは窒化膜よりなる絶縁膜１１を形成さ
せ、その後図７（ｂ）で示すように素子領域上の絶縁膜
１１をエッチング除去して素子分離絶縁膜２としてもよ
い。その後図７（ｃ）で示すように図３と同様にして素
子領域上にシリコン単結晶層１０を素子分離絶縁膜２上
面より高くなるまで選択エピタキシャル成長させてもよ
い。この場合も上記実施例１と同様の効果がある。
ＯＳ法により素子分離絶縁膜２を形成した場合について
示したが、図７（ａ）で示すようにシリコン基板１上全
面に酸化膜あるいは窒化膜よりなる絶縁膜１１を形成さ
せ、その後図７（ｂ）で示すように素子領域上の絶縁膜
１１をエッチング除去して素子分離絶縁膜２としてもよ
い。その後図７（ｃ）で示すように図３と同様にして素
子領域上にシリコン単結晶層１０を素子分離絶縁膜２上
面より高くなるまで選択エピタキシャル成長させてもよ
い。この場合も上記実施例１と同様の効果がある。
【００２６】実施例３．なお、上記実施例１ではＬＯＣ
ＯＳ法により素子分離絶縁膜２を形成したのち素子領域
のシリコン基板１上にシリコン単結晶層１０を選択エピ
タキシャル成長させる場合について示したが、図８
（ａ）に示すように、図２と同様にしてＬＯＣＯＳ法に
より素子分離絶縁膜２を形成した後、図８（ｂ）に示す
ように素子分離絶縁膜２を全面エッチングすることによ
り素子分離絶縁膜２上面をシリコン基板１上面より低く
形成してもよい。この場合も実施例１と同様の効果があ
る。
ＯＳ法により素子分離絶縁膜２を形成したのち素子領域
のシリコン基板１上にシリコン単結晶層１０を選択エピ
タキシャル成長させる場合について示したが、図８
（ａ）に示すように、図２と同様にしてＬＯＣＯＳ法に
より素子分離絶縁膜２を形成した後、図８（ｂ）に示す
ように素子分離絶縁膜２を全面エッチングすることによ
り素子分離絶縁膜２上面をシリコン基板１上面より低く
形成してもよい。この場合も実施例１と同様の効果があ
る。
【００２７】実施例４．また、上記実施例３ではＬＯＣ
ＯＳ法により形成した素子分離絶縁膜２を全面エッチン
グすることによって素子分離絶縁膜２上面をシリサイド
基板１上面より低く形成する場合について示したが、図
９で示すように溝型素子分離法においても同様にして形
成することができる。まず、シリコン基板１の一部をエ
ッチングしてシリコン基板１中に溝を形成する（図９
（ａ））。次に全面に酸化膜か窒化膜等の絶縁膜１２を
堆積させる（図９（ｂ））。その後絶縁膜１２を全面エ
ッチングすることによって素子分離絶縁膜２を形成する
のであるがこのとき素子分離絶縁膜２上面がシリコン基
板１上面より低くなるまで全面エッチングを行う（図９
（ｃ））。この場合も上記実施例１と同様の効果があ
る。
ＯＳ法により形成した素子分離絶縁膜２を全面エッチン
グすることによって素子分離絶縁膜２上面をシリサイド
基板１上面より低く形成する場合について示したが、図
９で示すように溝型素子分離法においても同様にして形
成することができる。まず、シリコン基板１の一部をエ
ッチングしてシリコン基板１中に溝を形成する（図９
（ａ））。次に全面に酸化膜か窒化膜等の絶縁膜１２を
堆積させる（図９（ｂ））。その後絶縁膜１２を全面エ
ッチングすることによって素子分離絶縁膜２を形成する
のであるがこのとき素子分離絶縁膜２上面がシリコン基
板１上面より低くなるまで全面エッチングを行う（図９
（ｃ））。この場合も上記実施例１と同様の効果があ
る。
【００２８】
【発明の効果】以上のようにこの発明によれば素子領域
上面が素子分離絶縁膜上面よりも高く形成されているの
で、素子分離絶縁膜エッジ部における素子領域側への反
射を防止でき素子領域内におけるオーバー露光を防止で
き、素子領域内のゲート配線層を精度よく形成すること
ができる。
上面が素子分離絶縁膜上面よりも高く形成されているの
で、素子分離絶縁膜エッジ部における素子領域側への反
射を防止でき素子領域内におけるオーバー露光を防止で
き、素子領域内のゲート配線層を精度よく形成すること
ができる。
【００２９】また、この発明における半導体装置の製造
方法は、半導体基板上にＬＯＣＯＳ法により素子分離絶
縁膜を形成する工程と、上記素子分離絶縁膜によって分
離された素子領域上に上記素子分離絶縁膜上面よりもそ
の上面が高くなるようにシリコン単結晶層を形成する工
程とを備えるようにしたので、素子分離絶縁膜エッジ部
における素子領域側への反射を防止でき素子領域内にお
けるオーバー露光を防止でき、素子領域内のゲート配線
層を精度よく形成することができる。
方法は、半導体基板上にＬＯＣＯＳ法により素子分離絶
縁膜を形成する工程と、上記素子分離絶縁膜によって分
離された素子領域上に上記素子分離絶縁膜上面よりもそ
の上面が高くなるようにシリコン単結晶層を形成する工
程とを備えるようにしたので、素子分離絶縁膜エッジ部
における素子領域側への反射を防止でき素子領域内にお
けるオーバー露光を防止でき、素子領域内のゲート配線
層を精度よく形成することができる。
【００３０】また半導体基板上全面に絶縁膜を形成する
工程と、上記絶縁膜の一部をエッチング除去して素子分
離絶縁膜と素子領域とを形成する工程と、上記素子領域
に上記素子分離絶縁膜上面よりもその上面が高くなるよ
うにシリコン単結晶層を形成する工程とを備えるように
したので、素子分離絶縁膜エッジ部における素子領域側
への反射を防止でき素子領域内におけるオーバー露光を
防止でき、素子領域内のゲート配線層を精度よく形成す
ることができる。
工程と、上記絶縁膜の一部をエッチング除去して素子分
離絶縁膜と素子領域とを形成する工程と、上記素子領域
に上記素子分離絶縁膜上面よりもその上面が高くなるよ
うにシリコン単結晶層を形成する工程とを備えるように
したので、素子分離絶縁膜エッジ部における素子領域側
への反射を防止でき素子領域内におけるオーバー露光を
防止でき、素子領域内のゲート配線層を精度よく形成す
ることができる。
【００３１】また半導体基板上にＬＯＣＯＳ法により素
子分離絶縁膜を形成する工程と、上記素子分離絶縁膜を
エッチングしてその上面を上記半導体基板上面よりも低
く形成する工程とを備えるようにしたので、素子分離絶
縁膜エッジ部における素子領域側への反射を防止でき素
子領域内におけるオーバー露光を防止でき、素子領域内
のゲート配線層を精度よく形成することができる。
子分離絶縁膜を形成する工程と、上記素子分離絶縁膜を
エッチングしてその上面を上記半導体基板上面よりも低
く形成する工程とを備えるようにしたので、素子分離絶
縁膜エッジ部における素子領域側への反射を防止でき素
子領域内におけるオーバー露光を防止でき、素子領域内
のゲート配線層を精度よく形成することができる。
【００３２】また半導体基板をエッチングして上記半導
体基板内に溝を形成する工程と、上記溝内部を含む全面
に絶縁膜を形成する工程と、上記絶縁膜をエッチングし
てその上面を上記半導体基板上面より低くした素子分離
絶縁膜を形成する工程とを備えるようにしたので、素子
分離絶縁膜エッジ部における素子領域側への反射を防止
でき素子領域内におけるオーバー露光を防止でき、素子
領域内のゲート配線層を精度よく形成することができ
る。
体基板内に溝を形成する工程と、上記溝内部を含む全面
に絶縁膜を形成する工程と、上記絶縁膜をエッチングし
てその上面を上記半導体基板上面より低くした素子分離
絶縁膜を形成する工程とを備えるようにしたので、素子
分離絶縁膜エッジ部における素子領域側への反射を防止
でき素子領域内におけるオーバー露光を防止でき、素子
領域内のゲート配線層を精度よく形成することができ
る。
【図１】この発明のＭＯＳトランジスタの構造を示す断
面図である。
面図である。
【図２】この発明の実施例１のゲート配線層の形成方法
の一工程を示す断面図である。
の一工程を示す断面図である。
【図３】この発明の実施例１のゲート配線層の形成方法
の一工程を示す断面図である。
の一工程を示す断面図である。
【図４】この発明の実施例１のゲート配線層の形成方法
の一工程を示す断面図である。
の一工程を示す断面図である。
【図５】図１のＭＯＳトランジスタの平面図である。
【図６】図１のＭＯＳトランジスタの平面図である。
【図７】この発明の実施例２の工程断面図である。
【図８】この発明の実施例３の工程断面図である。
【図９】この発明の実施例４の工程断面図である。
【図１０】従来のＭＯＳトランジスタの構造を示す断面
図である。
図である。
【図１１】従来のＭＯＳトランジスタの製造方法の一工
程を示す断面図である。
程を示す断面図である。
【図１２】従来のＭＯＳトランジスタの平面図である。
【図１３】従来のＭＯＳトランジスタの平面図である。
１ 半導体基板であるシリコン基板 ２ 素子分離絶縁膜 ３ ゲート酸化膜 ４ ポリシリコン膜 ５ 高融点金属シリサイド膜 ９ ゲート配線層 １０ シリコン単結晶層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｇ 7514−4Ｍ ３０１ Ｘ
Claims (5)
- 【請求項１】 半導体基板上に素子分離絶縁膜を形成
し、上記素子分離絶縁膜によって分離された素子領域上
にゲート配線層を形成する半導体装置において、 上記素子領域上面が上記素子分離絶縁膜上面よりも高く
形成されていることを特徴とする半導体装置。 - 【請求項２】 半導体基板上にＬＯＣＯＳ法により素子
分離絶縁膜を形成する工程と、上記素子分離絶縁膜によ
って分離された素子領域上に上記素子分離絶縁膜上面よ
りもその上面が高くなるようにシリコン単結晶層を形成
する工程とを備えた請求項１記載の半導体装置の製造方
法。 - 【請求項３】 半導体基板上全面に絶縁膜を形成する工
程と、上記絶縁膜の一部をエッチング除去して素子分離
絶縁膜と素子領域とを形成する工程と、上記素子領域に
上記素子分離絶縁膜上面よりもその上面が高くなるよう
にシリコン単結晶層を形成する工程とを備えた請求項１
記載の半導体装置の製造方法。 - 【請求項４】 半導体基板上にＬＯＣＯＳ法により素子
分離絶縁膜を形成する工程と、上記素子分離絶縁膜をエ
ッチングしてその上面を上記半導体基板上面よりも低く
形成する工程とを備えた請求項１記載の半導体装置の製
造方法。 - 【請求項５】 半導体基板をエッチングして上記半導体
基板内に溝を形成する工程と、上記溝内部を含む全面に
絶縁膜を形成する工程と、上記絶縁膜をエッチングして
その上面を上記半導体基板上面より低くした素子分離絶
縁膜を形成する工程とを備えた請求項１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3372094A JPH07245339A (ja) | 1994-03-03 | 1994-03-03 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3372094A JPH07245339A (ja) | 1994-03-03 | 1994-03-03 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07245339A true JPH07245339A (ja) | 1995-09-19 |
Family
ID=12394243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3372094A Pending JPH07245339A (ja) | 1994-03-03 | 1994-03-03 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07245339A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003003470A3 (de) * | 2001-06-28 | 2004-02-12 | Infineon Technologies Ag | Feldeffekttransistor und verfahren zu seiner herstellung |
-
1994
- 1994-03-03 JP JP3372094A patent/JPH07245339A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003003470A3 (de) * | 2001-06-28 | 2004-02-12 | Infineon Technologies Ag | Feldeffekttransistor und verfahren zu seiner herstellung |
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