KR100219047B1 - 반도체 소자의 마스크 롬 제조방법 - Google Patents

반도체 소자의 마스크 롬 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 마스크 롬 제조방법에 있어서, 실리콘 기판상에 게이트 산화막(2), 제 1 폴리실리콘막(3), 제 1 산화막(4)을 차례로 형성하한 후 감광막 패턴(P/R)을 상기 제 1 산화막(4) 상에 형성하는 단계;상기 감광막 패턴을 식각 마스크로 상기 제 1 산화막(4), 제 1 폴리실리콘막(3)을 식각하여 산화막 패턴(4')과 제 1 게이트 전극(3')을 형성한 후 제 2 산화막(5)을 전체구조 상부에 도포하는 단계;상기 제 2 산화막(5)을 비등방성 식각하여 상기 산화막 패턴(4') 및 제 1 게이트 전극(3')의 측벽에 산화막 스페이서(5')를 형성하는 단계;상기 비등방성 식각에 의해 노출된 실리콘 기판(1) 상에 제 2 게이트 산화막(6)을 형성하는 단계; 전체구조 상부에 제 2 폴리실리콘막(7)을 전체구조 상부에 도포하는 단계;상기 제 1 게이트 전극(3') 상에 위치한 산화막 패턴(4')과 산화막 스페이서(5')의 상부 일부가 노출되도록 상기 제 2 폴리실리콘막(7)을 에치백(etch back)하여 제 2 게이트 전극(7')을 형성하는 단계;상기 산화막 스페이서(5')를 습식식각 하여 제거하는 단계;및 상기 습식식각 하여 제거된 상기 산화막 스페이서(5') 하부에 위치한 실리콘 기판(1)에 불순물 이온을 주입하는 단계를 포함하여 이루어지는 것을 특징으로 (15 - 9 )하는 반도체 소자의 마스크 롬 제조방법.

Description

반도체 소자의 마스크 롬 제조방법
제 1 도는 일반적인 마스크 롬의 회로도.
제 2 도는 종래 방법에 따른 마스크 롬의 단면도.
제 3a도 내지 제 3e도는 본 발명에 따른 마스크 롬 제조 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판 2, 6 : 게이트 산화막
3, 7 : 폴리실리콘막 4, 5 : 산화막
3', 7' : 게이트 전극 5' : 산화막 스페이서
본 발명은 반도체 소자의 마스크 롬(MASK ROM) 제조 방법에 관한 것으로, 특히 고집적소자에 적용되는 NAND형 마스크 롬 제조 방법에 관한 것이다.
종래의 NAND형 마스크 롬을 제 1 도 및 제 2 도를 참조하여 살펴보면 다음과같다.
먼저, 제 1 도는 일반적인 마스크 롬의 기본 회로도로서, 워드라인 선택부와 롬코드부를 보이고 있다.
제 1 도와 같은 마스크롬을 제조하는 방법에서 비트라인은 금속으로 형성하고 워드라인과 롬 코드는 폴리실리콘막으로 형성한다. 또한, 워드라인 선택부와 롬코드는 콘택없이.스트링(string)으로 연결되어 있다.
제 2 도는 제 1 도의 단면도로서, 각 트랜지스터가 콘택없이 웨이퍼 기판의 소오스/드레인 접합(도시하지 않음)에 의한 스트링으로 연결된 것을 보이고 있는데, 고집적 소자에 적용하기 위해서는 'A'의 폭이 최소화되어야 한다.
그러나, 노광기의 해상력에 한계가 있기 때문에 종래의 마스크 롬에 있어서 인접 트랜지스터와의 간격(A)을 0.4 ㎛ 내지 0.7㎛ 이하로 줄일 수 없어 고집적 소자를 구현하는데 한계가 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 인접 소자와의 간격을 최소화하여 동일면적에서 더욱 많은 소자를 형성함으로써 고집적의 마스크 롬을 제작할 수 있는 반도체 소자의 마스크 롬 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 마스크 롬 제조방법에 있어서, 실리콘 기판 상에 제 1 게이트 산화막, 제 1 폴리실리콘막, 제 1 절연막을 차례로 형성한 후 감광막 패턴을 상기 제 1 절연막 상에 형성하는 제1 단계: 상기 감광막 패턴을 식각마스크로 상기 제 1 절연막 및 상기 제 l 폴리실리콘막을 식각하여 절연막 패턴과 제 1 게이트 전극을 형성한 후, 상기 감광막 패턴을 제거하는 제 2 단계;상기 제 2 단계가 완료된 전체 구조 상에 제 2 절연막을 증착하는제 3 단계;상기 제 2 절연막을 비등방성 식각하여 상기 절연막 패턴 및 제 1 게이트 전극의 측벽에 절연막 스페이서를 형성하는 제 4 단계; 상기 제 4 단계의 비등방성 식각에 의해 노출된 상기 실리콘 기판 상에 제 2 게이트 산화막을 형성하는 제5단계;상기 제 5 단계가 완료된 전체구조 상부에 제 2 폴리실리콘막을 형성하는 제 6 단계;상기 제 1 게이트 전극 상에 위치한 절연막 패턴과 상기 절연막 스페이서의 상부 일부가 노출되도록 상기 제 2 폴리실리콘막을 에치백(etch back)하여 제 2 게이트 전극을 형성하는 제 7 단계;상기 절연막 스페이서를 습식식각으로 제거하여 상기 절연막 스페이서 하부의 상기 실리콘 기판을 노출시키는 제 8 단계;및 상기 절연막 스페이서 하부에 위치한 실리콘 기판에 불순물 이온을 주입하는 제9 단계를 포함하는 반도체 소자의 마스크 름 제조 방법을 제공한다.
이하, 첨부된 도면 제 3a도 내지 제 3e도를 참조하여 본 발명에 따른 고집적 마스크 롬 제조방법을 상세히 살펴보면 다음과 같다.
먼저, 제 3a도에 도시된 바와 같이 실리콘 기판(1) 상에 제1 게이트 산화막(2), 제1 폴리실리콘막(3), 제1 산화막(4)을 차례로 증착한 후 감광막 괘턴(P/R)을 상기 제1 산화막(4) 상에 형성한다. 이때 상기 제1 산화막(4)은 LPCVD (LowPressure Chemical Deposition) 방법으로 증착하며 그 두께는 1000Å 내지 2000Å이 되도록 한다.
이어서, 제 3b도에 도시된 바와 같이 상기 감광막 패턴(P/R)을 식각마스크로 이용하여 상기 제1 산화막(4) 및 상기 제1 폴리실리콘막(3)을 식각해서 산화막패턴(4')과 게이트 전극(3')을 형성한 후 상기 감광막 패턴(P/R)을 제거하고, 전체구조 상부에 1500Å 내지 3500Å 두께의 제 2 산화막(5)을 LPCVD방법으로 증착한다.
계속하여, 제 3c도에 도시된 바와 같이 상기 제 2 산화막(5)을 비등방성 식각하여 상기 산화막페턴(4') 및 게이트 전극(3')의 측벽에 산화막 스페이서(5')틀 형성하고, 상기 비등방성 식각에 의해 노출된 실리콘 기판(1) 상에 제2 게이트 산화막(6)을 형성한 후 전체구조 상부에 제2 폴리실리콘막(7)을 상기 게이트 전극(3')의 두께보다 더 두껍게 형성한다.
그리고, 제 3d도에 도시된 바와 같이 상기 제1 게이트 전극(3') 상에 위치
한 산화막패턴(4')과 상기 산화막 스페이서(5')의 상부 일부가 노출되도록 상기 제2폴리실리콘막(7)을 에치백(etch back)하여 상기 산화막 스페이서(5')에 의해 상기 제1 게이트 전극(3')과 전기적으로 절연되는 제2 게이트 전극(7')을 형성한다.
끝으로, 제 3e도에 도시된 바와 같이 상기 산화막 스페이서(5')를 습식식각하여 제거한 후, 제1 및 제2 게이트 전극(3' 및 7') 사이의 실리콘 기판(1)에 n+ 불순물 이온을 주입하여 어닐링(annealing)하게 되면, 인접한 제 1 게이트 전극(3')과 제 2 게이트 전극(7')의 간격은 상기 산화막 스페이서(5')가 차지하는 폭(A':0.1㎛ 내지 0.3㎛) 만큼 떨어지게 되어 동일 면적에 비교적 집적도가 높은 트랜지스터들로 NAND형 마스크 롬을 형성할 수 있다.
상기와 같이 이루어지는 본 발명은 게이트 전극의 측벽에 형성되는 산화막스페이서 만큼의 간격, 즉 0.1㎛ 내지 0.3㎛의 간격을 가지고 적은 면적에 많은 트랜지스터를 형성할 수 있기 때문에 고집적 NAND형 마스크 롬을 제조할 수 있는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식 가진 자에게 있어 명백할 것이다.

Claims (5)

  1. 반도체 소자의 마스크 롬 제조방법에 있어서, 실리콘 기판 상에 제 1 게이트 산화막, 제 1 폴리실리콘막, 제 1 절연막을 차례로 형성한 후 감광막 패턴을 상기 제 1 절연막 상에 형성하는 제1 단계; 상기 감광막 패턴을 식각마스크로 상기 제 1 절연막 및 상기 제 1 폴리실리콘막을 식각하여 절연막 패턴과 제 1 게이트 전극을 형성한 후, 상기 감광막 패턴 제기하는 제 2 단계; 상기 제 2 단계가 완료된 전체 구조 상에 제 2 절연막을 증착하는 제 3 단계 ; 상기 제 2 절연막을 비등방성 식각하여 상기 절연막 패턴 및 제 1 게이트 전극의 측벽에 절연막 스페이서를 형성하는 제 4 단계; 상기 제 4 단계의 비등방성 식각에 의해 노출된 상기 실리콘 기판 상에 제 2 게이트 산화막을 형성하는 제 5 단계; 상기 제 5 단계가 완료된 전체구조 상부에 제 2 폴리실리콘막을 형성하는 제 6 단계; 상기 제 1 게이트 전극 상에 위치한 절연막 패턴과 상기 절연막 스페이서의 상부 일부가 노출되도록 상기 제 2 폴리실리콘막을 에치백(etch back)하여 제 2 게이트 전극을 형성하는 제 7 단계; 상기 절연막 스페이서를 습식식각으로 제거하여 상기 절연막 스페이서 하부의 상기 실리콘 기판을 노출시키는 제 8 단계;및 상기 절연막 스페이서 하부에 위치한 실리콘 기판에 불순물 이온을 구입하는 제 9 단계를 포함하는 반도체 소자의 마스크 롬 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1 절연막의 두께는 1000Å 내지 2000Å인 것을 특깅으로 하는 반도체 소자의 마스크 롬 제조방법.
  3. 제 1 항에 있어서, 상기 제 2 절연막의 두께는 1500Å 내지 3500Å인 것을 특징으로 하는 반도체 소자의 마스크 롬 제조방법.
  4. 제 1항에 있어서, 상기 제 2 폴리실리콘막을 상기 제 1 게이트 전극의 두께보다 더 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 마스크 롬 제조방법.
  5. 제 1 항에 있어서, 상기 절연막 스페이서의 최대 폭은 0.1㎛ 내지 0.3㎛인 것을 특징으로 하는 반도체 소자의 마스크 롬 제조방법.
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