JPH0348667B2 - - Google Patents
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- JPH0348667B2 JPH0348667B2 JP10383A JP10383A JPH0348667B2 JP H0348667 B2 JPH0348667 B2 JP H0348667B2 JP 10383 A JP10383 A JP 10383A JP 10383 A JP10383 A JP 10383A JP H0348667 B2 JPH0348667 B2 JP H0348667B2
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- JP
- Japan
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- metal
- line
- mosfet
- word line
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- Expired - Lifetime
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 229910052710 silicon Inorganic materials 0.000 claims 2
- 239000010703 silicon Substances 0.000 claims 2
- 239000002184 metal Substances 0.000 description 40
- 229910052751 metal Inorganic materials 0.000 description 40
- 238000009792 diffusion process Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
(1) 発明の属する技術分野の説明
本発明は読み出し専用メモリにかかり、とくに
MOS型集積回路のマスク．プログラム方式の読
み出し専用メモリ（マスクROM）に関する。
MOS型集積回路のマスク．プログラム方式の読
み出し専用メモリ（マスクROM）に関する。
(2) 従来技術の説明
よく知られているうようにこの種の読み出し専
用メモリ（ROM）においては、製造工程の１つ
の工程のマスクのみを変更することによりROM
データの変更が出来るが、ROMデータの変更を
行なう工程が後の工程であるほどROMデータの
決定から、ICの完成までの期間が短くなる。
用メモリ（ROM）においては、製造工程の１つ
の工程のマスクのみを変更することによりROM
データの変更が出来るが、ROMデータの変更を
行なう工程が後の工程であるほどROMデータの
決定から、ICの完成までの期間が短くなる。
従来の１層メタルの場合のマスクROMを図面
を参照して説明する。
を参照して説明する。
第１図を参照すると、ＡおよびＢはROMセル
となるＮチヤンネルMOSFETであり、１はGND
ラインであり拡散層で配線されており、Ａおよび
Ｂのソース電極が接続されており、２ａはワード
線であり、多結晶シリコン（PolySi）で配線さ
れ、ＡおよびＢのゲートを電極を兼ねており、３
ａおよび３ｂはそれぞれＡ，Ｂのドレイン電極で
あり、１層目のメタルとのコンタクト４があり、
セルの出力が１層目のメタルで出ており、５ａ，
５ｂは出力ラインであり１層目のメタルで配線さ
れており、この出力ラインとROMセルのドレイ
ン電極の間をＡの３ａのように、出力ラインとメ
タルを使つて接続するか又はＢの３ｂのように、
出力ラインとドレイン電極とを１層目のメタルで
接続せずにおくかによつてROMのデータを作つ
ており、１層目のメタルのマスクのみの変更で
ROMデータの書き換えが出来る。
となるＮチヤンネルMOSFETであり、１はGND
ラインであり拡散層で配線されており、Ａおよび
Ｂのソース電極が接続されており、２ａはワード
線であり、多結晶シリコン（PolySi）で配線さ
れ、ＡおよびＢのゲートを電極を兼ねており、３
ａおよび３ｂはそれぞれＡ，Ｂのドレイン電極で
あり、１層目のメタルとのコンタクト４があり、
セルの出力が１層目のメタルで出ており、５ａ，
５ｂは出力ラインであり１層目のメタルで配線さ
れており、この出力ラインとROMセルのドレイ
ン電極の間をＡの３ａのように、出力ラインとメ
タルを使つて接続するか又はＢの３ｂのように、
出力ラインとドレイン電極とを１層目のメタルで
接続せずにおくかによつてROMのデータを作つ
ており、１層目のメタルのマスクのみの変更で
ROMデータの書き換えが出来る。
しかしながら、メタルが多層になつた場合に
ROMセルを構成するMOSFETのドレイン電極
と直接コンタクトのとれる１層目のメタルの工程
の後にさらに２層目のメタル等の工程が増える為
に、従来の方式のままでは、ROMデータの決定
から、IC製造完了までの期間が長くなるという
欠点があつた。
ROMセルを構成するMOSFETのドレイン電極
と直接コンタクトのとれる１層目のメタルの工程
の後にさらに２層目のメタル等の工程が増える為
に、従来の方式のままでは、ROMデータの決定
から、IC製造完了までの期間が長くなるという
欠点があつた。
(3) 発明の目的の説明
本発明の目的は、２層目のメタル工程でROM
データの内容を書き換えることにより、ROMデ
ータの決定からICの製造完了までの期間が短い、
MOS集積回路の読み出し専用メモリを提供する
ことにある。
データの内容を書き換えることにより、ROMデ
ータの決定からICの製造完了までの期間が短い、
MOS集積回路の読み出し専用メモリを提供する
ことにある。
(4) 発明の構成
本発明は、ワード線とビツト線の交わる位置ご
とにMOSEFTを有し、ワード線とビツト線との
選択によつて記憶データを個別に読み出すMOS
集積回路の読み出し専用メモリにおいて、前記ワ
ード線が多結晶シリコンで構成され、前記ビツト
線が２層目のメタルで構成され、前記MOSFET
をソース電極を基準電位に接続し、ゲート電極を
前記ワード線に接続し、ドレイン電極を前記ビツ
ト線から離れた位置にある接続領域に１層目のメ
タルを用いて接続し、前記ビツト線と前記接続領
域を２層目のメタルで接続することにより第１の
出力レベルを得、前記ビツト線と前記接続領域の
間を接続しないでおくことにより、第２の出力レ
ベルを得ることを特徴とする読み出し専用メモリ
である。
とにMOSEFTを有し、ワード線とビツト線との
選択によつて記憶データを個別に読み出すMOS
集積回路の読み出し専用メモリにおいて、前記ワ
ード線が多結晶シリコンで構成され、前記ビツト
線が２層目のメタルで構成され、前記MOSFET
をソース電極を基準電位に接続し、ゲート電極を
前記ワード線に接続し、ドレイン電極を前記ビツ
ト線から離れた位置にある接続領域に１層目のメ
タルを用いて接続し、前記ビツト線と前記接続領
域を２層目のメタルで接続することにより第１の
出力レベルを得、前記ビツト線と前記接続領域の
間を接続しないでおくことにより、第２の出力レ
ベルを得ることを特徴とする読み出し専用メモリ
である。
(5) この発明の実施例の説明
次に本発明の実施例について図面を参照して説
明する。尚、第１図と同等の機能部分は同一符号
で示してある。
明する。尚、第１図と同等の機能部分は同一符号
で示してある。
第２図を参照すると本発明の第１の実施例はメ
モリセルをなすＮチヤンネルMOSFET Ａ，Ｂ
をもち、そのソース電極はGND拡散配線１に接
続し、ゲート電極は多結晶シリコンであり、ワー
ド線２ａを兼ねている。ドレイン電極３ａおよび
３ｂはドレイン電極と１層目のメタルとのコンタ
クト４により、１層目のメタルに接続され、その
上に配線される出力ライン１５ａ，１５ｂとは接
続されている。さらに、この１層目のメタルは２
層目のメタルとのコンタクト（スルーホール）１
６ａおよび１６ｂにまでワード線２ａと並行に延
びて２層目のメタル１７ａ，１７ｂに接続してい
る。出力ライン１５ａおよび１５ｂは２層目のメ
タルで形成されている。スルーホール１６ａの周
辺の２層目のメタル１７ａは、２層目のメタルで
出力ライン１５ａに接続され、スルーホール１６
ｂの周辺のメタル１７ｂは出力ライン１５ｂと接
続していない。
モリセルをなすＮチヤンネルMOSFET Ａ，Ｂ
をもち、そのソース電極はGND拡散配線１に接
続し、ゲート電極は多結晶シリコンであり、ワー
ド線２ａを兼ねている。ドレイン電極３ａおよび
３ｂはドレイン電極と１層目のメタルとのコンタ
クト４により、１層目のメタルに接続され、その
上に配線される出力ライン１５ａ，１５ｂとは接
続されている。さらに、この１層目のメタルは２
層目のメタルとのコンタクト（スルーホール）１
６ａおよび１６ｂにまでワード線２ａと並行に延
びて２層目のメタル１７ａ，１７ｂに接続してい
る。出力ライン１５ａおよび１５ｂは２層目のメ
タルで形成されている。スルーホール１６ａの周
辺の２層目のメタル１７ａは、２層目のメタルで
出力ライン１５ａに接続され、スルーホール１６
ｂの周辺のメタル１７ｂは出力ライン１５ｂと接
続していない。
メモリセルＡのようにMOSFETのドレイン電
極３ａを出力ラインに接続することにより、ワー
ド線２ａが選択された時にMOSFET Ａを電流
が流れ、出力ライン１５ａのレベルが下げられ
る。一方MOSFET Ｂのようにドレイン電極３
ｂが出力ライン１５ｂとを接続されていない場合
には、ワード線２ａが選択された時でも出力ライ
は下がらない。
極３ａを出力ラインに接続することにより、ワー
ド線２ａが選択された時にMOSFET Ａを電流
が流れ、出力ライン１５ａのレベルが下げられ
る。一方MOSFET Ｂのようにドレイン電極３
ｂが出力ライン１５ｂとを接続されていない場合
には、ワード線２ａが選択された時でも出力ライ
は下がらない。
このようにスルーホールと出力ラインを２層目
のメタルで接続することにより、Lowの出力レ
ベルを得、スルーホールを出力ラインと接続せず
におくことにより、Highの出力レベルが得られ
る。
のメタルで接続することにより、Lowの出力レ
ベルを得、スルーホールを出力ラインと接続せず
におくことにより、Highの出力レベルが得られ
る。
このようなROMセルの構造にすることによ
り、２層目のメタルの工程で、ROMのデータの
書き換えが出来、ROMデータの決定からICの製
造完了までのターンアラウンドタイムを短くする
ことが出来る。
り、２層目のメタルの工程で、ROMのデータの
書き換えが出来、ROMデータの決定からICの製
造完了までのターンアラウンドタイムを短くする
ことが出来る。
第３図を参照すると本発明の第２の実施例は第
２図のワード線２ａ，２ｂと平行に一層目のメタ
ル２２ａ，２２ｂを走らせ、メモリセルの数ビツ
ト毎にコンタクト２１ａおよび２１ｂにより、そ
れぞれ２ａと２１ａおよび２ｂと２１ｂを接続し
ている。こうすることにより、ROMの規模が大
きくなると問題になるワード線の抵抗による遅延
が小さくなる。
２図のワード線２ａ，２ｂと平行に一層目のメタ
ル２２ａ，２２ｂを走らせ、メモリセルの数ビツ
ト毎にコンタクト２１ａおよび２１ｂにより、そ
れぞれ２ａと２１ａおよび２ｂと２１ｂを接続し
ている。こうすることにより、ROMの規模が大
きくなると問題になるワード線の抵抗による遅延
が小さくなる。
次に第４図を参照すると、本発明の第３の実施
例は、前記第１の実施例におけるGND拡散配線
１上に、１層目のメタルを用いてさらにGND配
線３１をし各セル毎にGND拡散１とのコンタク
ト３２をとるものであり、GND配線を拡散層の
みで行なつた場合に比べて、抵抗が小さくでき、
GNDレベルの浮き上がりを抑えることができる。
例は、前記第１の実施例におけるGND拡散配線
１上に、１層目のメタルを用いてさらにGND配
線３１をし各セル毎にGND拡散１とのコンタク
ト３２をとるものであり、GND配線を拡散層の
みで行なつた場合に比べて、抵抗が小さくでき、
GNDレベルの浮き上がりを抑えることができる。
また、第４図では、ワード線２ａおよび２ｂは
多結晶シリコンのみで配線されているが、図３の
２２ａ，２２ｂのように、１層目のメタルをワー
ド線と平行に走らせ、数ビツト毎に多結晶シリコ
ンと１層目のメタルのコンタクトをとり、ワード
線の抵抗を小さくしてもよい。
多結晶シリコンのみで配線されているが、図３の
２２ａ，２２ｂのように、１層目のメタルをワー
ド線と平行に走らせ、数ビツト毎に多結晶シリコ
ンと１層目のメタルのコンタクトをとり、ワード
線の抵抗を小さくしてもよい。
(6) 発明の効果の説明
本発明は以上説明したように、ROMデータの
書き換えを２層目のメタルで行なうことにより
ROMデータの決定からICの製造が完了するまで
の期間を短くすることができる。
書き換えを２層目のメタルで行なうことにより
ROMデータの決定からICの製造が完了するまで
の期間を短くすることができる。
第１図は、従来のメタル１層の場合のROMセ
ルのレイアウト例を示す図である。第２図は本発
明の第１の実施例を示したレイアウト図、第３図
は本発明の第２の実施例を示したレイアウト図、
第４図は本発明の第４の実施例を示したレイアウ
ト図である。 Ａ，Ｂ……ROMセルとなるＮチヤンネル
MOSFET、１……GND拡散層配線、２ａ，２ｂ
……多結晶シリコンワード線、３ａ，３ｂ……
ROMセルのドレイン電極、４……拡散層と１層
目のメタルとのコンタクト、５ａ，５ｂ……１層
目のメタルの出力ライン、１５ａ，１５ｂ……２
層目のメタルの出力ライン、１６ａ，１６ｂ……
１層目のメタルと２層目のメタルを接続するスル
ーホール、１７ａ，１７ｂ……スルーホール周辺
の２層目のメタル、２２ａ，２２ｂ……１層目の
メタルのワード線、２１ａ，２１ｂ……１層目の
メタルと多結晶シリコンのコンタクト、３１……
１層目のメタルのGND配線、３２……１層目の
メタルと拡散層のコンタクト。
ルのレイアウト例を示す図である。第２図は本発
明の第１の実施例を示したレイアウト図、第３図
は本発明の第２の実施例を示したレイアウト図、
第４図は本発明の第４の実施例を示したレイアウ
ト図である。 Ａ，Ｂ……ROMセルとなるＮチヤンネル
MOSFET、１……GND拡散層配線、２ａ，２ｂ
……多結晶シリコンワード線、３ａ，３ｂ……
ROMセルのドレイン電極、４……拡散層と１層
目のメタルとのコンタクト、５ａ，５ｂ……１層
目のメタルの出力ライン、１５ａ，１５ｂ……２
層目のメタルの出力ライン、１６ａ，１６ｂ……
１層目のメタルと２層目のメタルを接続するスル
ーホール、１７ａ，１７ｂ……スルーホール周辺
の２層目のメタル、２２ａ，２２ｂ……１層目の
メタルのワード線、２１ａ，２１ｂ……１層目の
メタルと多結晶シリコンのコンタクト、３１……
１層目のメタルのGND配線、３２……１層目の
メタルと拡散層のコンタクト。
Claims (1)
- １ ワード線とビツト線の交わる位置ごとに
MOSFETを有し、前記ワード線と前記ビツト線
との選択によつて記憶データの読み出しを個別に
行うシリコンゲートMOS集積回路の読み出し専
用メモリにおいて、前記ビツト線が２層目の配線
層で構成され、前記ワード線がシリコンで構成さ
れ、前記MOSFETのソース電極を基準電位ライ
ンに接続し、前記MOSFETのゲート電極を前記
ワード線に接続し、前記MOSFETのドレイン電
極と前記ビツト線から離れた位置にある接続領域
とを１層目の配線層で接続し、前記ビツト線と前
記接続領域とを前記２層目の配線層で接続するこ
とにより、第１の出力レベルを得、前記ビツト線
と前記接続領域とを接続しないでおくことによ
り、第２の出力レベルを得ることを特徴とする読
み出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58000103A JPS59124761A (ja) | 1983-01-04 | 1983-01-04 | 読み出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58000103A JPS59124761A (ja) | 1983-01-04 | 1983-01-04 | 読み出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59124761A JPS59124761A (ja) | 1984-07-18 |
| JPH0348667B2 true JPH0348667B2 (ja) | 1991-07-25 |
Family
ID=11464755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58000103A Granted JPS59124761A (ja) | 1983-01-04 | 1983-01-04 | 読み出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124761A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4470928B2 (ja) | 2006-09-15 | 2010-06-02 | トヨタ自動車株式会社 | 電動パーキングブレーキシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147472A (en) * | 1980-04-18 | 1981-11-16 | Nec Corp | Read only semiconductor memory |
| JPS57109365A (en) * | 1980-12-26 | 1982-07-07 | Hitachi Ltd | Semiconductor ic device |
-
1983
- 1983-01-04 JP JP58000103A patent/JPS59124761A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147472A (en) * | 1980-04-18 | 1981-11-16 | Nec Corp | Read only semiconductor memory |
| JPS57109365A (en) * | 1980-12-26 | 1982-07-07 | Hitachi Ltd | Semiconductor ic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59124761A (ja) | 1984-07-18 |
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