JPS63274156A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、論理回路
と読出専用記憶回路とを有する半導体集積回路装置に適
用して有効な技術に関するものである。

〔従来技術〕

マスクスライス方式、スタンダードセル方式或はカスタ
ム方式で形成される半導体集積回路装置は、多種少量生
産に最適である。この種の半導体集積回路装置は、マイ
クロプロセッサとして、小型計算機等に組込まれている
。

このように使用される半導体集積回路装置は、論理回路
の他に、コントローラを駆動するマイクロコードを形成
するため、読出専用記憶回路（ＲＯＭ）を内蔵させてい
る。ＲＯＭとしては、情報の読出動作速度が速い横型Ｒ
ＯＭが一般に使用されている。横型ＲＯＭは、夫々、異
なる方向に延在するデータ線とワード線との交差部に、
ＭＩＳＦＥＴからなるメモリセルを配置して構成されて
いる。データ線はメモリセル（ＭＩＳＦＥＴ）のドレイ
ン領域に接続され、ワード線はメモリセルのゲート電極
に接続されている。メモリセルのソース領域は接地され
ている。

前記ＲＯＭを内蔵する半導体集積回路装置においては、
顧客の仕様によってマイクロコードをほとんど書き替え
ている。特に、論理機能は固定としておき、マイクロコ
ードだけを書き替える場合が多い。

そこで、横型ＲＯＭの情報の書込みには、特開昭４８−
３３７３５号公報に記載される技術が使用されている。

この技術は、横型ＲＯＭの全べてのメモリセルを予じめ
第１しきい値電圧を有するＭＩＳＦＥＴで形成し、この
後、所定のＭＩＳＦＥＴを第２しきい値電極に形成する
ものである。

しきい値電極の制御は、チャネル形成領域にｌＭＩＳＦ
ＥＴのゲート電極を通して、所定導電型不純物（例えば
ボロン）をイオン打込みで導入することにより行ってい
る。このような情報の書込み方法を用いて形成される半
導体集積回路装置は、マイクロコードを決定してからサ
ンプル製品が完成するまでに要する時間を短縮（１完短
縮）できる特徴がある。

〔発明が解決しようとする問題点〕

しかしながら、本発明者は、前述の半導体集積回路装置
について検討した結果１次の問題点が生じることを見出
した。

前述のＲＯＭの情報の書込み方法は製造プロセスの中段
程度であり、情報の書込み後に、配線形成工程、保護膜
形成工程等１種々の工程がある。

このため、このような情報の書込み方法では、充分に１
完短縮を図ることができないという問題を生じる。

本発明者は、前述のＲＯＭの情報の書込み方法を配線形
成後に適用することについて検討した。

つまり、まず、第１しきい値電圧のＭＩＳＦＥＴ（メモ
リセル）を形成し、この後、配線層を形成する。この配
線層は、論理回路の・単位論理セル内及び単位論理セル
外を結線するため、２層或はそれ以上の暦数で形成され
る。各配線層は、例えばアルミニウム膜で形成される。

次に、前記複数の配線層を通して所定のＭＩＳＦＥＴの
チャネル形成領域に所定の不純物を導入し、第２しきい
値電圧のＭＩＳＦＥＴ（メモリセル）を形成して情報の
書込みを行う。

しかしながら、前記情報の書込みは、複数の配線層及び
層間絶縁膜を通して、チャネル形成領域に所定導電型の
不純物を導入するので、非常に高エネルギのイオン打込
みを必要とする。このため。

不純物の導入量にバラツキを生じたり、チャネル形成領
域の結晶状態を変化させたりするので、メモリセルのし
きい値電圧の制御が困璧になるという問題を生じる。

本発明の目的は、論理回路及び読出専用記憶回路を有す
る半導体集積回路装置において、１完短縮を図ることが
可能な技術を提供することにある。

本発明の他の目的は、半導体集積回路装置の配線形成後
に、読出専用記憶回路の情報の書込みを行い、前記目的
を達成することが可能な技術を提供することにある。

本発明の他の目的は、半導体集積回路装置の配線形成後
に、フォトマスクを形成することなく、読出専用記憶回
路の情報の書込みを行い、前記目的を達成することが可
能な技術を提供することにある。

本発明の他の目的は、論理回路の配線形成工程と同一製
造工程で読出専用記憶回路の情報の書込みを行い、情報
書込みのための工程を低減することが可能な技術を提供
することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

（問題点を解決するための手段〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

論理回路及び読出専用記憶回路を有する半導体集積回路
装置において、単位論理セル内及び単位論理セル外を複
数の配線層で結線して論理回路を形成すると共に、前記
複数の配線層のうち、所定の配線層で全べてのメモリセ
ルに接続される信号配線を形成して読出専用記憶回路を
形成し、この後、読出専用記憶回路の所定のメモリセル
と信号配線との接続部分を切断して情報の書込みを行う
。

また、論理回路及び読出専用記憶回路を有する半導体集
積回路装置の製造方法において、単位論理セル内及び単
位論理セル外を複数の配線層で結線して論理回路を形成
すると共に、前記複数の配線層のうち、所定の配線層で
メモリセルに接続される信号配線及びメモリセルに接続
されない信号配線を形成して情報が書込まれた読出専用
記憶回路を形成する。

〔作用〕

上述した手段によれば、前記配線層を形成した後に、前
記読出専用記憶回路の情報の書込みを行うことができる
ので、１完短縮を図ることができる。

また、前記読出専用記憶回路の情報の書込みが、前記論
理回路の単位論理セルを結線する配線層形成工程と兼用
することができるので、情報を書込むための工程を実質
的になくし、半導体集積回路装置の製造工程を低減する
ことができる。

以下、本発明の構成について、マスタスライス方式を採
用する半導体集積回路装置に本発明を適用した一実施例
とともに説明する。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例Ｉ〕

本実施例Ｉは、論理回路及び横型ＲＯＭを有する半導体
集積回路装置に本発明を適用した、本発明の第１実施例
である。

本発明の実施例■である半導体集積回路装置の概略構成
を第１図（チップレイアウト図）で示す。

第１図に示すように、半導体集積回路装置１は、主に、
算術論理ユニット（ＡＬＵ）２、コントローラ（ＣＴＬ
）３．命令レジスタ（ＩＲＱ）４．横型Ｒ○Ｍ（ＲＯＭ
）５．データ格納用読み出し書き込み可能記憶回路（Ｒ
ＡＭ）６で構成されている。ＡＬＵ２、ＣＴＬ３及びＩ
ＲＱ４は所謂論理部（ロジック部）を構成する。ＲＯＭ
５及びＲＡＭ６は所謂記憶部（メモリ部）を構成する。

論理部は、第２図乃至第４図に示す、単位論理セル（基
本セル）７によって構成されている。第２図は配線形成
工程後の論理部の単位論理セルフを示す要部平面図、第
３図は第２図の■−■切断線で切った断面図である。第
４図は配線形成工程前の単位論理セルフを示す要部平面
図である。

前記単位論理セルフは、第２図に２点鎖線で囲まれた領
域内に形成され、夫々、直列に接続された３つのｎチャ
ネルＭＩＳＦＥＴＱＩと３つのＰチャネルＭＩＳＦＥＴ
Ｑ２とで構成されている。

つまり、単位論理セルフは、３つの相補型ＭＩＳＦＥＴ
（０ＭＯ５）を直列に接続して構成され、３人力ＮＡＮ
Ｄゲート回路を形成できるように構成されている。この
単位論理セルフは、インバータ回路、ＮＡＮＤゲー　ト
回路、ＡＮＤゲート回路等、論理回路を効率良く形成で
きるように構成されている。なお、本発明は、単位論理
セルフを２人力ＮＡＮＤゲート回路や４人力ＮＡＮＤゲ
ート回路を形成できるように、２つや４つのＣＭＯ８を
直列に接続して構成してもよい。

ｐチャネルＭＩＳＦＥＴＱ２は、単結晶シリコンからな
るｎ°型半導体基板８の主面に、フィールド絶縁膜１０
に囲まれて形成されている。ＭＩＳＦＥＴＱ２は、ゲー
ト絶縁膜１１、ゲート電極１２及びソース領域又はドレ
イン領域である一対のｐ゛型半導体領域１４で構成され
ている。単位論理セルフの直列に接続されたＭＩＳＦＥ
ＴＱ２の夫々の半導体領域１４は一体に構成され共有さ
れている。

ｎチャネルＭＩＳＦＥＴＱＩは、半導体基板８に設けら
れたｐ°型ウェル領域９の主面に、フィールド絶縁膜１
０及びｐ型チャネルストッパ領域９Ａに囲まれて形成さ
れている。ＭＩＳＦＥＴＱＩは。

ＭＩＳＦＥＴＱ２と同様に、ゲート絶縁膜１１．ゲート
電極１２及びソース領域又はドレイン領域である一対の
ｎ°型半湛体領域１３で構成されている。単位論理セル
フの直列に接続されたＭＩＳＦＥＴＱｌの夫々の半導体
領域１３は一体に構成され共有されている。

単位論理セルフは、図示していないが、列方向に複数配
置して論理セル列を構成するようになっている。この論
理セル列は、行方向に配線形成領域（配線チャネル領域
）を介在させて複数配置されている。配線形成領域は、
主に、単位論理セルフで形成した論理回路間を接続する
ための配線層を形成する領域である。

また、単位論理セルフは、行方向及び列方向に敷き詰め
られた所謂敷詰方式で配置してもよい。

この敷詰方式は、必要に応じて、所定の領域の単位論理
セルフで論理回路を形成し、その他の領域の単位論理セ
ルフで配線形成領域を形成することができる特徴がある
。

このように構成される論理部は、まず、第４図に示す単
位論理セルフを形成した後、第２図及び第３図に示すよ
うに、マスタスライス方式に基づく２層の配線層１７Ａ
〜１７Ｇ及び２０Ａを形成し、種々の論理機能を構成す
るようになっている。

配線層１７Ａ〜１７Ｇは、単位論理セルフを覆う層間絶
縁膜１５の上部に、第１層目の配線形成工程によって形
成される。配線層１７Ａは、単位論理セルフのｎチャネ
ルＭＩＳＦＥＴＱＩの上部を列方向に延在するように構
成されており、基準電源（例えば回路の接地電位０［Ｖ
］）Ｖ□が印加される。

配線層１７Ｂは、単位論理セルフのｐチャネルＭＩＳＦ
ＥＴＱ２の上部を列方向に延在するように構成されてお
り、動作Ｔａｇ　（例えば回路の動作電位５［Ｖｌ）ｖ
ｃｃが印加される。配線層１７Ｇは、主に、単位論理セ
ルフ内部を結線する配線として使用され、その結線パタ
ーンの変更で種々の論理回路を構成するようになってい
る６配線層１７Ａ〜１７Ｃの夫々は１層間絶縁膜１５に
形成された接続孔１６を通して、半導体領域１３．半導
体領域１４又はゲート電極１２の端子に接続される。

配線層１？Ａ〜１７Ｃは、例えば、アルミニウム膜或は
所定の添加物（Ｓｉ、Ｃｕ）が含有されたアルミニウム
膜で形成する。

配線層２０Ａは、配線層１７Ａ〜１７（１−覆う層間絶
縁膜１８の上部に、第２層目の配線形成工程によって形
成される。配線層２０Ａは、主に、単位論理セルフ外部
を結線する配線、すなわち、配線ｍ１７Ａ〜１７Ｃを施
し単位論理セルフで形成した論理回路間を接続する配線
を構成する。配線層２０Ａは、層間絶縁膜１８に形成さ
れた接続孔１９を通して、配線層１７Ｃ等に接続される
。

配線層２０Ａは、配線層１７Ａ〜１７Ｃと同様に、例え
ば、アルミニウム膜或は所定の添加物が含有されたアル
ミニウム膜で形成する。

記憶部の横型ＲＯＭ５は、第５図乃至第７図に示す、メ
モリセル２１によって構成されている。第５図は配線形
成工程後の記憶部のメモリセル２１を示す要部平面図、
第６図は第５図のＶｌ−ＶＩ切断線で切った断面図であ
る。第７図は配線形成工程前のメモリセル２１を示す要
部平面図である。

前記メモリセル２１は、第５図及び第７図に２点鎖線で
囲まれた領域内に形成され、１つのｎチャネルＭＩＳＦ
Ｅ’ＦＱ３で構成されている。メモリセル２１は、前記
単位論理セルフのＭＩＳＦＥＴＱｌと同様に、ゲート絶
縁膜１１、ゲート電極１２、ソース領域又はドレイン領
域である一対のｎ゛型半導体領域１３で構成されている
。

列方向に隣接する２つのメモリセル２１は、夫々の一方
の半導体領域１３（ソース領域）を一体に構成し共有し
ている。この一体に構成された一対のメモリセル２１は
、行方向及び列方向に複数配置され。

メモリセルアレイを構成している。

このように構成されるＲＯＭ５は、まず、第７図に示す
メモリセル２１を形成した後、第５図及び第６図に示す
ように、マスクスライス方式に基づく２層の配線層１７
０〜１７Ｆ及び２０Ｂ（信号配ａ）を形成するようにな
っている。

配線層１７Ｄ〜１７Ｆは、メモリセル２１を覆う層間絶
縁膜１５の上部に、第１層目の配線形成工程によって形
成される。

配線層１７Ｅは、一対のメモリセル２１の共有されたソ
ース領域である半導体領域１３に接続孔１６を通して接
続されている。配線層１７Ｅは、一対のメモリセル２１
の一側に列方向に延在して設けられており、基準電源Ｖ
□が印加される（ソース線として使用される）。

配線層１７Ｆは、一対のメモリセル２１の夫々のゲート
電極１２の端子に接続孔１６を通して接続されている。

配線層１７Ｆは、配線層１７Ｅと同一方向である、一対
のメモリセル２１の他側に列方向に延在して設けられて
いる。この配線層１７Ｆは、所定のメモリセル２１を選
択するワード線ＷＬを構成するようになっている。

配線層１７Ｄは、一端が各メモリセル２１のドレイン領
域である半導体領域１３に接続孔１６を通して接続され
ている。配線層１？Ｄの他端は、接続孔１９を通して配
線層２０Ｂに接続されている。この配線層１７Ｄは、半
導体領域１３と配線層２０Ｂとを接続する際の段差形状
を緩和し、配線層２０Ｂの断線等を防止できるように構
成されている。

配線層１７Ｄ〜１７Ｆは、前記配線層１７Ａ〜１７Ｃと
同一製造工程で形成される。

配線層２０Ｂは１層間絶縁膜１８の上部に、第２層目の
配線形成工程によって形成される。配線層２０Ｂは、前
記ワード線ＷＬとして使用される配線層１７Ｆと交差す
る行方向に延在して設けられ、前記配線層１７Ｄを介在
させてメモリセル２１に接続されている。この配線層１
７Ｆは、データ線ＤＬを構成するようになっている。配
線層２０Ｂは、配線層２゜Ａと同一製造工程で形成され
ている。

このように構成される半導体集積回路装置１は、第８図
（ＲＯＭの情報書込工程を示すフロー図）で示すように
、ＲＯＭ５に情報が書込まれる。

まず、第８図に示すように、論理部及び記憶部に第１層
目の配線層１７（１７Ａ〜１７Ｆ）及び第２層目の配線
層２０　（２ＯＡ及び２０Ｂ）が形成された半完成品の
半導体ウェーハ〈１１〉を用意しておく。この半導体ウ
ェーハ（１１）は、ＲＯＭ５のメモリセル２１の半導体
領域（ドレイン領域）１３と配線層（データ線ＤＬ）２
０Ｂとが全べて接続された、情報未書込み状態にある。

つまり、ＲＯＭ５は、前記第５図及び第６図に示すよう
に構成されている。また、半導体ウェーハ〈１１〉は、
単位論理セルフで形成した論理回路間の結線のつなぎ変
えが可能な論理結線未書込み状態にある６ 次に、論理部及びＲＯＭ５のパターンファイルＰ、Ｆ　
　（２０）を統合ＣＡ　Ｄ　（Ｃｏｍｐｕｔｅｒ　Ａ　
１ｄｅｄ　Ｄ　ａｓｉｇｎ）　＜２２）に入力する。こ
のパターンファイルＰ。

Ｆ　（２０）には、情報が書込まれていない状態のＲＯ
Ｍ５の配線層２０Ｂのパターンデータ、及び論理結線未
書込み状態の論理部の配線層２０Ａのパターンデータが
入力されている。

一方、顧客等が用意したＲＯＭの設計データ及び論理部
の設計データ〈２１〉をドキュメント又はデータファイ
ルの形で統合ＣＡ　Ｄ　（２２）に入力する。

統合ＣＡ　Ｄ　＜２２＞は、これら入力データに基づい
て、ＲＯＭ５の何ワードの何ビットに相当するメモリセ
ル２１に情報を書込むかを自動的に算出し、さらに、ど
の単位論理セルフ内又は論理回路間の結線をつなぎ変え
るかを自動的に算出し、この統合されたデータでパター
ンファイルＰ、Ｆ　（２３）を形成する。

次に、パターンファイルＰ、Ｆ　　（２３）のデータを
図示していない電子線直接描画装置ＥＢに入力する。

次に、前記半導体ウェーハ＜１１〉の配線層２０の表面
にポジ型レジストフィルムを形成し、このレジストフィ
ルムを前記パターンファイルＰ、Ｆ　（２３）のデータ
が入力された電子線直接描画装置ＥＢの電子線によって
露光する。露光されたレジストフィルムはエツチングマ
スクを形成する。

次に、このエツチングマスクを用い、論理部の所定の配
線層２０Ａをエツチングして切断し、論理回路間の結線
をつなぎ変える（論理の書込み）と共に、ＲＯＭ５の所
定のメモリセル２１と配線層（データ線ＤＬ）２０Ｂと
の接続部分を第９図及び第１０図に示すように切断ＣＵ
ＴＬ、情報の書込みを行う（２４）、第９図は情報の書
込工程後のＲＯＭ５のメモリセル２１を示す要部平面図
、第１０図は第９図のＸ−Ｘ切断線で切った断面図であ
る。

次に、情報の書込工程が終了した半導体ウェーハ（２４
〉は、配線層２０の上部にパッシベーション膜を形成し
、この後、ダイシング工程によってチップ状の半導体集
積回路袋Ｗ１１に形成される。この半導体集積回路装置
ｉ１１は、パッケージ部材に封止して完成製品となり（
２５）、顧客に出荷される。

このように、論理部及びＲＯＭ５を有する半導体集積回
路装置１において、単位論理セルフ外を配線層２０Ａで
結線して論理回路を形成すると共に。

配線層２０Ａと同一製造工程で、全べてのメモリセル２
１に接続される配Ｒａｍ　（データ線ＤＬ；信号配線）
２０Ｂを形成してＲＯＭ５を形成し、この後、ＲＯＭ５
の所定のメモリセル２１と配線層２０Ｂとの接続部分を
切断して情報の書込みを行うことにより、前記メモリセ
ル２１及び配線層２０Ｂを形成した後に、前記ＲＯＭ５
の情報の書込みを行うことができるので、１完短縮を図
ることができる。

しかも、配線層２０Ｂは、半導体集積回路装置１の複数
の配線層のうち最上層であるので、より１完短縮を図る
ことができる。

また、前記電子線直接描画装置ＥＢによるＲＯＭ５の情
報の書込工程（及び論理の書込工程）は、前記レジスト
マスクを露光するためのフォトマスク（又はレチクル）
を形成する必要がないので、より１完短縮を図ることが
できる。

なお、本発明は、前記電子線直接描画装置ＥＢに代えて
、ポジ型レジストフィルムをレーザ装置のレーザ光の照
射で露光させてもよい。

（発明の実施例■〕 本実施例■は、論理回路及び横型ＲＯＭを有する半導体
集積回路装置の１完短縮をより図った。

本発明の第２実施例である。

本実施例Ｈの半導体集積回路装置１は、前記第８図に示
すように、ＲＯＭ５の情報の書込工程が行われる。

まず、論理部及びＲＯＭ５に第１層目の配線層１７及び
第２層目の配線層２０が形成された半完成品の半導体ウ
ェーハ〈１２〉を用意しておく。この半導体ウェーハ〈
１２〉は、ＲＯＭ５のメモリセル２１の半導体領域１３
と配線層２０Ｂとが全べて接続された情報未書込み状態
にあり、論理部の単位論理セルフ内及び単位論理セルフ
で形成した論理回路間の結線が完了した論理結線書込み
状態にある。つまり。

半導体ウェーハ（１２〉は、ＲＯＭ５のみが情報未書込
み状態にある。

次に、前記実施例■と同様に、パターンファイルＰ、Ｆ
　（２３＞のデータに基づき１ｍ子線直接描画装置１２
ＥＢによって、前記半導体ウェーハ〈１２）のＲＯＭ５
の所定のメモリセル２１と配線層２０Ｂとの接続部分を
前記第９図及び第１０図に示すように切断ＣＵＴ　Ｌ、
情報の書込みを行う〈２４〉。なお、前述のように、本
発明は、電子線直接描画装置ＥＢに代えて、レーザ装置
でＲＯＭ５の情報の書込みを行ってもよい。

次に、情報の書込工程が終了した半導体ウェーハ〈２４
）は、ダイシング工程によってチップ状の半導体集積回
路装置１に形成される。この半導体集積回路装置１は、
パッケージ部材に封止されて完成製品となり（２５）、
顧客に出荷される。

このように、論理部及びＲＯＭ５を有する半導体集積回
路装置ｉｆｔにおいて、前記実施例■と同様に、１完短
縮を図ることができる効果を奏すると共に、ＲＯＭ５の
みの情報の書込みを行うことにより、電子線直接描画装
置ＥＢの照射時間を短縮することができるので、より１
完短縮を図ることができる。

〔発明の実施例■〕

本実施例■は、論理回路及び横型ＲＯＭを有する半導体
集積回路装置の製造コストを低減した、本発明の第３実
施例である。

本実施例■の半導体集積回路装置１は、前記第８図に示
すように、ＲＯＭ５の情報の書込工程が行われる。

まず、半完成品の半導体ウェーハク１１〉又は（１２〉
を用意しておく。

次に、パターンファイルＰ、Ｆ　（２３）のデータに基
づき、論理部の情報書−送用及びＲＯＭ５の情報の書込
み、又はＲＯＭ５のみの情報書込用マスク（フォトマス
ク又はレチクル）を作成する（２６〉。

次に、前記半導体ウェーハ＜１１〉又は（１２〉の配線
層２０の表面にネガ型（又はポジ型）のフォトレジスト
フィルムを形成し、このフォトレジストフィルムを前記
マスク〈２６〉を用いて露光する。露光されたフォトレ
ジストフィルムはエツチングマスクを形成する。

次に、このエツチングマスクを用い、論理部の情報書込
み及びＲＯＭ５の情報の書込み、又はＲＯＭ５のみの情
報の書込みを行う〈２７〉。

次に、情報の書込工程が終了した半導体ウェーハ〈２７
〉は、ダイシング工程によってチップ状の半導体集積回
路装置１に形成される。この半導体集積回路装置１は、
パッケージ部材に封止されて完成製品となり（２５〉、
顧客に出荷される。

このように、論理部及びＲＯＭ５を有する半導体集積回
路装置１において、前記実施例Ｉと同様に、１完短縮を
図ることができる効果を奏すると共に、論理部の情報の
書込及びＲＯＭ５の情報の書込み、又はＲＯＭ５のみの
情報の書込みを情報書込用マスク〈２６〉を用いて行う
ことにより、電子線直接描画装置ＥＢの設備投資を必要
としなくなるので、半導体集積回路装置１のコストを低
減することができる。

〔発明の実施例■〕

本実施例■は、論理回路及び横型ＲＯＭを有する半導体
集積回路装置の１完短縮を図ると共に、製造工程を低減
した、本発明の第４実施例である。

本実施例■の半導体集積回路装置１は、前記第８図に示
すように、ＲＯＭ５の情報の書込工程が行われる。

まず、論理部及びＲＯＭ５に第１層目の配線層１７（１
７Ａ〜１７Ｆ）が形成された半完成品の半導体ウェーハ
〈ｌＯ〉を用意しておく。

次に、パターンファイルＰ、Ｆ　（２３＞のデータに基
づき、第２層目の配線層２０（２ＯＡ及び２０Ｂ）のパ
ターンニングマスクであって、論理部の情報書込用及び
ＲＯＭ５の情報の書込み、又はＲＯＭ５のみの情報書込
用マスク（フォトマスク又はレチクル）を作成する（２
８〉。

次に、前記半導体ウェーハ（１０）の配線層エフの上部
に層間絶縁膜１８を介在させて第２層目の配線層を形成
する（第２層目の配線層の形成に際しては、予じめ接続
孔１９が形成されている）。

次に、第２層目の配線層の表面にフォトレジストフィル
ムを形成し、このフォトレジストフィルムを前記マスク
〈２８〉を用いて露光する。露光されたフォトレジスト
フィルムはエツチングマスクを形成する。

次に、このエツチングマスクを用い、第２層目の配線層
２０（２ＯＡ及び２０Ｂ）を形成すると共に、論理部の
情報書込み及びＲＯＭ５の情報の書込み。

又はＲＯＭ５のみの情報の書込みを行う（２９）。

次に、情報の書込工程が終了した半導体ウェーハ〈２９
〉は、ダイシング工程によってチップ状の半導体集積回
路装置１に形成される。この半導体集積回路袋ｆｉｌは
、パッケージ部材に封止されて完成製品となり〈２５〉
、顧客に出荷される。

このように、論理部及びＲＯＭ５を有する半導体集積回
路装置１において、単位論理セルフ内及び単位論理セル
フ外を複数の配置１ＡＭ１７Ａ〜１７Ｃ及び２ＯＡで結
線して論理回路を形成すると共に、配線層２ＯＡと同一
製造工程で形成される配線層２０Ｂで全べてのメモリセ
ル２１に接続される配線層（データ線ＤＬ；信号配線）
２０Ｂを形成してＲＯＭ　５を形成し、かつ所定のメモ
リセル２１と配線層２０Ｂとの接続部分を切断して情報
の書込みを行うことにより、前記ＲＯＭ５の情報の書込
みが、前記論理回路の単位論理セルフを結線する配線層
形成工程と兼用することができるので、ＲＯＭ５の情報
を書込むための工程を実質的になくシ、半導体集積回路
装置１の製造工程を低減することができる。

しかも、前記実施例■と同様に、電子線直接描画装置Ｅ
Ｂの設備投資を必要としなくなるので、半導体集積回路
装置１のコストを低減することができる。

なお１本実施例■は、ＲＯＭ５の情報の書込工程を第２
層目の配線層２０Ｂで行っているが、第１層目の配線層
１７Ｄ例えば接続孔１６と１９間の配線層１７Ｄを切断
して行ってもよい。

また、本発明は、ＲＯＭ５の情報の書込工程を配線層１
７Ｄと配線層（データ線ＤＬ）２０Ｂとを接続する接続
孔１９が存在するか否かで行ってもよい。

（発明の実施例■〕 本実施例■は、論理回路及び縦型ＲＯＭを有する半導体
集積回路装置の１完短縮を図った、本発明の第５実施例
である。

本発明の実施例■である半導体集積回路装置の概略構成
を第１１図（等価回路図）に示し、その具体的な構成を
第１２ｙ！Ｉ（要部平面図）で示す。

本実施例■の半導体集積回路装置１の縦型ＲＯＭは、第
１１図に示すように、メモリセル２１を構成する複数の
ｎチャネルＭＩＳＦＥＴＱ３を直列に接続し、所定ビッ
ト数のメモリセル行を構成している。このメモリセル行
の一端側は、クロック信号ＣＬＫで制御されるプリチャ
ージ用のｎチャネルＭＩＳＦＥＴＱ４を介在させて、電
源電圧端子ｖ０に接続されている。また、メモリセル行
の一端側は、出力アンプＡＭＰに接続されている。

メモリセル行の他端側は、基準電圧端子Ｖ。に接続され
ている。

メモリセル行の各メモリセル２１は、情報が書込まれて
いない場合、ゲート電極がワード線ＷＬに接続され、ワ
ード線ＷＬの選択信号に基づいて、ＭＩＳＦＥＴＱａを
動作（ＯＮ）させるように構成されている。情報が書込
まれたメモリセル２１は、ゲート電極が電源電圧配線ｖ
０に接続され、該当するワード線ＷＬを選択しても常時
動作（ＯＮ）するように構成されている。

縦型ＲＯＭの具体的な構成は、第１２図に示すように構
成されている。

前記電源電圧配線ＶＣＣは、メモリセル２１が直列接続
された行方向に延在する第１層目の配線層１７Ｇで構成
されている。ワード線ＷＬは１列方向に延在する第２層
目の配線層２０Ｇで構成されている。

メモリセル２１のゲート電極１２は、第１層目の配線層
１７Ｈ及び接続孔１９を通して、第２層目の配線層２０
Ｃ（ワード線ＷＬ）に接続されている。さらに、メモリ
セル２１のゲート電極１２は、第１層目の配線層１７Ｈ
，接続孔１９及び第２層目の配線層２０Ｇの一部を通し
て、第１層目の配線層１７Ｇ（電源電圧配線ｖｃｅ）に
接続されている。

そして、縦型ＲＯＭの情報の書込みは、第２層目の配線
層２０Ｃ（ワード線ＷＬ）の形成後に１次のように行わ
れる。

情報を書込まない場合、電子線直接描画装置ＥＢによっ
て、メモリセル２１のゲート電極１２と第１層目の配線
層１７Ｇ（電源電圧配！９１　Ｖｃａ）との接続部分（
Ｃ０７２部分）を切断して、メモリセル２１のゲート電
極１２と第２層目の配線層２０Ｃ（ワード線ＷＬ）とを
接続する。情報を書込む場合、電子線直接描画袋ｆｉＥ
Ｂによって、メモリセル２１のゲート電極１２と第２層
目の配線層２０Ｇとの接続部分（ＣＬＩＴ１部分）を切
断して、メモリセル２１のゲート電ｔ４ｉ１２と第２層
目の配線層１７Ｇとを接続する。この縦型ＲＯＭの情報
の書込みは、前述のように、電子線直接描画装置ＥＢに
限定されず、フォトマスク又はレチクルを形成し、エツ
チングによって行ってもよい。

以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが１本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変形し得ることは勿論である。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。

論理回路及び読出専用記憶回路を有する半導体集積回路
装置の１完短縮を図ることができる。

また、論理回路及び読出専用記憶回路を有する半導体集
積回路装置の製造工程を低減することができる。

【図面の簡単な説明】

第１図は、本発明の実施例！である半導体集積回路装置
の概略構成を示すチップレイアウト図、第２図は、前記
半導体集積回路装置の配線形成工程後の論理部の単位論
理セルを示す要部平面図、第３図は、前記第２図の■−
■切断線で切った断面図、 第４図は、前記半導体集積回路装置の配線形成工程前の
単位論理セルを示す要部平面図。 第５図は、前記半導体集積回路装置の配線形成工程後の
記憶部のメモリセルを示す要部平面図、第６図は、前記
第５図のＶＩ−ＶＩ切断線で切った断面図、 第７図は、前記半導体集積回路装置の配線形成工程前の
メモリセルを示す要部平面図。 第８図は、前記半導体集積回路装置の情報書込工程を示
すフロー図、 第９図は、前記半導体集積回路装置の情報の書込工程後
の記憶部のメモリセルを示す要部平面図。 第１０図は、前記第９図のＸ−Ｘ切断線で切つた断面図
。 第１１図は、本発明の実施例■である半導体集積回路装
置の概略構成を示す等価回路図、第１２図は、前記半導
体集積回路装置の具体的な構成を示す要部平面図である
。 図中、１・・・半導体集積回路装置、５・・・横型ＲＯ
Ｍ、７・・・単位論理セル、１７Ａ〜１７Ｈ・・・第１
層目の配線層、２０Ａ〜２０Ｇ・・・第２層目の配線層
、２１・・・メモリセル、Ｑ・・・ＭＩＳＦＥＴ、ＣＵ
Ｔ・・・切断部分。 ＤＬ・・・データ線、ＷＬ・・・ワード線である。

Claims (1)

1. 【特許請求の範囲】 １、論理回路及び読出専用記憶回路を有する半導体集積
   回路装置の製造方法において、単位論理セル内及び単位
   論理セル外を複数の配線層で結線して論理回路を形成す
   ると共に、前記複数の配線層のうち、所定の配線層で全
   べてのメモリセルに接続される信号配線とを形成して読
   出専用記憶回路を形成する工程と、該読出専用記憶回路
   の所定のメモリセルと信号配線との接続部分を切断し、
   該読出専用記憶回路に情報を書込む工程とを備えたこと
   を特徴とする半導体集積回路装置の製造方法。 ２、前記信号配線は、前記複数の配線層のうち、最上層
   の配線層であることを特徴とする特許請求の範囲第１項
   に記載の半導体集積回路装置の製造方法。 ３、前記読出専用記憶回路は横型ＲＯＭであり、前記信
   号配線はデータ線であり、前記情報の書込みは、所定の
   メモリセルとデータ線との接続部分を切断することで行
   うことを特徴とする特許請求の範囲第１項又は第２項に
   記載の半導体集積回路装置の製造方法。 ４、前記読出専用記憶回路は縦型ＲＯＭであり、前記信
   号配線はワード線であり、前記情報の書込みは、所定の
   メモリセルのゲート電極とワード線との接続部分を切断
   し、この切断されたメモリセルのゲート電極を所定の固
   定電位に接続することで行うことを特徴とする特許請求
   の範囲第１項乃至第３項に記載の夫々の半導体集積回路
   装置の製造方法。 ５、前記読出専用記憶回路に情報を書込む工程は、前記
   論理回路の単位論理セル内或は単位論理セル外の結線を
   つなぎ変える工程と同一工程で行うことを特徴とする特
   許請求の範囲第１項乃至第４項に記載の夫々の半導体集
   積回路装置の製造方法。 ６、前記読出専用記憶回路に情報を書込む工程は、前記
   論理回路の単位論理セル内或は単位論理セル外の結線が
   完了した後に行うことを特徴とする特許請求の範囲第１
   項乃至第４項に記載の夫々の半導体集積回路装置の製造
   方法。 ７、前記読出専用記憶回路に情報を書込む工程は、前記
   所定のメモリセルと信号配線との接続部分を、電子線、
   レーザ光等によって切断することで行うことを特徴とす
   る特許請求の範囲第１項乃至第６項に記載の夫々の半導
   体集積回路装置の製造方法。 ８、前記読出専用記憶回路に情報を書込む工程は、前記
   所定のメモリセルと信号配線との接続部分を、フォトマ
   スク又はレチクルを用いたエッチングによって切断する
   ことで行うことを特徴とする特許請求の範囲第１項乃至
   第６項に記載の夫々の半導体集積回路装置の製造方法。 ９、論理回路及び読出専用記憶回路を有する半導体集積
   回路装置の製造方法において、単位論理セル内及び単位
   論理セル外を複数の配線層で結線して論理回路を形成す
   ると共に、前記複数の配線層のうち、所定の配線層でメ
   モリセルに接続される信号配線及びメモリセルに接続さ
   れない信号配線を形成して情報が書込まれた読出専用記
   憶回路を形成したことを特徴とする半導体集積回路装置
   の製造方法。 １０、前記読出専用記憶回路の信号配線は、前記複数の
   配線層のうち、最上層の配線層又はそれよりも下層の配
   線層で形成されることを特徴とする特許請求の範囲第９
   項に記載の半導体集積回路装置の製造方法。 １１、前記読出専用記憶回路の信号配線を形成するフォ
   トマスクは、論理回路の単位論理セル内又は単位論理セ
   ル外を結線する配線層を形成するフォトマスクと同一工
   程で形成されることを特徴とする特許請求の範囲第９項
   又は第１０項に記載の半導体集積回路装置の製造方法。