CN113257326A - 存储器器件、存储单元及标准单元布局的创建方法 - Google Patents

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CN113257326A
CN113257326A CN202010436105.7A CN202010436105A CN113257326A CN 113257326 A CN113257326 A CN 113257326A CN 202010436105 A CN202010436105 A CN 202010436105A CN 113257326 A CN113257326 A CN 113257326A
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antifuse
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polysilicon
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张盟升
黄家恩
周绍禹
王奕
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种存储器器件包含第一存储单元，第一存储单元具有：第一多晶硅线，与第一读取字线相关联且与第一有源区和第二有源区相交；以及第二多晶硅线和第一连续有源区边缘上多晶硅线，与第一编程字线相关联，第二多晶硅线与第二有源区相交且第一连续有源区边缘上多晶硅线与第一有源区相交。存储器器件还包含与第一存储单元相邻的第二存储单元，第二存储单元具有：第三多晶硅线，与第二读取字线相关联且与第一有源区和第二有源区相交；以及第四多晶硅线和第二连续有源区边缘上多晶硅线，与第二编程字线相关联，第四多晶硅线与第一有源区相交且第二连续有源区边缘上多晶硅线与第二有源区相交，以形成连续有源区边缘上多晶硅线的交叉布置。

Description

存储器器件、存储单元及标准单元布局的创建方法
技术领域
本公开大体上涉及标准单元布局，尤其涉及减小反熔丝单元阵列的总单 元面积和反熔丝单元阵列的反熔丝单元之间的电流泄漏。
背景技术
集成电路广泛用于各种应用中。设计集成电路是多步骤工艺。具体来说， 集成电路的设计以描述集成电路所需的功能性开始。根据功能描述，设计了 晶体管级电路并研发了定义电路中的各种晶体管的连接性的网表。网表可经 模拟并测试以验证电路实施所需功能性和预测操作参数。接着使用网表来创 建电路的标准单元布局。标准单元布局包含放置来自标准单元库的标准元件 或标准单元且展示那些单元如何内连。反熔丝存储单元是一种类型的标准元 件。然而，目前的反熔丝存储单元在其配置方式上具有局限性。
附图说明
结合附图阅读以下具体实施方式会最好地理解本公开的各方面。应注意， 根据业界中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起 见，可任意增大或减小各种特征的尺寸。
图1是根据一些实施例的计算系统的实例方块图。
图2是根据一些实施例的实例反熔丝单元阵列。
图3是根据一些实施例的图2的反熔丝单元阵列的实例布局。
图4是根据一些实施例的图2的反熔丝单元阵列的另一实例布局。
图5是根据一些实施例的图2的反熔丝单元阵列的又一实例布局。
图6是根据一些实施例的另一实例反熔丝单元阵列。
图7是根据一些实施例的图6的反熔丝单元阵列的实例布局。
图8是根据一些实施例的绘示图2的反熔丝单元阵列中的单位单元的定 义的实例布局。
图9是根据一些实施例的绘示图2的反熔丝单元阵列中的另一单位单元 的定义的另一实例布局。
附图标号说明
100：计算系统；
105：主机器件；
110：存储器器件；
115：输入器件；
120：输出器件；
125A、125B、125C：接口；
130A、130N：中央处理单元核心；
135：标准单元布局应用；
140：存储器控制器；
145：存储阵列；
150：制造工具；
200、600：反熔丝单元阵列；
205、605：第一反熔丝单元；
210、610：第二反熔丝单元；
215：第三反熔丝单元；
220：第四反熔丝单元；
225A、225B、225C、225D：编程晶体管；
230A、230B、230C、230D：读取晶体管；
235、615、BL：位线；
240A、240B、240C、240D、535B、535C、535D、650、655、765、WLP： 编程字线；
245A、245B、245C、245D、WLR：读取字线；
300、400、410A、410B、410C、410D、500、510A、510B、510C、510D、 700、800、900：布局；
305：有源区；
310A、310B、310C、310D、315A、315B、315C、315D、330、335、415A、 415B、415C、415D、425A、425B、425C、425D、535A、720、725、730、745、755、855：多晶硅线；
320、325、430A、430B、430C、430D、455、525、530A、530B、735、 740、770、815、835、CPODE：连续有源区边缘上多晶硅线；
405、505、705：部分；
420A、515、710：第一有源区；
420B、520、715：第二有源区；
435、440A、440B、440C、440D、440E、440F、445A、445B、445C、 445D、445E、445F、750A、750B、750C、760A、760B、775A、775B：扩 散层上金属；
450：邻近反熔丝单元；
540：扩散层上不连续金属；
620、635：第一读取晶体管；
625、640：第二读取晶体管；
630、645：编程晶体管；
660、670：第一读取字线；
665、675：第二读取字线；
805、905：第一单元；
810、910：第二单元；
820、925：第一多晶硅线；
825、930：第二多晶硅线；
830、935：第三多晶硅线；
840、950：第四多晶硅线；
845、955：第五多晶硅线；
850、960：第六多晶硅线；
915：第一连续有源区边缘上多晶硅线；
920：第二连续有源区边缘上多晶硅线；
940：第三连续有源区边缘上多晶硅线；
945：第四连续有源区边缘上多晶硅线；
A、B、C、D：单元；
x、y：方向。
具体实施方式
以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实 例。下文描述组件和布置的具体实例以简化本公开。当然，这些仅是实例且 并不意欲为限制性的。举例来说，在以下描述中，第一特征在第二特征之上 或第二特征上形成可包含第一特征与第二特征直接接触地形成的实施例，并 且也可包含可在第一特征与第二特征之间形成额外特征以使得第一特征与第 二特征可以不直接接触的实施例。此外，本公开可在各种实例中重复附图标 号和/或字母。这一重复是出于简化和清晰的目的，并且本身并不规定所论述 的各种实施例和/或配置之间的关系。
另外，为易于描述，本文中可使用例如“在……之下(beneath)”、“在…… 下方(below)”、“下部(lower)”、“在……上方(above)”、“上部(upper)” 以及类似物的空间相对术语来描述如图中所示出的一个元件或特征与另一个 元件或特征的关系。除图中所描绘的定向外，空间相对术语意欲涵盖器件在 使用或操作中的不同定向。设备可以其它方式定向(旋转90度或处于其它定 向)，并且本文中所使用的空间相对描述词同样可相应地进行解译。
现参考图1，根据本公开的一些实施例绘示计算系统100的实例方块图。 计算系统100可由电路或布局设计师用于进行电路的标准单元布局。如本文 中所使用的“电路”或“集成电路”是电组件的内连，所述电组件例如电阻器、 晶体管、开关、电池组、电感器或配置成用于实施所需功能性的其它类型的 半导体器件。计算系统100包含与存储器器件110相关联的主机器件105。 主机器件105可配置成从一个或多个输入器件115接收输入且将输出提供到 一个或多个输出器件120。主机器件105可配置成经由适当的接口125A、接 口125B以及接口125C分别与存储器器件110、输入器件115以及输出器件 120通信。计算系统100可实施于各种计算器件中，所述各种计算器件例如 计算机(例如台式计算机、膝上型计算机、服务器、数据中心等)、平板电脑、 个人数字助理、移动器件、其它手持式或便携式器件或适合于使用主机器件 105来进行标准单元布局的任何其它计算单元。
输入器件115可包含各种输入技术中的任一种，所述各种输入技术例如 键盘、触笔、触摸屏幕、鼠标、跟踪球、小键盘、麦克风、语音识别、运动 识别、远程控制器、输入端口、一个或多个按钮、拨号盘、操纵杆以及与主 机器件105相关联且允许外部来源(例如用户(如电路或布局设计师))将信 息(例如数据)输入到主机器件中且将指令发送到主机器件的任何其它输入 外围设备。类似地，输出器件120可包含各种输出技术，所述各种输出技术例如外部存储器、打印机、扬声器、显示器、麦克风、发光二极管、头戴式 耳机、视频器件以及配置成从主机器件105接收信息(例如数据)的任何其 它输出外围设备。输入到主机器件105中和/或从主机器件输出的“数据”可包 含以下中的任一种：各种文本数据、电路数据、信号数据、半导体器件数据、 图形数据、其组合或适合于使用计算系统100来处理的其它类型的模拟和/或 数字数据。
主机器件105包含一个或多个处理单元/处理器或与一个或多个处理单元 /处理器相关联，所述一个或多个处理单元/处理器例如中央处理单元(Central ProcessingUnit；CPU)核心130A到中央处理单元核心130N。CPU核心130A 到CPU核心130N可实施为专用集成电路(Application Specific Integrated Circuit；ASIC)、现场可编程门阵列(FieldProgrammable Gate Array；FPGA) 或任何其它类型的处理单元。CPU核心130A到CPU核心130N中的每一个 可配置成执行用于运行主机器件105的一个或多个应用的指令。在一些实施 例中，可将运行一个或多个应用所需的指令和数据存储在存储器器件110内。 主机器件105还可配置成在存储器器件110内存储运行一个或多个应用的结 果。因此，主机器件105可配置成请求存储器器件110进行各种操作。举例 来说，主机器件105可请求存储器器件110读取数据、写入数据、更新或删 除数据和/或进行管理或其它操作。
主机器件105可配置成运行的一个这种应用可以是标准单元布局应用 135。标准单元布局应用135可以是可由主机器件105的用户用来创建电路的 标准单元布局(在本文中也称为“布局”、“布局图”、“布局设计”以及类似物) 的计算机辅助设计或电子设计自动化软件套件的部分。电路的标准单元布局 可展示将要制造的电路的各种组件/连接。举例来说，标准单元布局可展示表 示电路的各种组件的一个或多个有源区、栅极、源极以及漏极、金属线、通 孔接触件、接合垫的开口、一个或多个金属层、电源等以及那些组件在安置在半导体衬底(例如硅晶片)中/上时如何内连。标准单元布局可通过遵循可 包含逻辑设计、物理设计或放置和布线中的一个或多个的设计过程来实施。 标准单元布局可在例如GDSII文件格式或DFII文件格式的一个或多个数据文 件中表达。在其它实施例中，可使用其它文件格式。因此，使用标准单元布 局应用135，电路设计师可创建电路的标准单元布局。在一些实施例中，可 将执行或运行标准单元布局应用135所需的指令存储在存储器器件110内。 标准单元布局应用135可由CPU核心130A到CPU核心130N中的一个或多 个使用来自存储器器件110的与标准单元布局应用相关联的指令来执行。
仍参考图1，存储器器件110包含配置成从存储阵列145读取数据或将 数据写入到存储阵列145的存储器控制器140。在一些实施例中，存储阵列 145可以是一次性可编程(one-time programmable；OTP)存储阵列。OTP存 储阵列是在存储器器件110断电之后保留存储于其中的数据的一种类型的非 易失性存储器。在一些实施例中，OTP存储阵列可包含多个反熔丝单元 (anti-fuse cell)，所述反熔丝单元中的每一个可配置成存储至少一个数据位 (bit of data)。在一些实施例中，存储阵列145可另外包含其它类型的易失性 和/或非易失性存储器。举例来说，在一些实施例中，存储阵列145还可包含 NAND快闪存储器核心、NOR快闪存储器核心、静态随机存取存储器(Static Random Access Memory；SRAM)核心、动态随机存取存储器(Dynamic Random Access Memory；DRAM)核心、磁阻式随机存取存储器 (Magnetoresistive Random Access Memory；MRAM)核心、相变存储器(Phase ChangeMemory；PCM)核心、电阻式随机存取存储器(Resistive Random Access Memory；ReRAM)核心、3D XPoint存储器核心、铁电随机存取存储器 (ferroelectric random-accessmemory；FeRAM)核心以及适用于存储阵列内的 其它类型的存储器核心。一般来说，存储阵列145可包含以下中的任一个： 各种随机存取存储器(Random Access Memory；RAM)、只读存储器(read-only memory；ROM)、可编程ROM(Programmable ROM；PROM)、可擦除PROM(Erasable PROM；EPROM)、电EPROM(Electrically EPROM；EEPROM)、 硬盘驱动器、快闪驱动器、存储器磁带、光驱、云存储器或适合于进行本文 中所描述的操作的主要存储器和/或辅助存储器的任何组合。
存储阵列145内的存储器可单独地且独立地由存储器控制器140控制。 换句话说，存储器控制器140可配置成单独地且独立地与存储阵列145内的 每一存储器通信。通过与存储阵列145通信，存储器控制器140可配置成响 应于从主机器件105接收到的指令而从存储阵列读取数据或将数据写入到存 储阵列。尽管绘示为存储器器件110的部分，但在一些实施例中，存储器控 制器140可以是主机器件105的部分或计算系统100的另一组件的部分，并 且与存储器器件相关联。存储器控制器140可实施为软件、硬件、固件或其 组合中的逻辑电路以进行本文中所描述的功能。举例来说，在一些实施例中， 存储器控制器140可配置成在从主机器件105接收请求后检索存储在存储器 器件110的存储阵列145中的与标准单元布局应用135相关联的指令。
在一些实施例中，计算系统100也可与各种制造工具150相关联。尤其， 可使用制造工具150来基于由标准单元布局应用135创建的标准单元布局制 备和制造一组掩模。所述一组掩模可定义在电路的半导体制造期间使用的光 刻步骤的几何形状。尽管绘示制造工具150与主机器件105分隔，但在一些 实施例中，制造工具的功能性中的至少一些可通过主机器件来实施，例如通 过标准单元布局应用135或与标准单元布局应用相关联的另一应用来实施。
为了制备一组掩模，可使用制造工具150来将电路的标准单元布局转译 成代表性数据文件(representative data file；RDF)。接着可使用RDF来制造 一组物理掩模以制造电路。
在一些实施例中，制备所述一组掩模可包含使用光刻增强技术来进行光 学邻近校正(optical proximity correction；OPC)以补偿标准单元布局中的图 像误差，例如可起因于衍射、干扰、其它处理效果以及类似物的那些图像误 差。在一些实施例中，制造工具150的掩模规则检查器(mask rule checker； MRC)可使用一组掩模产生规则来检查已在OPC中经受处理的标准单元布 局。掩模产生规则可含有一定的几何和/或连接性限制以确保足够的裕度、顾 及半导体制造工艺中的可变性等等。在一些实施例中，MRC可在所述一组掩 模的制造期间修改标准单元布局以补偿局限性。在一些实施例中，所述一组 掩模的制备还可包含分辨率增强技术(resolution enhancement techniques； RET)，例如离轴照明(off-axis illumination)、亚分辨率辅助特征(sub-resolution assist feature)、相移掩模(phase-shifting mask)、其它合适的技术及类似物或 其组合。
在一些实施例中，所述一组掩模的制备可进一步包含可模拟实施以制造 电路的工艺的光刻工艺检查(lithography process checking；LPC)。LPC可基 于标准单元布局来模拟这些工艺以创建电路的模拟制造的器件。LPC可考虑 各种因素以模拟电路的制造，所述各种因素例如空中图像对比度(aerial image contrast)、聚焦深度(depth of focus；DOF)、掩模误差增强因素(mask error enhancement factor；MEEF)、其它合适的因素以及类似物或其组合。在一些 实施例中，在已由LPC创建模拟制造的器件之后，如果模拟的器件不满足一 定的设计规则，那么可重复OPC和/或MRC以进一步优化标准单元布局。
为了制造所述一组掩模，掩模写入器可将RDF转换成衬底(例如掩模(掩 模版)或半导体晶片)上的图像。在一些实施例中，可使用电子束(e-beam) 或多个电子束的机构来在半导体晶片上形成掩模图案以形成掩模。在一些实 施例中，掩模图案可包含一个或多个不透明区和一个或多个透明区。用来暴 露已涂布在半导体晶片上的图像敏感材料层(例如光刻胶)的辐射束(例如 紫外(ultraviolet；UV)束)可由不透明区阻挡且通过透明区透射。在一个实 例中，掩模图案可包含透明衬底(例如熔融石英)和涂布在不透明区中的不 透明材料(例如铬)以形成掩模。在其它实施例中，可使用其它或额外技术 来制造掩模。
一旦制造了掩模，制造实体(例如制造工厂或半导体铸造厂)就可使用 制造的掩模来制造电路。在一些实施例中，制造电路可涉及使用掩模(或多 个掩模)在半导体晶片中/上沉积一个或多个材料。半导体晶片可包含硅衬底 或具有在其上形成的材料层的其它衬底。半导体晶片可进一步包含使用掩模 中的一个或多个来形成的各种掺杂区、介电特征、多层级内连线以及类似物 中的一个或多个。
应理解，尽管将制造工具150描述为进行一定操作以用于制备所述一组 掩模且接着制造所述一组掩模，但在一些实施例中，各种工艺可不同于所描 述的那些工艺。在一些实施例中，可使用额外或其它工艺或操作来制备所述 一组掩模和制造所述一组掩模。还应理解，图1中仅绘示和描述计算系统100 的一些组件。然而，计算系统100可包含其它组件，例如各种电池组和电源、 联网接口、路由器、开关、外部存储器系统、控制器等。一般来说，计算系 统100可包含进行本文中所描述的功能所需的或视为合乎需要的各种硬件、 软件和/或固件组件中的任一个。类似地，包含存储器控制器140和存储阵列145的主机器件105、输入器件115、输出器件120以及存储器器件110可包 含视为进行本文中所描述的功能所需的或合乎需要的其它硬件、软件和/或固 件组件。
转而参照图2，根据本公开的一些实施例绘示实例反熔丝单元阵列200。 反熔丝单元阵列200包含第一反熔丝单元205、第二反熔丝单元210、第三反 熔丝单元215以及第四反熔丝单元220。在一些实施例中，如所绘示，第一 反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝 单元220中的每一个包含两个晶体管。因此，第一反熔丝单元205、第二反 熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220中的每一个是2T单元配置。另外，在一些实施例中，第一反熔丝单元205、第二反熔丝单 元210、第三反熔丝单元215以及第四反熔丝单元220中的每一个可配置成 存储一个数据位。
尽管已在反熔丝单元阵列200中绘示在单个单元行(cell row)中延伸的 四个反熔丝单元(例如第一反熔丝单元205、第二反熔丝单元210、第三反熔 丝单元215以及第四反熔丝单元220)，但在一些实施例中，反熔丝单元阵列 的单个单元行(其在X方向上延伸)中可包含多于或少于四个单元。另外， 虽然图2中未绘示，但反熔丝单元阵列200也可包含在Y方向上延伸的反熔 丝单元。换句话说，反熔丝单元阵列200可包含多个单元行，其中每一单元 行具有类似于第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元 215以及第四反熔丝单元220的多个反熔丝单元。
此外，尽管已将第一反熔丝单元205、第二反熔丝单元210、第三反熔丝 单元215以及第四反熔丝单元220中的每一个绘示为n型晶体管，但在一些 实施例中，第一反熔丝单元、第二反熔丝单元、第三反熔丝单元以及第四反 熔丝单元中的一个或多个可以是p型晶体管。第一反熔丝单元205、第二反 熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220各自分别包含 配置成存储数据位(例如一个数据位)的编程晶体管225A、编程晶体管225B、 编程晶体管225C以及编程晶体管225D，并且分别包含配置成便于读取存储 在相关联编程晶体管中的数据的读取晶体管230A、读取晶体管230B、读取 晶体管230C以及读取晶体管230D。
第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第 四反熔丝单元220中的每一个的读取晶体管230A到读取晶体管230D的源极 端子或漏极端子连接到位线235。因此，第一反熔丝单元205、第二反熔丝单 元210、第三反熔丝单元215以及第四反熔丝单元220中的每一个包含编程 晶体管(例如编程晶体管225A到编程晶体管225D)和读取晶体管(例如读 取晶体管230A到读取晶体管230D)并共享位线235。当在反熔丝单元阵列200中设置多个单元行时，每一单元行的反熔丝单元可与一个位线相关联。 因此，在一些实施例中，反熔丝单元阵列200可包含多个位线。
另外，第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215 以及第四反熔丝单元220中的每一个的编程晶体管225A到编程晶体管225D 的栅极端子连接到编程字线(program word line)WLP。因此，第一反熔丝单 元205的编程晶体管225A连接到编程字线240A，第二反熔丝单元210的编 程晶体管225B连接到编程字线240B，第三反熔丝单元215的编程晶体管 225C连接到编程字线240C，并且第四反熔丝单元220的编程晶体管225D连接到编程字线240D。可使用编程字线240A到编程字线240D中的每一个来 施加编程电压电平下的编程电压以对编程晶体管225A到编程晶体管225D中 的相关联一个进行编程。还可使用编程字线240A到编程字线240D中的每一 个来施加读取电压电平(read voltagelevel)下的读取电压，以读取存储在编 程晶体管225A到编程晶体管225D中的相关联一个中的数据。
为了对编程晶体管225A中的位进行编程，可将编程电压电平下的编程 电压施加于编程字线240A，并且可将参考电压施加于位线235。编程电压与 参考电压之间的差可在编程晶体管225A的介电半导体层上产生电场。电场 可足够大以持续改变(例如击穿)编程晶体管225A的介电半导体层，由此 减小介电半导体层的电阻且对编程晶体管中的数据位进行编程。编程晶体管 225B到编程晶体管225D可类似地经由其编程字线240B到编程字线240D中 的相应一个来编程。读取晶体管230A到读取晶体管230D可在编程操作期间 关断。
类似地，第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元 215以及第四反熔丝单元220中的每一个的读取晶体管230A到读取晶体管 230D的栅极端子连接到读取字线(read word line)WLR。举例来说，第一反 熔丝单元205的读取晶体管230A连接到读取字线245A，第二反熔丝单元210 的读取晶体管230B连接到读取字线245B，第三反熔丝单元215的读取晶体 管230C连接到读取字线245C，并且第四反熔丝单元220的读取晶体管230D连接到读取字线245D。可使用读取字线245A到读取字线245D中的每一个 来施加足够的电压以接通读取晶体管230A到读取晶体管230D中的相关联一 个，以用于读取存储在编程晶体管225A到编程晶体管225D中的相关联一个 中的数据。
为了读取存储在编程晶体管225A到编程晶体管225D内的数据，读取晶 体管230A到读取晶体管230D中的相关联一个可分别接通，并且可经由编程 字线240A到编程字线240D中的相应一个施加相应读取电压。举例来说，为 了读取存储在编程晶体管225A中的数据，可将足够的电压施加于读取字线 245A以接通读取晶体管230A，可将读取电压电平下的读取电压施加于编程 字线240A，并且可将参考电压施加于位线235。读取电压与参考电压之间的 差在编程晶体管225A的介电半导体层上产生电场。电场足够小以避免持续 改变介电半导体层，但足够大以产生流经已接通的读取晶体管230A的读取 电流。读取电流流经位线235且由连接到位线的感测放大器(未绘示)所感 测以读取存储在编程晶体管225A内的位。读取电流的幅值和极性可取决于 相对于施加于位线235上的参考电压的施加于编程字线240A处的读取电压 的幅值和极性，以及下文所论述的一个或多个电阻。类似地，存储在编程晶 体管225B到编程晶体管225D中的数据可分别经由读取晶体管230B到读取 晶体管230D中的相关联一个以及位线235读取。
参考图3，根据本公开的一些实施例绘示反熔丝单元阵列200的实例布 局300。因此，布局300包含第一反熔丝单元205、第二反熔丝单元210、第 三反熔丝单元215以及第四反熔丝单元220的布局设计。第一反熔丝单元205、 第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220中的每 一个的编程晶体管225A到编程晶体管225D以及读取晶体管230A到读取晶 体管230D的源极端子和漏极端子形成于有源区305中。有源区305可(例如经由内连线层，未绘示)连接到位线235(图2中未绘示)。有源区305可 以是一个或多个三维场效应晶体管(例如FinFET、环绕栅极(gate-all-around； GAA)晶体管)的鳍形区，或者是一个或多个平面金属氧化物半导体场效应 晶体管(metal-oxide-semiconductorfield-effect-transistor；MOSFET)的氧化物 定义(oxide-definition；OD)区，使得有源区可充当相应晶体管的源极特征 或漏极特征。有源区305可沿单元行方向延伸。因此，有源区305可在X方 向上延伸。
第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第 四反熔丝单元220中的每一个的栅极端子可由垂直于单元行方向延伸的多晶 硅线(polysiliconline)表示。因此，多晶硅线在Y方向上延伸且与有源区305 相交。因此编程字线240A到编程字线240D以及读取字线245A到读取字线 245D可连接到多晶硅线或以其它方式与所述多晶硅线相关联。第一反熔丝单 元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220 中的每一个的编程字线240A到编程字线240D以及读取字线245A到读取字 线245D可连接到多晶硅线。举例来说，第一反熔丝单元205、第二反熔丝单 元210、第三反熔丝单元215以及第四反熔丝单元220的编程字线240A到编 程字线240D可分别与相应多晶硅线310A到多晶硅线310D相关联。类似地， 第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反 熔丝单元220的读取字线245A到读取字线245D可分别与相应多晶硅线315A 到多晶硅线315D相关联。
在一些实施例中，两个反熔丝单元可共享有源区。举例来说，在一些实 施例中，第一反熔丝单元205和第二反熔丝单元210可形成于一个共享有源 区上，而第三反熔丝单元215和第四反熔丝单元220可形成于另一共享有源 区上。在这种情况下，可在两个共享有源区之间设置延伸于X方向上的预定 间隙，以减小第一反熔丝单元205/第二反熔丝单元210与第三反熔丝单元215/ 第四反熔丝单元220之间的电流泄漏。举例来说，在这种实施例中，可在多 晶硅线310B与多晶硅线310C之间设置预定间隙。尽管所述间隙减小相邻/ 邻近反熔丝单元之间的电流泄漏，但所述间隙增大反熔丝单元阵列200的总 单元面积。
为了减小反熔丝单元阵列200的总单元面积，在各种实施例中，本公开 提供一种机构，所述机构使得第一反熔丝单元205、第二反熔丝单元210、第 三反熔丝单元215以及第四反熔丝单元220能够形成于共同有源区(例如有 源区305)上，如图3中所绘示。然而，由第一反熔丝单元205、第二反熔丝 单元210、第三反熔丝单元215以及第四反熔丝单元220共享的有源区305 增大反熔丝单元阵列200的反熔丝单元之间的电流泄漏。为了使电流泄漏最小化，在一些实施例中，本公开还提供一种机构，所述机构在将已在常规标 准单元布局中设置间隙的区中使用虚设有源区边缘上多晶硅线(polysilicon line over activeregion edge，在本文中也称为PODE)。由于有源区305是连续 的且由第一反熔丝单元205/第二反熔丝单元210以及第三反熔丝单元215/第 四反熔丝单元220共享，所以可将PODE视为共同PODE或连续PODE(在 本文中也称为CPODE)。
在一些实施例中，可使用浅沟槽隔离(shallow trench isolation；STI)技 术来形成PODE或CPODE。在反熔丝单元阵列200的制造期间，可通过在半 导体晶片(反熔丝单元阵列在所述半导体晶片上制造)中形成沟槽来产生 PODE或CPODE，并且所述沟槽可使用介电材料来沉积。借助于使用介电材 料，PODE或CPODE不提供电路径或导电路径，并且可防止或至少减小/最 小化组件(PODE或CPODE定位在所述组件之间)上的电流泄漏。
因此，在各种实施例中，为了使用共同有源区(例如有源区305)且避 免第一反熔丝单元205/第二反熔丝单元210的有源区部分与第三反熔丝单元 215/第四反熔丝单元220的有源区部分之间的电流泄漏，可将CPODE 320和 CPODE 325设置在多晶硅线310B与多晶硅线310C之间。CPODE 320和 CPODE 325不连接到有源区305。因此，CPODE 320和CPODE 325不提供 多晶硅线310B与多晶硅线310C之间的电路径。在各种实施例中，通过使用 CPODE320和CPODE 325，有源区305可以是第一反熔丝单元205/第二反熔 丝单元210与第三反熔丝单元215/第四反熔丝单元220之间的共同有源区以 消除上文所论述的间隙，由此减小反熔丝单元阵列200的总单元面积，同时 防止或至少减小/最小化相邻/邻近单元之间的电流泄漏。
尽管在多晶硅线310B与多晶硅线310C之间绘示两个CPODE(例如 CPODE 320和CPODE 325)，但在一些实施例中，可在那些多晶硅线之间设 置多于或少于两个CPODE。另外，尽管本公开已论述为在第二反熔丝单元 210与第三反熔丝单元315之间形成CPODE 320和CPODE 325(例如由于那 些单元通常形成于单独有源区上)，但在一些实施例中，可代替地或另外将一 个或多个CPODE设置在每一邻近反熔丝单元之间。举例来说，在一些实施 例中，可将一个或多个CPODE设置在第一反熔丝单元205与第二反熔丝单 元210之间，可将一个或多个CPODE设置在第二反熔丝单元与第三反熔丝 单元215之间，和/或可将一个或多个CPODE设置在第三反熔丝单元与第四 反熔丝单元220之间(取决于那些反熔丝单元的有源区的结构)。
另外，在一些实施例中，可将编程字线240A到编程字线240D视为比读 取字线245A到读取字线245D更大的电流泄漏源。因此，在一些实施例中， 可能有利的是将CPODE定位成与相邻反熔丝单元的编程字线相邻。举例来 说，在一些实施例中，代替地或除设置CPODE320和CPODE 325之外，可 将一个或多个CPODE设置成与多晶硅线310A和多晶硅线330相邻且设置在 所述多晶硅线310A与所述多晶硅线330之间，并且可将一个或多个CPODE 设置成与多晶硅线310D和多晶硅线335相邻且设置在所述多晶硅线310D与 所述多晶硅线335之间。在其它实施例中，除(或代替地)设置与编程字线 240A到编程字线240D和/或CPODE320、CPODE 325相邻的一个或多个 CPODE之外，可将一个或多个CPODE设置成与相邻反熔丝单元的读取字线 245A到读取字线245B相邻。举例来说，在一些实施例中，可将一个或多个CPODE设置在多晶硅线315A与多晶硅线315B之间，并且可将一个或多个 CPODE设置在多晶硅线315C与多晶硅线315D之间。
因此，在各种实施例中，CPODE使得能够使用共同有源区(例如有源区 305)来减小反熔丝单元阵列200的单元面积和相邻反熔丝单元之间的电流泄 漏两者。已发现，在各种实施例中，使用CPODE(例如CPODE 320和CPODE 325)可将反熔丝单元阵列200的总单元面积减小约百分之三十四。如本文中 所使用的术语“相邻”或“邻近”反熔丝单元意指两个反熔丝单元在不具有任何 其它介入反熔丝单元的情况下彼此紧邻。因此，在反熔丝单元阵列200中， 第一反熔丝单元205与第二反熔丝单元210相邻，第二反熔丝单元与第一反 熔丝单元和第三反熔丝单元215相邻，第三反熔丝单元与第二反熔丝单元和 第四反熔丝单元220相邻，并且第四反熔丝单元与第三反熔丝单元相邻。
可通过使用下文在图4中所描述的布局来进一步减小反熔丝单元阵列 200的总单元面积。具体来说，通过使用图4的布局，可将反熔丝单元阵列 200的总面积减小约百分之四十五。因此，转而参考图4，根据本公开的一些 实施例绘示替代的布局400。布局400的部分405对应于反熔丝单元阵列200 的布局。通过使用部分405中的布局400，可将反熔丝单元阵列200的总单 元面积减小约百分之四十五(相较于布局300的约百分之三十四)，同时防止 或至少减小/最小化电流泄漏，由此提供比布局300更大的益处。布局400通 过以下来实现总单元面积的更大减小：使用与编程字线相关联的栅极端子的 多晶硅线与CPODE的组合，以及使用CPODE的交叉布置，如下文所论述。
部分405绘示第一反熔丝单元205的布局410A。布局410A包含多晶硅 线415A以表示第一反熔丝单元205的读取字线245A。布局410A还包含多 晶硅线425A与CPODE 430A的组合以表示第一反熔丝单元205的编程字线 240A。部分405类似地包含第二反熔丝单元210的布局410B、第三反熔丝单 元315的布局410C以及第四反熔丝单元220的布局410D。出于易读性，仅 在第一反熔丝单元205的布局410A周围绘示方框。类似于布局410A，布局 410B到布局410D中的每一个包含多晶硅线以表示相应反熔丝单元的读取字 线，以及相应反熔丝单元的编程字线的多晶硅线与CPODE的组合。
举例来说，布局410B包含多晶硅线415B以表示第二反熔丝单元210的 读取字线245B，布局410C包含多晶硅线415C以表示第三反熔丝单元215 的读取字线245C，并且布局410D包含多晶硅线415D以表示第四反熔丝单 元220的读取字线245D。多晶硅线415A到多晶硅线415D中的每一个与第 一有源区420A和第二有源区420B两者相交。另外，布局410B到布局410D 中的每一个还包含多晶硅线与CPODE的组合以表示相应反熔丝单元的编程 字线。举例来说，布局410B包含多晶硅线425B和CPODE 430B以表示第二 反熔丝单元210的编程字线240B，布局410C包含多晶硅线425C和CPODE 430C以表示第三反熔丝单元215的编程字线240C，并且布局410D包含多晶 硅线425D和CPODE 430D以表示第四反熔丝单元220的编程字线240D。因 此，在布局400中通过多晶硅线425A到多晶硅线425D中的相应一个与 CPODE430A到CPODE 430D中的相应一个的组合来表示编程字线240A到 编程字线240D中的每一个。
另外，在一些实施例中，多晶硅线425A到多晶硅线425D中的每一个和 CPODE 430A到CPODE 430D中的每一个与第一有源区420A或第二有源区 420B相交。具体来说，在一些实施例中，如果与特定编程字线相关联的多晶 硅线(例如多晶硅线425A到多晶硅线425D)与第一有源区420A相交，那 么所述编程字线的CPODE与第二有源区420B相交。因此，例如在一些实施 例中，编程字线240A的多晶硅线425A与第二有源区420B相交，而所述编 程字线的CPODE 430A与第一有源区420A相交。类似地，在一些实施例中， 对于编程字线240B到编程字线240D中的每一个，与那些编程字线相关联的 多晶硅线425B到多晶硅线425D以及CPODE430B到CPODE 430D与第一 有源区420A或第二有源区420B相交。尽管未在布局400中绘示，但位线235 连接到第一有源区420A和第二有源区420B。
另外，在一些实施例中，编程字线的特定多晶硅线与相关联CPODE在Y 方向上通过小间隙彼此分隔。举例来说，在一些实施例中，多晶硅线425A 通过小间隙在Y方向上与CPODE 430A分隔。类似地，在一些实施例中，多 晶硅线425B、多晶硅线425C以及多晶硅线425D各自分别在Y方向上通过 小间隙与CPODE 430B、CPODE 430C以及CPODE 430D分隔。一个实施例 与另一实施例的间隙的大小可以不同。另外，在一些实施例中，编程字线240A 到编程字线240D中的每一个的多晶硅线425A到多晶硅线425D与CPODE 430A到CPODE 430D之间的间隙可以相同，而在其它实施例中，一个编程 字线与另一编程字线的间隙可以不同。因此，相比于与读取字线245A到读 取字线245D(其从第一有源区420A无间隙地延伸到第二有源区420B作为 连续多晶硅线)相关联的多晶硅线415A到多晶硅线415B，编程字线240A到编程字线240D中的每一个的多晶硅线425A到多晶硅线425D以及CPODE 430A到CPODE430B通过间隙分隔。在一些实施例中，编程字线240A到编 程字线240D中的一个或多个的多晶硅线425A到多晶硅线425D以及CPODE 430A到CPODE 430B不必通过任何间隙分隔。在一些实施例中，并且如所绘 示，与特定编程字线相关联的多晶硅线425A到多晶硅线425D与CPODE 430A到CPODE 430B可沿Y方向对准(例如可在一条笔直竖直线上)。在其 它实施例中，与特定编程字线相关联的多晶硅线425A到多晶硅线425D以及 CPODE 430A到CPODE430B可在X方向上略微偏移。
另外，在一些实施例中，多晶硅线425A到多晶硅线425D以及CPODE 430A到CPODE430B以交叉布置设置。具体来说且如图4中所绘示，在一些 实施例中，如果与一个反熔丝单元的编程字线相关联的CPODE与第一有源 区420A相交，那么与相邻反熔丝单元的编程字线相关联的CPODE与第二有 源区420B相交。举例来说，由于与第一反熔丝单元205的编程字线240A相 关联的CPODE 430A与第一有源区420A相交，所以与第二反熔丝单元210 的编程字线240B相关联的CPODE 430B与第二有源区420B相交。类似地， 与第三反熔丝单元215的编程字线430C相关联的CPODE 430C与第一有源 区420A相交(因为与第二反熔丝单元215的编程字线430B相关联的COPDE 430B和与第四反熔丝单元220的编程字线430D相关联的CPODE430D都与 第二有源区420B相交)。因此，与一个反熔丝单元的编程字线相关联的 CPODE形成于第一有源区420A上，而与相邻反熔丝单元的编程字线相关联 的CPODE形成于第二有源区420B上，由此在第一有源区与第二有源区之间 交替。相邻反熔丝单元中的第一有源区420A和第二有源区420B上的CPODE 430A到CPODE 430D的这一交替布置在本文中称为CPODE的交叉布置。
另外，如图4中所绘示，在一些实施例中，第一有源区420A与第二有 源区420B彼此间隔开。一个实施例与另一实施例的第一有源区420A与第二 有源区420B之间的空间的大小可以不同。第一有源区420A和第二有源区 420B还经由设置在多晶硅线415A到多晶硅线415D以及多晶硅线425A到多 晶硅线425D与CPODE 430A到CPODE 430D之间的一个或多个扩散层上金 属(metal over diffusion layer)彼此连接。举例来说，在一些实施例中，第一有源区420A可经由扩散层上金属435连接到第二有源区420B。氧化物层上 金属(metalover oxide layer)435提供第一有源区420A与第二有源区420B 之间的电路径或导电路径。除了在相邻编程字线之间，扩散层上金属435从 第一有源区420A连续地延伸到第二有源区420B，由此与第一有源区和第二 有源区两者相交。
“相邻编程字线”意指与反熔丝单元的一个编程字线相关联的多晶硅线 (或CPODE)在不具有与编程字线或读取字线相关联的任何其它介入多晶硅 线或CPODE的情况下紧邻与相邻反熔丝单元的编程字线相关联的CPODE (或多晶硅线)。因此，例如多晶硅线425C/CPODE 430C与多晶硅线 425B/CPODE 430B是相邻编程字线。然而，多晶硅线425C/CPODE 430C与 多晶硅线425D/CPODE 430D不是相邻编程字线。类似地，“相邻读取字线” 意指与一个读取字线相关联的多晶硅线在不具有与编程字线或读取字线相关 联的任何其它介入多晶硅线的情况下紧邻与另一读取字线相关联的另一多晶 硅线。因此，例如多晶硅线415C与多晶硅线415D是相邻读取字线。然而， 多晶硅线415C与多晶硅线415B不是相邻读取字线。
因此，部分405中的扩散层上金属440A到扩散层上金属440F连续地延 伸于第一有源区420A与第二有源区420B之间且与所述第一有源区420A和 所述第二有源区420B相交，而部分405中的氧化物层上金属445A到氧化物 层上金属445F与第一有源区或第二有源区相交。扩散层上金属440A到扩散 层上金属440F在本文中称为扩散层上连续金属(continuous metal over diffusion layer)，而扩散层上金属445A到扩散层上金属445F在本文中称为扩 散层上不连续金属(discontinuous metal over diffusion layer)。扩散层上金属 445A到扩散层上金属445F定位在相邻编程字线之间。举例来说，扩散层上 金属445C在多晶硅线425B与CPODE 430C之间，所述多晶硅线425B与所 述CPODE 430C是相邻编程字线。类似地，扩散层上金属445D在CPODE 430B与多晶硅线425C间，所述CPODE 430B与所述多晶硅线425C是相邻 编程字线。
通过间隔开第一有源区420A与第二有源区420B，通过使用编程字线的 多晶硅线(例如多晶硅线425A到多晶硅线425D)与CPODE(例如CPODE 430A到CPODE 430D)的组合，并且通过使用扩散层上连续金属(例如扩散 层上金属440A到扩散层上金属440F)与扩散层上不连续金属(例如扩散层 上金属445A到扩散层上金属445F)的组合，本公开防止或至少减小或最小 化电流泄漏到邻近反熔丝单元/从邻近反熔丝单元泄漏，同时减小反熔丝单元阵列200的总单元面积。
举例来说且特别参见布局410A，电流可经由第一有源区420A、第二有 源区420B以及氧化物层上金属440A穿过多晶硅线425A流动到多晶硅线 415A。然而，可因CPODE 430A和CPODE 455而防止流过多晶硅线425A 的电流流动到邻近反熔丝单元450，所述CPODE 430A和所述CPODE 455提 供第一反熔丝单元205与邻近反熔丝单元450之间的电隔离。另外，通过使 用CPODE 430A到CPODE 430D，第一有源区420A和第二有源区420B中的 每一个可形成为由同一单元行中的所有反熔丝单元共享的连续有源区，如上 文在图3中所论述。因此，CPODE的交叉布置减小反熔丝单元阵列200的总 单元面积，同时防止或减小/最小化电流泄漏到邻近反熔丝单元。
应理解，尽管扩散层上连续金属(例如氧化物层上金属440A到氧化物 层上金属440F)或扩散层上不连续金属(例如氧化物层上金属445A到氧化 物层上金属445F)的单个情形绘示于存在那些层的每一位置中，但在一些实 施例中，可在那些位置中的一个或多个中设置大于一个金属扩散层。另外， 在一些实施例中，大于单个CPODE可与每一多晶硅线相关联。因此，在一 些实施例中，每一编程字线可与一个多晶硅线与大于一个CPODE的组合相关联，而不是与一个多晶硅线与一个CPODE的组合相关联。在一些实施例 中，大于一个多晶硅线可与每一编程字线相关联。
另外，尽管图4中绘示两个有源区(例如第一有源区420A和第二有源 区420B)，但在一些实施例中，布局400可包含大于两个有源区。另外，应 理解，图4中仅绘示布局400的一些元件。然而，可设置通常包含在标准单 元布局中或可视为需要在标准单元布局中具有的其它元件，例如金属内连线 层、通孔接触件、电力轨等。在一些实施例中，可通过使用额外CPODE来 进一步减小图4的布局400中的电流泄漏，如下文在图5的布局中所描述。
现在参考图5，根据本公开的一些实施例绘示另一实例布局500。布局 500类似于布局400，并且因此未再次完整描述。布局500包含对应于反熔丝 单元阵列200的布局的部分505。类似于部分405，部分505包含第一反熔丝 单元205的布局510A、第二反熔丝单元210的布局510B、第三反熔丝单元 215的布局510C以及第四反熔丝单元220的布局510D。布局510A到布局 510D中的每一个包含与第一有源区515和第二有源区520两者相交的读取字线的多晶硅线。布局510A到布局510D中的每一个还包含与编程字线相关联 的多晶硅线与CPODE的组合。多晶硅线与CPODE间隔开且与第一有源区 515或第二有源区520相交。另外，布局500提供CPODE的交叉布置，使得 CPODE的放置在定位于第一有源区上515与定位于第二有源区520上之间交 替，如上文所论述。部分505还包含一个或多个扩散层上金属以使第一有源 区515连接到第二有源区520，同时防止或减小/最小化泄漏到邻近反熔丝单 元/从邻近反熔丝单元泄漏。
相比于布局400，布局500还包含额外CPODE 525。在一些实施例中， CPODE 525从第一有源区515连续地延伸到第二有源区520，由此与第一有 源区和第二有源区两者相交。在一些实施例中，CPODE 525可设置在相邻编 程字线之间。举例来说，CPODE 530A可设置在多晶硅线535A(由多晶硅线 与CPODE的组合表示)与编程字线535B(也由多晶硅线与CPODE的组合 表示)之间。类似地，CPODE 530B可设置在编程字线535C与编程字线535D 之间。尽管CPODE 525的单个情形设置在相邻编程字线之间，但在一些实施 例中，大于一个CPODE可设置在相邻编程字线之间。CPODE 525进一步防 止或减小/最小化电流泄漏到邻近反熔丝单元/从邻近反熔丝单元泄漏。在一些 实施例中，CPODE 525的每一情形可通过扩散层上不连续金属540侧接在任 一侧上。因此，布局500包含相邻编程字线之间的两组扩散层上不连续金属 540，而不是图4的相邻编程字线之间的单组扩散层上不连续金属(例如氧化 物层上金属445A到氧化物层上金属445F)。
尽管以上图2到图5描述2T配置单元(例如反熔丝单元阵列200)的布 局，但以下图6和图7描述3T配置单元的布局。因此，转而参照图6，根据 本公开的一些实施例绘示实例反熔丝单元阵列600。反熔丝单元阵列600是 3T配置。换句话说，反熔丝单元阵列600在每一反熔丝单元中包含三个晶体 管。将反熔丝单元阵列600绘示成包含延伸于X方向上的单元行中的第一反 熔丝单元605和第二反熔丝单元610。尽管在单元行中的反熔丝单元阵列600中仅绘示两个反熔丝单元，但在其它实施例中，大于两个反熔丝单元可包含 在单元行中的反熔丝单元阵列中。另外，尽管在反熔丝单元阵列600中仅绘 示反熔丝单元的单个单元行，但在其它实施例中，可设置每一单元行具有多 个反熔丝单元的多个单元行。
第一反熔丝单元605和第二反熔丝单元610中的每一个连接到位线615。 当设置多个单元行时，每一单元行可连接到一个位线，由此在反熔丝单元阵 列600中具有多个位线。另外，第一反熔丝单元605和第二反熔丝单元610 中的每一个包含编程晶体管和两个读取晶体管。举例来说，第一反熔丝单元 605包含第一读取晶体管620和第二读取晶体管625，以及编程晶体管630。 类似地，第二反熔丝单元610包含第一读取晶体管635、第二读取晶体管640 以及编程晶体管645。第一反熔丝单元605的第一读取晶体管620的第一端 子(例如源极或漏极)连接到位线615，而第一读取晶体管的第二端子(例 如漏极或源极)连接到第二读取晶体管625的第一端子(例如漏极或源极)。 第二读取晶体管625的第二端子(例如源极或漏极)连接到编程晶体管630 的第一端子(源极或漏极)。编程晶体管630的第二端子(例如漏极或源极) 是浮置的。第二反熔丝单元610类似地连接。尽管将第一反熔丝单元605和第二反熔丝单元610中的各种晶体管绘示成n型晶体管，但在其它实施例中， 可使用p型晶体管。
编程晶体管630和编程晶体管645中的每一个的栅极端子连接到编程字 线。举例来说，编程晶体管630的栅极端子连接到编程字线650，并且编程 晶体管645的栅极端子连接到编程字线655。读取晶体管中的每一个的栅极 端子连接到读取字线。举例来说，第一读取晶体管620的栅极端子连接到第 一读取字线660，而第二读取晶体管625的栅极端子连接到第二读取字线665。 类似地，第一读取晶体管635的栅极端子连接到第一读取字线670，而第二 读取晶体管640的栅极端子连接到第二读取字线675。
通过使用CPODE的交叉布置，可减小反熔丝单元阵列600的总单元面 积，并且可防止或至少减小/最小化相邻反熔丝单元中的电流泄漏，如下文在 图7中所论述。因此，参考图7，根据本公开的一些实施例绘示实例布局700。 布局700的部分705对应于第一反熔丝单元605的布局。反熔丝单元610可 类似于反熔丝单元605来布局。布局700类似于布局400和布局500，并且 其中使用CPODE的交叉布置来减小总单元面积，以及防止或至少减小/最小化电流泄漏到相邻反熔丝单元/从相邻反熔丝单元泄漏。
因此，在一些实施例中，部分705中的第一反熔丝单元605的布局700 包含第一有源区710和第二有源区715，多晶硅线在所述第一有源区710和 所述第二有源区715上形成第一读取晶体管620和第二读取晶体管625的栅 极端子。举例来说，多晶硅线720可形成第一读取晶体管620的栅极端子， 第一读取字线660连接到所述栅极端子，并且多晶硅线725可形成第二读取 晶体管625的栅极端子，第二读取字线665连接到所述栅极端子。在一些实施例中，多晶硅线720和多晶硅线725从第一有源区710连续地延伸到第二 有源区715，由此与第一有源区和第二有源区两者相交。
在一些实施例中，编程晶体管630的栅极端子(编程字线650连接到所 述栅极端子)可形成为多晶硅线与CPODE的组合。因此，如上文所论述， 编程晶体管630的栅极端子可包含多晶硅线730和CPODE 735，所述多晶硅 线730和所述CPODE 735中的每一个与第一有源区710或第二有源区715相 交。举例来说且如图7中所绘示，多晶硅线730与第二有源区715相交，而CPODE 735与第一有源区710相交。归因于CPODE的交叉布置，第二反熔 丝单元610可使其编程晶体管645的CPODE 740与第二有源区715相交，而 所述编程晶体管的多晶硅线745可与第一有源区710相交。因此，在一些实 施例中，CPODE在相邻反熔丝单元中的第一有源区710与第二有源区715之 间交替。因此，与CPODE相关联的多晶硅线也在第二有源区715与第一有 源区710之间交替。
另外，在一些实施例中，第一有源区710和第二有源区715可由一个或 多个扩散层上金属内连。在一些实施例中，从第一有源区710连续地延伸到 第二有源区715的扩散层上金属可设置在两个相邻读取字线之间，以及相邻 的读取字线与编程字线之间。因此，例如扩散层上金属750A可形成于多晶 硅线720与多晶硅线725之间。类似地，扩散层上金属750B可设置在多晶硅 线720与多晶硅线755(所述多晶硅线755与第二反熔丝单元610的第一读取字线670相关联)之间。扩散层上金属750C也可设置在表示第二读取字线 665的多晶硅线725与表示编程字线650的多晶硅线730/CPODE 735之间。 因此，扩散层上金属可设置在两个相邻读取字线之间。扩散层上金属也可设 置在相邻的读取字线和编程字线之间。“相邻的读取字线和编程字线”意指与 一个编程字线相关联的多晶硅线(或CPODE)在不具有与编程字线或读取字 线相关联的任何其它介入多晶硅线或CPODE的情况下紧邻与读取字线相关 联的多晶硅线。因此，例如多晶硅线725与多晶硅线730/CPODE 735是相邻 的读取字线和编程字线。然而，多晶硅线720与多晶硅线730/CPODE 735不 是相邻的读取字线和编程字线。
扩散层上金属750A到扩散层上金属750C提供第一有源区710与第二有 源区715之间的导电路径。因此，在一些实施例中，扩散层上金属750A到 扩散层上金属750C中的每一个与第一有源区710和第二有源区715两者相 交。因此，扩散层上金属750A到扩散层上金属750C在本文中称为扩散层上 连续金属。在一些实施例中，布局700还可包含两个相邻编程字线之间的扩 散层上不连续金属。扩散层上不连续金属与第一有源区710或第二有源区715 相交，但不与两者都相交。扩散层上不连续金属提供第一有源区710与第二 有源区715之间的电隔离，由此防止泄漏到邻近反熔丝单元/从邻近反熔丝单 元泄漏，如上文所论述。举例来说，在一些实施例中，布局700可包含由多 晶硅线730和CPODE 735表示的编程字线与邻近编程字线765之间的扩散层 上金属760A和扩散层上金属760B。扩散层上金属760A仅与第二有源区715 相交，而扩散层上金属760B仅与第一有源区710相交。因此，防止流过多晶 硅线730和第二有源区715的电流流入第一有源区710。
在一些实施例中，类似于布局500，可设置额外CPODE 770。在其它实 施例中，类似于布局400，可省略CPODE 770。CPODE 770可与第一有源区 710和第二有源区715两者相交，并且可设置在两个相邻编程字线之间。另 外，当设置CPODE 770时，在一些实施例中，CPODE可包夹在扩散层上金 属之间，例如扩散层上金属760A/扩散层上金属760B与扩散层上金属775A/ 扩散层上金属775B之间。当未设置CPODE 770时，可省略扩散层上金属 775A/扩散层上金属775B。扩散层上金属775A/扩散层上金属775B是类似于 扩散层上金属760A/扩散层上金属760B的不连续层。因此，扩散层上金属 775A/扩散层上金属775B与第一有源区710或第二有源区715相交。CPODE 770提供防止邻近反熔丝单元之间的泄漏的额外保护。当设置时，类似于布 局500中的CPODE，CPODE 770布建在相邻编程字线之间。
尽管相对于部分705和第一反熔丝单元605的布局而论述布局700，但 可针对第二反熔丝单元610和反熔丝单元阵列600中的任何额外反熔丝单元 提供类似布局。另外，尽管将单个扩散层上连续金属绘示在两个相邻读取字 线之间或相邻的读取字线和编程字线之间，但在一些实施例中，可将多个扩 散层上金属设置在相邻读取字线中的至少一些以及相邻读取字线和编程字线 中的至少一些中。另外，尽管将与特定有源区相交的单个扩散层上不连续金 属绘示在两个相邻编程字线之间或额外CPODE(例如CPODE 770)与相邻 编程字线之间，但在一些实施例中，可将多个这种扩散层上金属设置在任一 或两者位置中。
在一些实施例中，可定义一个或多个单位单元，并且可布置所述单位单 元以形成布局400、布局500以及布局700。图8绘示定义单位单元的一个实 例，而图9绘示定义单位单元的另一实例。
转而参照图8，根据本公开的一些实施例绘示另一实例布局800。布局 800类似于布局400。布局800绘示可用来创建布局400的单位单元的定义。 举例来说，在一些实施例中，可由第一单元(“A”单元)805与第二单元(“B” 单元)810的组合创建布局800。第一单元805和第二单元810中的每一个包 含在其中形成反熔丝单元的源极端子和漏极端子的有源区，以及反熔丝单元 的栅极端子的一个或多个多晶硅线和CPODE。另外，第一单元805和第二单 元810中的每一个可表示2T配置中的两个位或3T配置中的1位。第一单元 805可包含表示编程字线的栅极端子的CPODE 815、表示读取字线的栅极端 子的第一多晶硅线820(“WLR”)、表示读取字线的栅极端子的第二多晶硅线 825(“WLR”)，以及表示编程字线的栅极端子的第三多晶硅线830(“WLP”)。 因此，第一单元805可包含CPODE>WLR*2>WLP，意指CPODE 815与两个 WLR(例如第一多晶硅线820和第二多晶硅线825)相邻，所述两个WLR 又与WLP(例如第三多晶硅线830)相邻。
第二单元810是编程字线的CPODE 835、另一编程字线的第四多晶硅线 840(“WLP”)、读取字线的第五多晶硅线845(“WLR”)以及另一读取字线 的第六多晶硅线850(“WLR”)的组合。因此，第二单元810可包含 CPODE>WLP>WLR*2，意指CPODE 835与WLP(例如第四多晶硅线840) 相邻，所述WLP又与两个WLR(例如第五多晶硅线845和第六多晶硅线850) 相邻。通过使用在X方向和/或Y方向上的第一单元805与第二单元810的 组合，可获得具有CPODE(例如CPODE 815、CPODE 835)的交叉布置的 布局800。可在X方向或Y方向或两者上一次或多次使用第一单元805和第 二单元810中的每一个。
另外，第一单元行中的第一单元805可相对于第二单元行中的第二单元 810在X方向上向右移位一个多晶硅线间距。多晶硅线间距可定义为多晶硅 线与相邻内连线之间的中心到中心距离。举例来说，在图8中，多晶硅线间 距可以是CPODE 815与多晶硅线855之间的中心到中心距离。因此，当使用 第一单元805与第二单元810的组合来创建布局800时，第一单元可相对于 第二单元向右移位一个多晶硅间距。通过移位和放置第一单元805和第二单 元810中的多个，可获得布局400。在一些实施例中，第一单元805和第二 单元810可定义为标准单元且存储在标准单元库中以用于创建布局400。
在一些实施例中，第一单元805可相对于第二单元在X方向上向左移位 一个多晶硅间距。在其它实施例中，取决于布局，第一单元805可移位大于 一个多晶硅间距。在一些实施例中，第二单元810可相对于第一单元805移 位一个或多个多晶硅间距。也可使用第一单元805和第二单元810来创建3T 配置的布局。
参考图9，根据本公开的一些实施例绘示实例布局900。布局900类似于 布局500。在一些实施例中，可定义第一单元行中的第一单元905(“C”单元) 和第二单元行中的第二单元910(“D”单元)。第一单元905和第二单元910 中的每一个可包含在其中形成反熔丝单元的源极端子和漏极端子的有源区， 以及反熔丝单元的栅极端子的一个或多个多晶硅线和CPODE。通过放置在X 方向和Y方向上的第一单元905与第二单元910的组合，可获得具有CPODE 的交叉布置的布局500。第一单元905和第二单元910中的每一个可表示2T 配置中的两个位或3T配置中的一个位。第一单元905可包含额外CPODE 525 的第一CPODE 915、编程字线的第二CPODE 920、读取字线的第一多晶硅线 925(“WLR”)、读取字线的第二多晶硅线930(“WLR”)以及编程字线的第 三多晶硅线935(“WLP”)。因此，第一单元905可由CPODE*2>WLR*2>WLP 定义，意指第一CPODE 915与第二CPODE 920相邻，所述第二CPODE 920 又与两个WLR(例如第一多晶硅线925和第二多晶硅线930)相邻，并且所 述两个WLR又与WLP(例如第三多晶硅线935)相邻。
第二单元910是第三CPODE 940、编程字线的第四CPODE 945、另一编 程字线的第四多晶硅线950(“WLP”)、读取字线的第五多晶硅线955(“WLR”) 以及另一读取字线的第六多晶硅线960(“WLR”)的组合。因此，第二单元 910可由CPODE*2>WLP>WLR*2定义，意指第三CPODE 940和第四CPODE 945与WLP(例如第四多晶硅线950)相邻，所述WLP又与两个WLR(例如第五多晶硅线955和第六多晶硅线960)相邻。
另外，第一单元行中的第一单元905可相对于第二单元行中的第二单元 910在X方向上向右移位一个多晶硅线间距。在一些实施例中，第一单元905 可相对于第二单元910在X方向上向左移位一个多晶硅间距。在其它实施例 中，取决于布局，第一单元905可相对于第二单元910移位大于一个多晶硅 间距。在一些实施例中，第二单元910可相对于第一单元905移位一个或多 个多晶硅间距。通过使用在X方向和/或Y方向上的第一单元905与第二单元910的组合，可获得具有CPODE的交叉布置的布局500。可在X方向或Y 方向或两者上一次或多次使用第一单元905和第二单元910中的每一个以获 得布局500。在一些实施例中，第一单元905和第二单元910可定义为标准 单元且存储在标准单元库中以用于创建布局500。另外，同样还可使用第一 单元905和第二单元910来创建具有3T配置的布局700。
因此，通过使用CPODE的交叉布置，可减小反熔丝单元阵列的总单元 面积(例如因为可共享而不是分隔有源区)。另外，可减小电流泄漏到邻近反 熔丝单元/从邻近反熔丝单元泄漏。在一些实施例中，CPODE可相对于衬底 中的相邻多晶硅线以CPODE度数形成。在一些实施例中，CPODE度数可大 于或等于45°且小于或等于135°。在其它实施例中，可使用认为合适的其它 CPODE度数。
根据本公开的一些方面，公开一种存储器器件。所述存储器器件包含第 一存储单元，所述第一存储单元具有：第一多晶硅线，与第一读取字线相关 联且与第一有源区和第二有源区相交；第二多晶硅线和第一连续有源区边缘 上多晶硅线(continuouspolysilicon line over active region edge；CPODE)，与 第一编程字线相关联，所述第二多晶硅线与所述第二有源区相交且所述第一 CPODE与所述第一有源区相交。所述存储器器件还包含与所述第一存储单元 相邻的第二存储单元，所述第二存储单元具有：第三多晶硅线，与第二读取 字线相关联且与所述第一有源区和所述第二有源区相交；以及第四多晶硅线 和第二CPODE，与第二编程字线相关联，所述第四多晶硅线与所述第一有源 区相交且所述第二CPODE与所述第二有源区相交，以形成CPODE的交叉布 置。
在一些实施例中，存储器器件进一步包括包夹所述第一存储单元和所述 第二存储单元的第三连续有源区边缘上多晶硅线和第四连续有源区边缘上多 晶硅线，其中所述第三连续有源区边缘上多晶硅线和所述第四连续有源区边 缘上多晶硅线中的每一个与所述第一有源区和所述第二有源区相交。在一些 实施例中，存储器器件进一步包括与所述第一有源区和所述第二有源区相交 的扩散层上金属，其中所述扩散层上金属位于两个相邻的读取字线之间。在 一些实施例中，存储器器件进一步包括与所述第一有源区和所述第二有源区 相交的扩散层上金属，其中所述扩散层上金属位于相邻的读取字线与编程字 线之间。在一些实施例中，第二多晶硅线与所述第一连续有源区边缘上多晶 硅线在垂直于第一方向的第二方向上间隔开，所述第一有源区和所述第二有 源区在所述第一方向上延伸。在一些实施例中，相邻的编程字线通过与所述 第一有源区或所述第二有源区相交的扩散层上金属分隔。在一些实施例中， 相邻的编程字线通过与所述第一有源区和所述第二有源区相交的第三连续有 源区边缘上多晶硅线进一步分隔。在一些实施例中，所述第一存储单元进一 步包括第五多晶硅线，所述第五多晶硅线与第三读取字线相关联且与所述第 一有源区和所述第二有源区相交，并且其中所述第二存储单元包括第六多晶 硅线，所述第六多晶硅线与第四读取字线相关联且与所述第一有源区和所述 第二有源区相交。
根据本公开的一些其它方面，公开一种存储单元。所述存储单元包含： 第一晶体管，具有连接到所述第一晶体管的第一栅极端子的读取字线；以及 第二晶体管，具有连接到所述第二晶体管的第二栅极端子的编程字线。所述 第一栅极端子包含与第一有源区和第二有源区相交的第一多晶硅线，并且所 述第二栅极端子包含与所述第二有源区相交的第二多晶硅线与与所述第一有 源区相交的连续有源区边缘上多晶硅线(CPODE)的组合。所述第一有源区和 所述第二有源区在第一方向上延伸，并且所述第一多晶硅线、所述第二多晶 硅线以及所述CPODE在垂直于第一方向的第二方向上延伸。
在一些实施例中，所述第二多晶硅线与所述连续有源区边缘上多晶硅线 在所述第二方向上对准且间隔开。在一些实施例中，存储单元进一步包括扩 散层上金属，所述扩散层上金属在所述第二方向上延伸于所述第一多晶硅线 与所述第二多晶硅线之间且与所述第一有源区和所述第二有源区相交。在一 些实施例中，存储单元进一步包括第三晶体管，所述第三晶体管具有连接到 所述第三晶体管的第三栅极端子的第二读取字线，其中所述第三栅极端子包 括在所述第二方向上延伸且与所述第一有源区和所述第二有源区相交的第三 多晶硅线。在一些实施例中，存储单元进一步包括在所述第二方向上延伸且 与所述第一有源区和所述第二有源区相交的额外连续有源区边缘上多晶硅 线。
根据本公开的又其它方面，公开一种方法。所述方法包含：放置具有延 伸于第一方向上的第一有源区的第一单元行中的第一单元，所述第一单元具 有第一连续有源区边缘上多晶硅线(CPODE)、与第一读取字线相关联的第一 多晶硅线、与第二读取字线相关联的第二多晶硅线以及与第一编程字线相关 联的第三多晶硅线。所述方法还包含：放置具有延伸于所述第一方向上的第 二有源区的第二单元行中的第二单元，所述第二单元具有第二CPODE、与第 二编程字线相关联的第四多晶硅线、与第三读取字线相关联的第五多晶硅线 以及与第四读取字线相关联的第六多晶硅线。所述第一单元相对于所述第二 单元在所述第一方向上移位一个多晶硅线间距。
在一些实施例中，第一单元进一步包括与所述第一连续有源区边缘上多 晶硅线相邻的第三连续有源区边缘上多晶硅线。在一些实施例中，第二单元 进一步包括与所述第二连续有源区边缘上多晶硅线相邻的第三连续有源区边 缘上多晶硅线。在一些实施例中，第一连续有源区边缘上多晶硅线相对于所 述第一多晶硅线以连续有源区边缘上多晶硅线度数形成，其中所述连续有源 区边缘上多晶硅线度数大于或等于45°且小于或等于135°。在一些实施例中， 第二连续有源区边缘上多晶硅线相对于所述第四多晶硅线以连续有源区边缘 上多晶硅线度数形成，其中所述连续有源区边缘上多晶硅线度数大于或等于 45°且小于或等于135°。在一些实施例中，在所述布局上放置所述第一单元和 所述第二单元后，所述第一多晶硅线在垂直于所述第一方向的第二方向上连 接到所述第五多晶硅线，并且所述第二多晶硅线在所述第二方向上连接到所 述第六多晶硅线。在一些实施例中，用于创建集成电路的标准单元布局的方 法进一步包括在所述第一连续有源区边缘上多晶硅线与所述第一多晶硅线之 间放置第一扩散层上金属、在所述第一多晶硅线与所述第二多晶硅线之间放 置第二扩散层上金属，以及在所述第二多晶硅线与所述第三多晶硅线之间放置第三扩散层上金属。
前文概述若干实施例的特征，使得本领域的技术人员可更好地理解本公 开的方面。本领域的技术人员应了解，其可以易于使用本公开作为设计或修 改用于进行本文中所介绍的实施例的相同目的和/或实现相同优势的其它工 艺和结构的基础。本领域的技术人员还应认识到，这种等效构造并不脱离本 公开的精神和范围，并且本领域的技术人员可在不脱离本公开的精神和范围 的情况下在本文中进行各种改变、替代以及更改。

Claims (1)

1.一种存储器器件，包括：
第一存储单元，包括：
第一多晶硅线，与第一读取字线相关联且与第一有源区和第二有源区相交；以及
第二多晶硅线和第一连续有源区边缘上多晶硅线，与第一编程字线相关联，所述第二多晶硅线与所述第二有源区相交且所述第一连续有源区边缘上多晶硅线与所述第一有源区相交；以及
第二存储单元，与所述第一存储单元相邻，所述第二存储单元包括：
第三多晶硅线，与第二读取字线相关联且与所述第一有源区和所述第二有源区相交；以及
第四多晶硅线和第二连续有源区边缘上多晶硅线，与第二编程字线相关联，所述第四多晶硅线与所述第一有源区相交且所述第二连续有源区边缘上多晶硅线与所述第二有源区相交，以形成连续有源区边缘上多晶硅线的交叉布置。
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