JPH02196462A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02196462A JPH02196462A JP1016002A JP1600289A JPH02196462A JP H02196462 A JPH02196462 A JP H02196462A JP 1016002 A JP1016002 A JP 1016002A JP 1600289 A JP1600289 A JP 1600289A JP H02196462 A JPH02196462 A JP H02196462A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、゛Ｙ導体装置、特にＥＰＲＯＭ（Ｅｒ−ａ
ｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａ
ｄ ０ｎｌｙ Ｍｅｍｏｒｙ）の歩留り向上に関するも
のである。
ｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａ
ｄ ０ｎｌｙ Ｍｅｍｏｒｙ）の歩留り向上に関するも
のである。
第３図に自己整合的にフローティングゲ−１・を形成し
た従来のＥＰＲＯＭのメモリセルを示す。
た従来のＥＰＲＯＭのメモリセルを示す。
第３図において、１は分離酸化膜領域、２は分離酸化膜
が形成されていない活性領域、３はコントロールゲート
、４はフローティングゲート、５はビット（ドレイン）
コンタクｌ−１６はソースコンタクト、７は第１のポリ
シリコンパターン、９ａ。
が形成されていない活性領域、３はコントロールゲート
、４はフローティングゲート、５はビット（ドレイン）
コンタクｌ−１６はソースコンタクト、７は第１のポリ
シリコンパターン、９ａ。
９ｂは前記コントロールゲート
ミ配線等により形成されるビットラインおよびソースラ
インである。
インである。
次に製造フローの概略を以下に示す。
まず、Ｌ Ｏ Ｇ Ｏ Ｓ （Ｌｏｃａｌ Ｏｘｉｄａ
ｔｉｏｎ ｏｆ Ｓｉｌｉ−ｅＯｎ）法により、分離酸
化膜を形成する。
ｔｉｏｎ ｏｆ Ｓｉｌｉ−ｅＯｎ）法により、分離酸
化膜を形成する。
次に、ゲート酸化膜を形成した後、第１のポリシリコン
を堆積し、写真ＩＲ版処理、ポリシリコンのエツチング
を行って第１のポリシリコンパターン７を形成する。
を堆積し、写真ＩＲ版処理、ポリシリコンのエツチング
を行って第１のポリシリコンパターン７を形成する。
さらに、第１のポリシリコンの酸化、第２のポリシリコ
ン（またはポリサイド）の堆積を行い、写真製版処理，
ポリシリコン（ポリサイド）エツチング、酸化膜エツチ
ング、ポリシリコンエツチングを続けて行うことによっ
て、コントロールゲート３およびこれと自己整合的に形
成されたフローティングゲート４を作る。なお、第２の
ポリシリコンの代わりにポリサイド（高融点金属シリサ
イドとポリシリコンの２層膜）を用いてもよい。
ン（またはポリサイド）の堆積を行い、写真製版処理，
ポリシリコン（ポリサイド）エツチング、酸化膜エツチ
ング、ポリシリコンエツチングを続けて行うことによっ
て、コントロールゲート３およびこれと自己整合的に形
成されたフローティングゲート４を作る。なお、第２の
ポリシリコンの代わりにポリサイド（高融点金属シリサ
イドとポリシリコンの２層膜）を用いてもよい。
次に、Ｐ Ｓ Ｇ （Ｐｈｏｓｐｈｏ ５ｉｌｉｃａｔ
ｅ Ｇｌａｓｓ） 、 ＢＰ Ｓ Ｇ （Ｂｏｒｏ Ｐ
ｈｏｓｐｈｏ ５ｉｌｉｃａｔｅ Ｇｌａｓｓ）等の絶
縁膜層を堆積後、写真製版処理、エツチングによりコン
タクトホールを形成する。
ｅ Ｇｌａｓｓ） 、 ＢＰ Ｓ Ｇ （Ｂｏｒｏ Ｐ
ｈｏｓｐｈｏ ５ｉｌｉｃａｔｅ Ｇｌａｓｓ）等の絶
縁膜層を堆積後、写真製版処理、エツチングによりコン
タクトホールを形成する。
ＥＰＲＯＭに書込みを行うには、ソースライン９ｂを接
地し、書込みを行おうとするビットに対応するビットラ
イ′ン９ａ、ワードライン（コントロールゲ−１・３）
を選択し、ピットライン９ａに電圧を印加しながらワ
ードラインに電圧パルスを与えて、ドレイン近傍の高電
界により発生したホットエレクトロン に注入しＭ積する（第４図参照）。すなわち、これによ
り、第５図に示すようにそのビットのしきい値電圧がコ
ントロールゲ−１・３から見た時にＶｔｂ。からＶｔｈ
に上がる。このようにしてＶｔｈｏとＶｔｈ の間
にしきい値電圧を設定し、書込み判定電圧を印加するこ
とにより、そのピッ１−が書込まれているかどうかを判
断することができる。書込み速度は、高集積化につれて
高速化が要求されているが、その決定要因には、ホット
エレクトロンの発生量、フローティングゲーｌ−の電位
などがある。
地し、書込みを行おうとするビットに対応するビットラ
イ′ン９ａ、ワードライン（コントロールゲ−１・３）
を選択し、ピットライン９ａに電圧を印加しながらワ
ードラインに電圧パルスを与えて、ドレイン近傍の高電
界により発生したホットエレクトロン に注入しＭ積する（第４図参照）。すなわち、これによ
り、第５図に示すようにそのビットのしきい値電圧がコ
ントロールゲ−１・３から見た時にＶｔｂ。からＶｔｈ
に上がる。このようにしてＶｔｈｏとＶｔｈ の間
にしきい値電圧を設定し、書込み判定電圧を印加するこ
とにより、そのピッ１−が書込まれているかどうかを判
断することができる。書込み速度は、高集積化につれて
高速化が要求されているが、その決定要因には、ホット
エレクトロンの発生量、フローティングゲーｌ−の電位
などがある。
フローティングゲ−１・の電位は、基板−第１のポリシ
リコン間と第１のポリシリコン−第２のポリシリコン間
との容量分割比で決定され、ゲートにかけるパルス電圧
，ゲート酸化膜および第１。
リコン間と第１のポリシリコン−第２のポリシリコン間
との容量分割比で決定され、ゲートにかけるパルス電圧
，ゲート酸化膜および第１。
第２ポリシリコン間酸化膜の膜厚とそれらの酸化膜の面
積により決まる。
積により決まる。
ホットエレクトロン発生量は電界強度に依存しており、
電界強度はドレイン印加電圧，メモリトランジスタゲ−
１・長，ドレイン拡散層濃度，基板濃度等により決まる
。
電界強度はドレイン印加電圧，メモリトランジスタゲ−
１・長，ドレイン拡散層濃度，基板濃度等により決まる
。
近年のＩＭＥＰＲＯＭでは、メモリトランジスタゲ−１
・長は１．０〜１．５μｍ程度となっており、プロセス
上発生する寸法のばらつき（０．１〜０．２μｍ程度）
の書込み特性に与える影響が大きくなっている。
・長は１．０〜１．５μｍ程度となっており、プロセス
上発生する寸法のばらつき（０．１〜０．２μｍ程度）
の書込み特性に与える影響が大きくなっている。
第３図に示したような従来のメモリセルパターンでは、
メモリセル内部では繰り返しパターンとなっているが、
メモリセル最外周では繰り返しパターンとならず、端の
メモリトランジスタゲ−１・長Ｌ１がそれ以外のメモリ
トランジスタゲ−１・長し２〜Ｌ５よりも０．１μｍ程
度細くなり、メモリトランジスタ特性が異なったものと
なっていた。
メモリセル内部では繰り返しパターンとなっているが、
メモリセル最外周では繰り返しパターンとならず、端の
メモリトランジスタゲ−１・長Ｌ１がそれ以外のメモリ
トランジスタゲ−１・長し２〜Ｌ５よりも０．１μｍ程
度細くなり、メモリトランジスタ特性が異なったものと
なっていた。
一般にメモリトランジスタゲ−１・長が適正値よりも長
くなるとホットエレクトロン なり、書込み速度が遅くなるが、逆にゲート長が短くな
りすぎても、ソース・ドレイン間の耐圧が無くなり、読
出し時に非選択ビットのトランジスタでも電流が流れて
しまい、読出しエラーが発生する。このため、端のメモ
リトランジスタでゲート長が変わることは全体のメモリ
トランジスタの特性ばらつきを太き（シ、生産管理上大
きな問題となっていた。
くなるとホットエレクトロン なり、書込み速度が遅くなるが、逆にゲート長が短くな
りすぎても、ソース・ドレイン間の耐圧が無くなり、読
出し時に非選択ビットのトランジスタでも電流が流れて
しまい、読出しエラーが発生する。このため、端のメモ
リトランジスタでゲート長が変わることは全体のメモリ
トランジスタの特性ばらつきを太き（シ、生産管理上大
きな問題となっていた。
この発明は、上記のような問題点を解消するためになさ
れたもので、特性のばらつきが生じにくい構造の半導体
装置を得ることを目的とする。
れたもので、特性のばらつきが生じにくい構造の半導体
装置を得ることを目的とする。
この発明に係る半導体装置は、実際に機能するメモリト
ランジスタのゲートの外周部に、実際には機能しないメ
モリトランジスタのダミーゲ−１・を前記ゲートの最端
のパターンに隣接して設けたものである。
ランジスタのゲートの外周部に、実際には機能しないメ
モリトランジスタのダミーゲ−１・を前記ゲートの最端
のパターンに隣接して設けたものである。
この発明においては、製造過程においてダミーゲ−１・
のゲート長が変化するような場合でも、実際に機能する
メモリトランジスタのゲート長が変化しにく（なる。
のゲート長が変化するような場合でも、実際に機能する
メモリトランジスタのゲート長が変化しにく（なる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の半導体装置の一実施例を示す上面図
である。
である。
第１図において、第３図と同一符号は同一のものを示し
、８は最外周の形成されたダミーゲ−１・である。
、８は最外周の形成されたダミーゲ−１・である。
次に製造フローを説明する。
この発明においても従来例と同様に分離酸化膜領域１．
活性領域２をＬＯＣＯ８法により形成し、ゲート酸化、
第１のポリシリコン堆積を行う。次に第１のポリシリコ
ンのパターニングを行うが、このとき第１図に示したよ
うに第１のポリシリコンパターン７を分離酸化膜領域１
上まで延在させる。続いて第１のポリシリコン酸化、第
２のポリシリコン（またはポリサイド）堆積を行い、コ
ントロールゲ−１・３．−ダミーゲート８のレジストパ
ターンを形成、ポリシリコン（ポリサイド）エッチンク
、酸化膜エツチング、ポリシリコンエツチングを連続し
て行う。これにより、実際にＥＰＲＯＭとして機能する
メモリセルを持つコントロールゲート３と同時に、実際
には機能しないが類似した断面構造を持つダミーゲート
８が形成される。
活性領域２をＬＯＣＯ８法により形成し、ゲート酸化、
第１のポリシリコン堆積を行う。次に第１のポリシリコ
ンのパターニングを行うが、このとき第１図に示したよ
うに第１のポリシリコンパターン７を分離酸化膜領域１
上まで延在させる。続いて第１のポリシリコン酸化、第
２のポリシリコン（またはポリサイド）堆積を行い、コ
ントロールゲ−１・３．−ダミーゲート８のレジストパ
ターンを形成、ポリシリコン（ポリサイド）エッチンク
、酸化膜エツチング、ポリシリコンエツチングを連続し
て行う。これにより、実際にＥＰＲＯＭとして機能する
メモリセルを持つコントロールゲート３と同時に、実際
には機能しないが類似した断面構造を持つダミーゲート
８が形成される。
このように最外周部にダミーゲート８を設けることによ
り、実際に機能するコントロールゲート３のゲート長し
１〜Ｌ５のばらつきを小さく抑えることができる。これ
はダミーゲート８によりメモリセル端の特殊性を抑えた
ことの効果で、その要因としては次のようなものが挙げ
られる。
り、実際に機能するコントロールゲート３のゲート長し
１〜Ｌ５のばらつきを小さく抑えることができる。これ
はダミーゲート８によりメモリセル端の特殊性を抑えた
ことの効果で、その要因としては次のようなものが挙げ
られる。
■ 第１のポリシリコンパターン７を延長したことによ
り、下地の段差がメモリセル内に近くなる。
り、下地の段差がメモリセル内に近くなる。
■ メモリセル内と同様に隣にパターン（ダミゲートパ
ターン）があることにより、レジストの現像時にメモリ
セル内と同じように現像が進む。
ターン）があることにより、レジストの現像時にメモリ
セル内と同じように現像が進む。
■ ポリシリコンエツチング時にダミーゲ−１・８もエ
ツチングされることにより、メモリセル内と似た雰囲気
にな９、端だけがサイドエツチングが進むのを抑えるこ
とができる。
ツチングされることにより、メモリセル内と似た雰囲気
にな９、端だけがサイドエツチングが進むのを抑えるこ
とができる。
さらに、セル内と同じ構造になるように分離酸化膜パタ
ーンも加え、第２図（ａ）に示すようにしてもよい。ま
た、逆に効果は小さくなるが、第２図（ｂ）に示すよう
に、第１のポリシリコンパタン７は従来のままで、第２
のポリシリコン（またはポリサイド）パターンのみを追
加してもよい。
ーンも加え、第２図（ａ）に示すようにしてもよい。ま
た、逆に効果は小さくなるが、第２図（ｂ）に示すよう
に、第１のポリシリコンパタン７は従来のままで、第２
のポリシリコン（またはポリサイド）パターンのみを追
加してもよい。
理想的には、メモリセルの外周に実際と同じメモリセル
パターンを設け、そのセルは実際には使わないようにす
れば、端ビットの特殊性は防止することができるが、こ
の発明に比べろと場所を取ることになる。この発明はよ
り簡易に同様の効果を得ようとしたものである。
パターンを設け、そのセルは実際には使わないようにす
れば、端ビットの特殊性は防止することができるが、こ
の発明に比べろと場所を取ることになる。この発明はよ
り簡易に同様の効果を得ようとしたものである。
この発明は以上説明したとおり、実際に機能するメモリ
トランジスタのゲートの外周部に、実際には機能しない
メモリトランジスタのダミーゲートを前記ゲートの最端
のパターンに隣接して設けたので、実際に機能するメモ
リトランジスタのゲート長を均一にすることができ、メ
モリトランジスク持性のばらつきを、最少限度のスペー
スを収るだけでより小さくすることができるという効果
がある。
トランジスタのゲートの外周部に、実際には機能しない
メモリトランジスタのダミーゲートを前記ゲートの最端
のパターンに隣接して設けたので、実際に機能するメモ
リトランジスタのゲート長を均一にすることができ、メ
モリトランジスク持性のばらつきを、最少限度のスペー
スを収るだけでより小さくすることができるという効果
がある。
第１図はこの発明の半導体装置の一実施例を示す上面図
、第２図はこの発明の他の実施例を示す上面図、第３図
は従来の半導体装置のメモリセル末端のパターンを示す
上面図、第４図はＥＰＲＯＭメモリトランジスタの概要
を示す断面構成図、第５図はＥＰＲＯＭメモリトランジ
スタの書込み前後のＶ−Ｉ特性を示す図である。 図において、１は分離酸化膜領域、２は活性領域、３は
コントロールゲ−１−、４ハフローティングゲート、５
はビットコンタク１−、６はソースコンタクト、７は第
１のポリシリコンパターン、９ａ（よビットライン、９
ｂはソースラインを示す。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第 図 第 図 第 図 第 図 第 図 り区 手 続 補 正 量 （自発） ６旦 補正の対象 平成 ２年 ４月１０日 明細書の発明の詳細な説明の欄 補正の内容 明細書の第４頁１４行の 「 ＩＭＥＰＲＯＭＪ を、 ｒｌＭＥＰＲＯＭＪ と補正する。 以 上 ３、補正をする者 代表者 士 −じ１ 岐 守 哉 ４、代 理 人
、第２図はこの発明の他の実施例を示す上面図、第３図
は従来の半導体装置のメモリセル末端のパターンを示す
上面図、第４図はＥＰＲＯＭメモリトランジスタの概要
を示す断面構成図、第５図はＥＰＲＯＭメモリトランジ
スタの書込み前後のＶ−Ｉ特性を示す図である。 図において、１は分離酸化膜領域、２は活性領域、３は
コントロールゲ−１−、４ハフローティングゲート、５
はビットコンタク１−、６はソースコンタクト、７は第
１のポリシリコンパターン、９ａ（よビットライン、９
ｂはソースラインを示す。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第 図 第 図 第 図 第 図 第 図 り区 手 続 補 正 量 （自発） ６旦 補正の対象 平成 ２年 ４月１０日 明細書の発明の詳細な説明の欄 補正の内容 明細書の第４頁１４行の 「 ＩＭＥＰＲＯＭＪ を、 ｒｌＭＥＰＲＯＭＪ と補正する。 以 上 ３、補正をする者 代表者 士 −じ１ 岐 守 哉 ４、代 理 人
Claims (1)
- ＥＰＲＯＭにおいて、実際に機能するメモリトランジス
タのゲートの外周部に、実際には機能しないメモリトラ
ンジスタのダミーゲートを前記ゲートの最端のパターン
に隣接して設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1016002A JPH02196462A (ja) | 1989-01-24 | 1989-01-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1016002A JPH02196462A (ja) | 1989-01-24 | 1989-01-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02196462A true JPH02196462A (ja) | 1990-08-03 |
Family
ID=11904414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1016002A Pending JPH02196462A (ja) | 1989-01-24 | 1989-01-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02196462A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992002044A1 (en) * | 1990-07-18 | 1992-02-06 | Seiko Epson Corporation | Semiconductor device |
| US5436095A (en) * | 1991-07-11 | 1995-07-25 | Hitachi, Ltd. | Manufacturing method or an exposing method for a semiconductor device for a semiconductor integrated circuit device and a mask used therefor |
| US5468983A (en) * | 1993-03-03 | 1995-11-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| KR100289813B1 (ko) * | 1998-07-03 | 2001-10-26 | 윤종용 | 노아형플렛-셀마스크롬장치 |
| JP2004336065A (ja) * | 2004-06-17 | 2004-11-25 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
-
1989
- 1989-01-24 JP JP1016002A patent/JPH02196462A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992002044A1 (en) * | 1990-07-18 | 1992-02-06 | Seiko Epson Corporation | Semiconductor device |
| US5304835A (en) * | 1990-07-18 | 1994-04-19 | Seiko Epson Corporation | Semiconductor device |
| US5436095A (en) * | 1991-07-11 | 1995-07-25 | Hitachi, Ltd. | Manufacturing method or an exposing method for a semiconductor device for a semiconductor integrated circuit device and a mask used therefor |
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| CN1034840C (zh) * | 1993-03-03 | 1997-05-07 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
| KR100289813B1 (ko) * | 1998-07-03 | 2001-10-26 | 윤종용 | 노아형플렛-셀마스크롬장치 |
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