KR100303359B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 저항값을 증가시켜 스탠바이전류를 감소시킴과 동시에 속도를 향상시킬 수 있는 SRAM 셀의 고부하저항을 형성하는 방법에 관한 것이다.

본 발명의 SRAM셀의 부하저항을 제조하는 방법은 반도체 기판상에 배선 및 부하저항용 폴리실리콘막을 형성하는 단계와; 상기 폴리실리콘막상에 마스크용 절연막을 형성하는 단계와; 상기 마스크용 절연막중 상기 폴리실리콘막의 부하저항영역에 대응하는 부분을 식각하여 부하저항영역을 노출시키는 단계와; 상기 절연막을 마스크로 하여 노출된 부하저항영역을 플라즈마처리하는 단계와; 상기 절연막을 제거하는 단계를 포함한다.

Description

반도체 소자의 제조방법{method of fabricating semiconductor device}

본 발명은 고부하저항(HLR, high load resistor)를 이용한 SRAM 셀에 관한 것으로서, 보다 구체적으로는 저항값을 증가시켜 스탠바이전류를 감소시킴과 동시에 처리속도를 향상시킬 수 있는 고부하저항을 형성하는 방법에 관한 것이다.

도 1은 일반적인 고부하저항을 이용한 SRAM 셀의 등가회로도를 도시한 것이다. 도 1을 참조하면, SRAM 셀은 2개의 억세스 트랜지스터(11, 12), 2개의 드라이브 트랜지스터(15, 16) 및 2개의 고부하저항(13, 14)으로 구성된다.

이러한 SRAM 셀은 데이터를 기입하고자 하는 경우, 예를 들어 비트라인(BL)이 '1' 이고 비트라인바(BLB)가 '0' 라 하면, 워드라인(WL)에 인가되는 구동신호에 억세스 트랜지스터(11, 12)가 구동되고, 이에 따라 비트라인(BL) 및 비트라인바(BLB)의 하이상태 및 로우상태의 데이터가 각각 래치형태의 드라이브 트랜지스터(15, 16)의 게이트로 각각 인가되어 제1 및 제2노드(n1, n2)를 통해 각각 하이상태 및 로우상태의 신호를 래치하게 된다. 이로써 비트라인(BL) 및 비트라인바(BLB)의 데이터는 SRAM 셀에 기입된다.

한편, SRAM 셀의 데이터를 독출하는 경우, 예를 들어 노드(N1, N2)이 각각 로우상태 및 하이상태의 데이터를 래치하고 있다고 하면, 워드라인 구동신호에 의해 해당하는 셀이 선택되면, 엑세스 트랜지스터(11, 12)가 구동되어 노드(n1, n2)의 데이터는 비트라인(BL) 및 비트라인바(BLB)를 통해 독출되어진다.

SRAM 셀을 구비한 메모리소자는 메모리의 용량이 늘어남에 따라 타겟 스탠바이전류(target standby current)가 줄어드는 추세이므로, 셀당 스탠바이 전류를 감소시켜야 한다. 스탠바이전류를 감소시키기 위해서는 부하저항(13, 14)의 저항값이 커야 한다.

종래에는 SRAM 셀의 고부하저항은 배선용 폴리실리콘막에 고부하저항의 영역을 한정하고, 한정된 폴리실리콘막으로 이온을 주입함으로써 형성하였는데, 종래의 SRAM셀에 있어서 부하저항의 저항값을 증가시키기 위해서는 상기 폴리실리콘막의 폭을 좁게 하거나 또는 두께를 감소시켰다.

그러나, 저항값을 증가시키기 위하여 폴리실리콘막의 폭을 좁게 형성하는 방법은 포토공정의 마진에 의해 좁게 만들어주는 데 문제가 발생되며, 두께를 감소시키는 방법은 이온주입시 그 하부층에 영향을 주게되는 문제점이 있었다.

이를 해결하기 위한 다른 방법으로는 부하저항용 폴리실리콘막의 길이를 증가시켜 굴곡을 두어 길이를 증가시킴으로써 저항값을 증가시켰었다. 그러나, 이 방법 또한 포토마스킹 공정상의 어려움으로 실현하기 어려운 문제점이 있었다.

본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 용이하게 큰 저항값을 갖는 부하저항을 형성할 수 있는 SRAM 셀의 부하저항 형성방법을 제공하는 데 그 목적이 있다.

본 발명의 다른 목적은 부하저항의 값을 증가시켜 SRAM 셀의 스탠바이 전류를 감소시키고 성능을 향상시킬 수 있는 SRAM 셀의 부하저항을 형성하는 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 폴리실리콘막중 부하저항의 영역만 Ar+O₂플라즈마를 이용하여 식각한 다음 산화시켜 줌으로써 저항값을 증가시킬 수 있는 SRAM 셀의 저항형성방법을 제공하는 것이다.

도1은 고부하저항을 이용한 SRAM 셀의 등가회로도,

도2A 내지 도 2F 는 본 발명의 실시예에 따른 고부하저항을 이용한 SRAM 셀에 있어서, 고부하저항을 형성하기 위한 공정을 도시한 단면도,

도 3은 본 발명의 다른 실시예에 따른 고부하저항을 이용한 SRAM 셀에 있어서, 고부하저항의 단면도,

(도면의 주요 부분에 대한 부호의 설명)

21, 31 : 반도체 기판 22, 32 : 폴리실리콘막

22-1, 22-1 : 부하저항영역 22-2, 32-2 : 배선영역

23, 33 : 질화막 24 : 감광막

34 : 텅스텐 실리사이드막

상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 기판상에 배선 및 부하저항용 폴리실리콘막을 형성하는 단계와; 상기 폴리실리콘막상에 마스크용 절연막을 형성하는 단계와; 상기 마스크용 절연막중 상기 폴리실리콘막의 부하저항영역에 대응하는 부분을 식각하여 부하저항영역을 노출시키는 단계와; 상기 절연막을 마스크로 하여 노출된 부하저항영역을 플라즈마처리하는 단계와; 상기 절연막을 제거하는 단계를 포함하는 SRAM 셀의 부하저항을 형성하는 방법을 제공하는 것을 특징으로 한다.

상기 플라즈마 처리는 1차로 Ar 플라즈마 처리하는 단계와; 2차로 O₂플라즈마 처리하는 단계를 포함하는 것을 특징으로 한다.

1차 Ar 플라즈마 처리시 상기 절연막과 폴리실리콘막간의 식각 선택비에 의해 노출된 부하저항영역의 표면이 건식식각되고, 상기 2차 O₂플라즈마 처리시 상기 노출된 부하저항영역의 표면이 건식산화되어 부하저항의 저항값을 증가시키는 것을 특징으로 한다.

상기 폴리실리콘막을 증착하는 단계다음에 상기 폴리실리콘막중 배선영역에만 금속 실리사이드막을 형성하는 단계를 더 구비하여 부하저항영역에서의 저항값의 증가에 반하여 배선영역에서의 저항값은 최소화하도록 하는 것을 특징으로 한다.

이하 본 발명의 실시예를 첨부된 도면에 의거하여 설명하면 다음과 같다.

도 2A 내지 도 2F 는 본 발명의 일실시예에 따른 SRAM 셀의 부하저항을 형성하는 방법을 도시한 것이다.

도 2A와 같이 반도체 기판(21)상에 배선 및 부하저항용 폴리실리콘막(22)을 800Å의 두께로 증착한 다음 후속의 플라즈마 식각시 마스킹을 위한 질화막(23)을 800Å의 두께로 도 2B와 같이 증착한다.

도 2C에 도시된 바와같이, 질화막(23)상에 감광막(24)을 도포한 다음, 부하저항영역(22-1)이 한정되도록 패터닝한다. 이때, 부하저항영역(22-1)을 제외한 폴리실리콘막(22-2)은 배선으로 사용된다.

도 2D에 도시된 바와같이, 상기 감광막(24)을 마스크로 하여 상기 질화막(23)을 식각하여 폴리실리콘막(22)중 부하저항영역(22-1)의 표면을 노출시킨다. 상기 질화막 식각시 질화막(23)과 폴리실리콘막(22)의 식각선택비의 차이로 인하여 노출된 부하저항영역(22-1)의 폴리실리콘막의 표면(22-3)이 약간 식각되어진다. 남아있는 감광막(24)을 제거한다.

도 2E에 도시된 바와같이, 감광막(24)을 제거한 다음 Ar 플라즈마처리를 하면, Ar 플라즈마에 의해 노출된 부하저하영역(22-1)의 폴리실리콘막이 드라이 에칭되어 그의 표면(22-3')이 울퉁불퉁하게 된다. 따라서, 폴리실리콘막의 저항영역은 Ar 플라즈마에 의해 더 식각됨에 따라 부하저항의 면저항(sheet resistance, Rs)이 증가되어 저항값이 증가하게 된다.

도 2F 에 도시된 바와같이, Ar 플라즈마에 노출시킨 다음 O₂플라즈마처리를 하면, 폴리실리콘막의 부하저항영역(22-1)의 노출된 표면이 건식산화되어산화막(25)이 형성된다. 이에 따라 부하저항영역(22-1)의 표면이 산화됨으로써 부하저항의 저항값이 보다더 증가하게 된다.

이때, O₂플라즈마처리시 질화막(23)은 마스크로서 작용하여 부하저항영역(22-1)을 제외한 배선영역(22-2)의 폴리실리콘막이 산화되는 것을 방지하여 준다. 질화막(23)을 제거하여 주면, SRAM 셀의 높은 저항값을 갖는 부하저항을 형성하여 준다.

도 3은 본 발명의 다른 실시예에 따른 SRAM 셀의 부하저항의 단면구조를 도시한 것이다.

도 3을 참조하면, 본 발명의 다른 실시예는 배선 및 부하저항용 폴리실리콘막(32)상부에 금속 실리사이드막으로서 텅스텐 실리사이드막(33)을 형성하고, 도 2C 내지 도 2F 의 공정을 수행한다. 이로써, 폴리실리콘막(32)중 배선영역상부에만 텅스텐 실리사이드막(33)을 형성함으로써, 배선영역에서는 저항값을 최소화하고, 저항영역에서는 Ar+O₂플라즈마 처리를 하여 저항값을 증가시키도록 한다.

이상에서 자세히 설명된 바와 같이, 본 발명의 SRAM 셀의 부하저항 형성방법에 따르면, Ar+O₂플라즈마 처리를 하여 폴리실리콘막의 표면을 울퉁불퉁하게 만들어 줌과 동시에 그의 표면을 산화시켜 줌으로써, 부하저항의 저항값을 증가시키고, 이에 따라 스탠바이전류를 감소시킴과 동시에 처리속도를 향상시켜 줄 수 있는 이점이 있다.

또한, Ar+O₂플라즈마 처리에 의해 간단하게 시간을 조절함으로써 부하저항의 원하는 저항값을 정확하게 조정하는 것이 가능하므로, 저항값의 편차를 최소화할 수 있어 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Ar+O₂플라즈마에 의한 폴리실리콘막의 건식식각 및 건식산화가 수십초의 단시간내에 수행되기 때문에 수율이 향상된다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

1. 반도체 기판상에 배선 및 부하저항용 폴리실리콘막을 형성하는 단계와;

   상기 폴리실리콘막상에 마스크용 절연막을 형성하는 단계와;

   상기 마스크용 절연막중 상기 폴리실리콘막의 부하저항영역에 대응하는 부분을 식각하여 부하저항영역을 노출시키는 단계와;

   상기 절연막을 마스크로 하여 노출된 부하저항영역을 플라즈마처리하는 단계와;

   상기 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
2. 제1항에 있어서, 상기 플라즈마 처리는

   1차로 Ar 플라즈마 처리하는 단계와;

   2차로 O₂플라즈마 처리하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
3. 제2항에 있어서, 1차 Ar 플라즈마 처리시 상기 절연막과 폴리실리콘막간의 식각 선택비에 의해 노출된 부하저항영역의 표면이 건식식각되는 것을 특징으로 하는 반도체장치의 제조방법.
4. 제2항에 있어서, 상기 2차 O₂플라즈마 처리시 상기 노출된 부하저항영역의 표면이 건식산화되는 것을 특징으로 하는 반도체장치의 제조방법.
5. 제1항에 있어서, 상기 절연막은 질화막인 것을 특징으로 하는 반도체장치의 제조방법.
6. 제1항에 있어서, 상기 폴리실리콘막을 증착하는 단계다음에 상기 폴리실리콘막중 배선영역에만 금속 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.