KR100431821B1 - 반도체 소자의 비트라인 콘택 형성방법 - Google Patents

반도체 소자의 비트라인 콘택 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 비트라인 콘택 형성방법에 관한 것으로, 셀 지역의 랜딩 플러그 폴리 위와 페리 지역의 액티브를 동시에 오픈하고, 워드라인 위를 따로 오픈하여 가능한 정션 손실을 줄여 트랜지스터의 동작 특성을 향상시킬 수 있는 방법에 관한 기술이다.

Description

반도체 소자의 비트라인 콘택 형성방법{Method for forming bitline contact of semiconductor device}
본 발명은 반도체 소자의 비트라인 콘택 형성방법에 관한 것으로, 특히 워드라인위의 비트라인 콘택과 셀 및 페리 지역의 비트라인 콘택을 달리 형성하는 것에 의해 정션 손실을 줄여 반도체 소자의 제조공정 수율 및 신뢰성 향상을 도모할 수 있는 반도체 소자의 비트라인 콘택 형성방법에 관한 것이다.
종래에는 폴리 비트라인을 사용함으로 인해 셀 지역에는 비트라인 콘택을 오픈하였고, 페리 지역의 PMOS 에는 비트라인 콘택을 오픈할 수 없으므로 메탈 콘택을 오픈하여 트랜지스터가 동작되도록 하였다.
페리 지역에 비트라인 콘택이 랜딩 플러그 폴리(Landing Plug Poly) 위에 오픈되면서 저항과 캐패시턴스가 트랜지스터의 동작특성을 나쁘게 하였다.
상기한 문제들로 인해 메탈 비트라인 콘택을 액티브 영역의 위에 직접적 오픈하는 방법이 적용되었다. 즉, 셀 지역의 랜딩 플러그 폴리 위에 비트라인 콘택을 오픈하고 페리 지역의 워드라인 위와 액티브 위에 또 하나의 비트라인 콘택을 오픈하는 방법을 적용하였다.
상기와 같이 액티브와 워드라인 위를 동시에 오픈하므로 워드라인 하드 마스크와 액티브 위의 산화막의 식각률이 다르므로 정션 손실(junction loss)이 200∼300Å 정도 되어 트랜지스터의 동작 특성을 떨어 뜨리게 되는 문제점이 있다.
또한 메탈 비트라인이 적용되면서 비트라인 콘택 마스크를 두 번 사용하게 되었고, 셀 지역에 먼저 비트라인 콘택을 오픈 하였고, 페리 지역은 워드라인과 액티브 위에 또 다른 마스크를 사용하여 비트라인 콘택을 오픈 하였다.
그러나 페리 지역에 워드라인 위의 하드 마스크 질화막과 액티브 지역의 산화막의 식각률이 다르므로 정션 손실이 일어 나면서 트랜지스터의 동작특성을 나쁘게 하였다.
따라서 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 셀 지역의 랜딩 플러그 폴리 위와 페리 지역의 액티브를 동시에 오픈하고, 워드라인 위를 따로 오픈하여 가능한 정션 손실을 줄여 트랜지스터의 동작 특성을향상시킬 수 있는 반도체 소자의 비트라인 콘택 형성방법을 제공함에 있다.
도 1 내지 도 8 은 본 발명의 방법에 따른 비트라인 콘택 형성공정 단계를 도시한 단면도
<도면의 주요 부분에 대한 부호의 설명>
1 : 워드라인 2 : 제1 산화막
3 : 랜딩 플러그 폴리 4 : 제2 산화막
5 : 제1 비트라인 콘택 마스크 6 : 비트라인
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 비트라인 콘택 형성방법은,반도체 기판상에 워드라인을 형성하고, 전체표면 상부에 제1 산화막을 형성하는 단계와;상기 셀 지역의 제1 산화막을 랜딩 플러그 폴리 마스크를 이용한 식각공정으로 식각하는 단계와;전체 구조 상부에 랜딩 플러그 폴리를 증착한 후에 CMP 공정으로 상기 랜딩 플러그 폴리를 분리시키는 단계와;전체 구조 상부에 제2 산화막을 일정 두께 형성하는 단계와;상기 셀 지역과 페리 지역의 비트라인 콘택으로 예정된 액티브 영역을 오픈하기 위한 제1 비트라인 콘택 마스크를 형성하는 단계와;상기 제1 비트라인 콘택 마스크를 이용하여 제2 산화막 및 제1 산화막을 식각하여 셀 지역과 페리 지역의 비트라인 콘택으로 예정된 액티브 영역을 오픈 시키는 단계와;제2 비트라인 콘택 마스크를 이용한 식각 공정으로 상기 워드라인 상부의 제2 산화막을 식각하여 워드라인 상부를 오픈시키는 단계와;전체 구조 상부에 비트라인을 증착한 후에 패터닝하는 단계를 포함하는 것을 특징으로 한다.상기한 본 발명의 방법에서,상기 제1 산화막의 증착 두께는 2000∼8000Å 로 하고,상기 랜딩 플러그 폴리의 증착 두께는 500∼3000Å 로 하며,상기 제2 산화막의 증착 두께는 500∼2000Å 로 하는 것을 특징으로 한다.또한 상기 본 발명의 목적을 달성하기 위한 본 발명의 방법은,반도체 기판상에 워드라인을 형성하고, 전체표면 상부에 제1 산화막을 형성하는 단계와;상기 셀 지역의 제1 산화막을 랜딩 플러그 폴리 마스크를 이용한 식각공정으로 식각하는 단계와;전체 구조 상부에 랜딩 플러그 폴리를 증착한 후에 CMP 공정으로 상기 랜딩 플러그 폴리를 분리시키는 단계와;전체 구조 상부에 제2 산화막을 일정 두께 형성하는 단계와;제2 비트라인 콘택 마스크를 이용한 식각 공정으로 상기 워드라인 상부의 제2 산화막을 식각하여 워드라인 상부를 오픈시키는 단계와;상기 셀 지역과 페리 지역의 비트라인 콘택으로 예정된 액티브 영역을 오픈하기 위한 제1 비트라인 콘택 마스크를 형성하는 단계와;상기 제1 비트라인 콘택 마스크를 이용하여 제2 산화막 및 제1 산화막을 식각하여 셀 지역과 페리 지역의 비트라인 콘택으로 예정된 액티브 영역을 오픈 시키는 단계와;전체 구조 상부에 비트라인을 증착한 후에 패터닝하는 단계를 포함하는 것을 특징으로 한다.이하 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대해 상세히 설명하기로 한다.
도 1 내지 도 8은 본 발명의 방법에 따른 비트라인 콘택 형성 공정단계를 도시한 단면도이다.
도 1을 참조하면, 반도체 기판상에 워드라인(1)을 형성하고, 전체 표면 상부에 제1 산화막(2)을 2000∼8000Å으로 증착한다.
도 2를 참조하면, 랜딩 플러그 폴리 마스크(미도시)를 이용한 사진식각공정으로 셀 지역의 제1 산화막(2)을 식각한다.
도 3을 참조하면, 전체 구조 상부에 랜딩 플러그 폴리(3)를 증착한 후에 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하 'CMP'라 함) 공정으로 랜딩 플러그 폴리(3)를 분리시킨다.
도 4를 참조하면, 전체 구조 상부에 제2 산화막(4)을 500∼2000Å 정도로 증착한다.
도 5를 참조하면, 제2 산화막(4)의 상부에 셀 지역과 페리 지역의 비트라인 콘택으로 예정된 액티브 영역을 오픈하기 위한 제1 비트라인 콘택 마스크(5)를 형성한 상태의 단면도이다.
도 6을 참조하면, 제1 비트라인 콘택 마스크(5)를 마스크로 제2 산화막(4)을 식각하여 셀 지역과 페리 지역의 비트라인 콘택으로 예정된 액티브 영역을 오픈한다.
도 7을 참조하면, 제2 비트라인 콘택 마스크(미도시)를 이용하여 워드라인(1) 상부의 제2 산화막(4)을 식각한다.
도 8을 참조하면, 전체 구조 상부에 비트라인을 증착한 후에 패터닝한다.
한편, 상기한 본 발명의 공정 과정에서 상기 제1 비트라인 콘택 마스크와 제2 비트라인 콘택 마스크의 공정순서를 서로 바꾸어 진행할 수도 있다.
이상 상술한 바와 같은 본 발명의 방법, 즉 셀 지역의 랜딩 플러그 폴리 위와 페리 지역의 액티브를 동시에 오픈하고, 워드라인 위를 따로 오픈함으로써 가능한 정션 손실을 줄여 트랜지스터의 동작 특성을 향상시킬 수 있다.

Claims (8)

  1. 반도체 기판상에 워드라인을 형성하고, 전체표면 상부에 제1 산화막을 형성하는 단계와;
    상기 셀 지역의 제1 산화막을 랜딩 플러그 폴리 마스크를 이용한 식각공정으로 식각하는 단계와;
    전체 구조 상부에 랜딩 플러그 폴리를 증착한 후에 CMP 공정으로 상기 랜딩 플러그 폴리를 분리시키는 단계와;
    전체 구조 상부에 제2 산화막을 일정 두께 형성하는 단계와;
    상기 셀 지역과 페리 지역의 비트라인 콘택으로 예정된 액티브 영역을 오픈하기 위한 제1 비트라인 콘택 마스크를 형성하는 단계와;
    상기 제1 비트라인 콘택 마스크를 이용하여 제2 산화막 및 제1 산화막을 식각하여 셀 지역과 페리 지역의 비트라인 콘택으로 예정된 액티브 영역을 오픈 시키는 단계와;
    제2 비트라인 콘택 마스크를 이용한 식각 공정으로 상기 워드라인 상부의 제2 산화막을 식각하여 워드라인 상부를 오픈시키는 단계와;
    전체 구조 상부에 비트라인을 증착한 후에 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성방법
  2. 제 1 항에 있어서,
    상기 제1 산화막의 증착 두께는 2000∼8000Å 로 하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성방법
  3. 제 1 항에 있어서,
    상기 랜딩 플러그 폴리의 증착 두께는 500∼3000Å 로 하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성방법
  4. 제 1 항에 있어서,
    상기 제2 산화막의 증착 두께는 500∼2000Å 로 하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성방법
  5. 반도체 기판상에 워드라인을 형성하고, 전체표면 상부에 제1 산화막을 형성하는 단계와;
    상기 셀 지역의 제1 산화막을 랜딩 플러그 폴리 마스크를 이용한 식각공정으로 식각하는 단계와;
    전체 구조 상부에 랜딩 플러그 폴리를 증착한 후에 CMP 공정으로 상기 랜딩 플러그 폴리를 분리시키는 단계와;
    전체 구조 상부에 제2 산화막을 일정 두께 형성하는 단계와;
    제2 비트라인 콘택 마스크를 이용한 식각 공정으로 상기 워드라인 상부의 제2 산화막을 식각하여 워드라인 상부를 오픈시키는 단계와;
    상기 셀 지역과 페리 지역의 비트라인 콘택으로 예정된 액티브 영역을 오픈하기 위한 제1 비트라인 콘택 마스크를 형성하는 단계와;
    상기 제1 비트라인 콘택 마스크를 이용하여 제2 산화막 및 제1 산화막을 식각하여 셀 지역과 페리 지역의 비트라인 콘택으로 예정된 액티브 영역을 오픈 시키는 단계와;
    전체 구조 상부에 비트라인을 증착한 후에 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성방법
  6. 제 5 항에 있어서,
    상기 제1 산화막의 증착 두께는 2000∼8000Å 로 하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성방법
  7. 제 5 항에 있어서,
    상기 랜딩 플러그 폴리의 증착 두께는 500∼3000Å 로 하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성방법
  8. 제 5 항에 있어서,
    상기 제2 산화막의 증착 두께는 500∼2000Å 로 하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성방법
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