JPH01119058A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＳＲＡＭ（スタティックＲＡＭ）等の各メモ
リセルのフリップフロップ回路に接地配線層が配線され
るメモリ装置に関する。

〔発明の概要〕

本発明は、メモリセルが少なくとも７９７７７０７１回
路とアクセストランジスタで構成されたメモリ装置にお
いて、そのＭＩＳＩ−ランジスタの不純物拡散層と連続
する接地配線層を不純物拡散領域上に少なくとも半導体
金属化合物層が形成される構造とすることにより、その
抵抗値の低減とセルサイズの縮小化等を実現するもので
ある。

〔従来の技術〕

ＳＲＡＭ等のメモリ装置においては、メモリセルを構成
するフリップフロップ回路のＭＩＳトランジスタに接地
配線が行われている。

第３図は、一般的なＳＲＡＭのメモリセル（抵抗負荷型
）の回路構成である。ＮＭＯ３トランジスタ５１，５２
はドレイン−ゲート間が相互に接続されている。そじて
、そのドレインは抵抗５５゜５６が接続され、これらＭ
ＯＳトランジスタ５１゜５２および抵抗５５．５６によ
りフリップフロップ回路が構成されている。また、ビッ
ト線との間はアクセストランジスタ５３．５４が設けら
れている、そして、上記ＮＭＯ３トランジスタ５１゜５
２の共通に接続されたソースは接地されている。

このような接地配線が行われるＳＲＡＭとして、第４図
にその断面を示す装置が知られている。第４図中、半導
体基板６１のフィールド酸化膜６２゜６２の間で臨むＮ
°型の不純物拡散領域は、接地配線層６３である。この
接地配線層６３は、図中幅Ｗで形成され、所定の不純物
を半導体基板６１に拡散して形成される。そして、図示
しないフリップフロップ回路のＭＯＳトランジスタと接
続される。

また、第５図に他の従来のＳＲＡＭのメモリセルの一部
を示す、このメモリセルでは、フィールド酸化膜７１上
に、駆動トランジスタのゲート電極７２．７２が形成さ
れている。そして、接地配線層７０は、これらと眉間絶
縁膜（図示せず。）を介して積層して形成されている。

この接地配線層７０゛は、ゲート電極と共に若しくは別
個に形成されるポリサイド構造（例えばタングステン−
ポリサイド構造）であり、所定の配線パターンとなるよ
うにパターニングされている。

〔発明が解決しようとする問題点〕

しかしながら、上述のメモリ装置では、次のような問題
が生ずる。

まず、第４図に示すような半導体基板６１の不純物拡散
領域を接地配線層６３とするメモリ装置では、不純物拡
散領域のシート抵抗が５０〜１００Ω／口と高いため、
パターンルールの４〜５倍の幅Ｗが必要とされる。従っ
て、それだけ面積を必要とし、メモリセルのサイズの縮
小化が容易でない。

また、第５図に示すようなメモリ装置において、ゲート
電極と同じ材料層（例えば多結晶シリコン層）で接地配
線層７０を形成した場合では、ゲート電極と共にパター
ニングする必要が生ずるために、フォトリソグラフィー
の限界等に起因する材料層のパターニングの精度にセル
サイズの縮小化が制限される。また、その抵抗値も５〜
ｌＯΩ／口までしか下がらない。

また、第５図に示すメモリ装置において、−ｉ追加して
接地配線Ｊｉ７０を形成し、これをゲート電極と異なる
層とした場合では、ビット線等のＡｌ配線層の形成時の
段差が大きくなる。従ってビット線の段切れ等が問題と
なる。また、上記接地配線層７０の形成のための製造工
程は大幅に増加する。また、−層追加して異なる層とし
た場合、被接続部とのコンタクトが必要なり、その結果
、コンタクト抵抗の問題も生ずる。

そこで、本発明は上述の問題点に鑑み、比較的簡便な工
程で低抵抗な接地配線層を形成し、メモリセルのサイズ
の縮小化等を実現するメモリ装置の提供を目的とする。

〔問題点を解決するための手段〕

本発明は、メモリセルが少なくともフリップフロップ回
路とアクセストランジスタで構成されたメモリ装置にお
いて、上記フリップフロップ回路を構成するＭｉｓトラ
ンジスタの不純物拡散層と連続し不純物拡散領域からな
る接地配線層上に少なくとも半導体金属化合物層が形成
されるメモリ装置により上述の問題点を解決する。

〔作用〕

不純物拡散領域からなる接地配線層上に半導体金属化合
物層を形成することにより、当該接地配線層の低抵抗化
を図ることができ、パターニングや段差に伴う問題も解
決される。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

本実施例のメモリ装置は、ＳＲＡＭであり、不純物拡散
領域上がシリサイド化された構造を有している。

その構造は、まず、第１図に示すように、半導体基板Ｉ
Ｏ上に図中斜線領域で示すフィールド酸化膜１１．１２
が形成される。そして、平面上フィールド酸化膜１１．
１２に区切られた半導体領域に、フリップフロップ回路
を構成するＭｏＳトランジスタ１３，１４が形成され、
アクセストランジスタ１５．１６が形成されている。そ
して、本実施例のメモリ装置には、第１図中に点を付し
た領域で示され、不純物拡散領域上が金属半導体化合物
層を形成するようにシリサイド化されてなる接地配線層
１が形成されている。

上記ＭＯＳトランジスタ１３は、シリサイド化された接
地配線層ｌと接続する不純物拡散領域２２と、多結晶シ
リコン層３２と接続する不純物拡散領域２１とをそれぞ
れソース領域、ドレイン領域とし、略■字状の多結晶シ
リコン層３１をゲート電極としている。このＭＯＳトラ
ンジスタ１３とゲート−ドレインが相互接続されるＭＯ
Ｓトランジスタ１４は、同様にシリサイド化された接地
配線層ｌと接続する不純物拡散領域２３と、多結晶シリ
コン層３１と接続する不純物拡散領域２４とをそれぞれ
ソース領域、ドレイン領域とし、略し字状の上記多結晶
シリコン層３２をゲート電極としている。

上記アクセストランジスタ１５は、上記不純物拡散領域
２４およびコンタクトホール３４を介してピント線と接
続する不純物拡散領域２５をソース・ドレイン領域とし
、そのゲート電極は、ワード線である多結晶シリコン層
３３である。また、上記アクセストランジスタ１６は、
多結晶シリコン１Ｗ３２に接続される不純物拡散領域ｚ
６と、不純物拡散領域２７をソース・ドレイン領域とし
、同様にそのゲート電極は、ワード線である多結晶シリ
コン層３３である。

そして、上記接地配線層１は、２つのメモリセルの間に
形成されており、フィールド酸化膜１１とフィールド酸
化膜１７の間に挟まれて存在する。

この接地配線［１は、ワード線の長手方向を延在される
方向とし、図示のメモリセルでは、ＭＯＳトランジスタ
１３の上記不純物拡散領域２２と接続し、さらにＭＯＳ
トランジスタ１４の上記不純物拡散領域２３と接続する
。この接地配線層１は、半導体基板ＩＯに形成された高
濃度不純物拡散領域上をシリサイド化した構造を有して
いる。接地配線層１は、シリサイド化されているために
低抵抗であり、従って、その幅Ｗ、は、パターンルール
（デザインルール）の最小限の幅でも良い、シリサイド
化すなわち金属半導体化合物層の形成は、例えば表面に
Ｔｉ（チタン）等を堆積して熱処理することで行われる
。

上記シリサイド化が行われる高濃度不純物拡散領域は、
上記不純物拡散領域２２．２３と連続である。従って、
このような接地配線層１を形成することにより、ポリサ
イド構造等を採る場合に比較して、配線の段差が緩和さ
れる。さらに工程もシリサイド化を行う工程で十分であ
り、簡便な工程で良い。また、パターンルールによる制
約もないため、メモリセルのサイズを十分に小さくでき
る。また、シリサイド化される上記高濃度不純物拡散領
域は上記不純物拡散領域２２．２３と連続であり、これ
ら不純物拡散領域２２．２３とのコンタクトに際して、
コンタクト抵抗が無い、一般に、シリサイド化によって
は、接合のリークやゲート破壊も問題となるが、本実施
例のシリサイド化は基板（ウェル）と等電位なため問題
とならない、また、接地配線層１自体が十分に低抵抗化
されていることは勿論である。さらに、メモリセルはシ
リサイド化された接地配線層１に囲まれ、ＳＲＡＭセル
の縮小化に伴って問題になると思われるソフトエラーに
も強い構造となっている。

次に、本発明のメモリ装置を明確にするため、その製造
方法について説明する。

（ａ）　　まず、第２図ａに示すように、選択酸化法等
により、半導体基板４１上に素子分離のためのフィール
ド酸化膜４２．４２を形成する。一対のフィールド酸化
膜４２．４２は、パターンルールの最小限の幅だけ離間
して形成される０次に、ゲート酸化膜４３を形成する。

ゲート酸化膜４３の形成後、ゲート電極となる多結晶シ
リコン層４４を被着し、バターニングする０次に、その
多結晶シリコン層４４をサイ°ドウオール等となる酸化
膜４５により被覆する。

次に、イオン注入のバッファ層となる酸化Ｍ４８を形成
するために、２００人程入熱酸化を行う。

そして、イオン注入によりフィールド酸化膜４２や多結
晶シリコンＩＩＪ４４とセルファラインで不純物を半導
体基板４１に導入する。このイオン注入で高濃度不純物
拡散領域４６が形成される。

山）次に、第２図すに示すように、金属半導体化合物層
を形成する領域を除いてレジスト層４７で選択的に被覆
する。レジスト層４７は、多結晶シリコン層４４上の一
部で開口しても問題ない、そして、このレジスト層４７
を用いて、上記バッファ層として用いた酸化膜４８を除
去する。すると、高濃度不純物拡散領域４６の表面が露
出することになる。

（Ｃ１続いて、上記レジスト層４７を除去し、全面に金
属半導体化合物層を形成するための金属を被着する。こ
の金属は例えばチタンであり、或いは他のタングステン
やコバルト等の金属でも良い。

このような金属の被着後、熱処理を行ってシリサイド化
を図る。すると、第２図Ｃに示すように、上記高濃度不
純物拡散領域４６の表面に、は、金属半導体化合物層４
９が形成されることになる。化合物とならなかった上記
金属に関しては、酸等により容易に除去することができ
る。

以上の工程により、１〜２Ω／口程度の低抵抗な接地配
線層が形成される。その工程は、レジスト層４７を形成
し、選択的に金属を被着し、熱処理等を行うだけであり
、接地配線層として別個の層を形成する場合に比較して
簡便な工程となっている。

なお、本発明のメモリ装置は、上述の実施例に限定され
ずその要旨を変更しない範囲での種々の変更が可能であ
る。

〔発明の効果〕

本発明のメモリ装置は、接地配線層の構造を不純物拡散
領域上に金属半導体化合物層を積層した構造としている
ために、低抵抗化がなされ、狭い幅で十分な接地配線層
としての機能が得られる。

また、パターンルールの最小限の幅を用いることができ
、さらにゲート電極と同じ材料層を用いる必要もないた
めに、メモリセルのサイズを容易に縮小化することがで
きる。また、金属半導体化合物層はウェル等と等電位の
不純物拡散領域上に形成されるため、接合でのリークや
ゲート破壊等の問題は生じない、また、接地配線層をセ
ルを構成する層と別個に形成する材料層としないため、
コンタクト抵抗も問題もなく、段差等も緩和され、工程
上も簡便とされる。また、ソフトエラー等にも強い構造
となる。

【図面の簡単な説明】

第１図は本発明のメモリ装置の一例の要部のレイアウト
、第２図ａ〜第２図Ｃは本発明のメモリ装置の一例を製
造するための工程を説明するためのそれぞれ工程断面図
、第３図は一般的なＳＲＡＭのメモリセルの回路図、第
４図は従来のメモリ装置の一例を説明するための断面図
、第５図は他の従来のメモリ装置の一例を説明するため
の平面図である。 １・・・接地配線層 ４６・・・高濃度不純物拡散領域 ４９・・・金属半導体化合物層 特許出願人　　　ソニー株式会社 代理人弁理士　小泡　晃（他２名） 本発ＥＰｌの又七り縫の一汐り 第１図 第２図ａ 第２図す 第２図Ｃ

Claims (1)

【特許請求の範囲】
1. 　メモリセルが少なくともフリップフロップ回路とアク
   セストランジスタで構成されたメモリ装置において、上
   記フリップフロップ回路を構成するＭＩＳトランジスタ
   の不純物拡散層と連続し不純物拡散領域からなる接地配
   線層上に少なくとも金属半導体化合物層が形成されるメ
   モリ装置。