JPS61183954A - 読み出し専用半導体記憶装置の製造方法 - Google Patents
読み出し専用半導体記憶装置の製造方法Info
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- JPS61183954A JPS61183954A JP60022942A JP2294285A JPS61183954A JP S61183954 A JPS61183954 A JP S61183954A JP 60022942 A JP60022942 A JP 60022942A JP 2294285 A JP2294285 A JP 2294285A JP S61183954 A JPS61183954 A JP S61183954A
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野〕
本発明は半導体メモリ装置又は半導体メモリを内蔵した
ＣＰＵなどにおけるメモリ素子の製造方法に関するもの
で、特に読み出し専用メモリ（ＲＯＭ ： Ｒｅａｄ
０ｎｌｙ Ｍｅｍｏｒｙ ＞におけるメモリ素子の製造
方法に係わるものである。
ＣＰＵなどにおけるメモリ素子の製造方法に関するもの
で、特に読み出し専用メモリ（ＲＯＭ ： Ｒｅａｄ
０ｎｌｙ Ｍｅｍｏｒｙ ＞におけるメモリ素子の製造
方法に係わるものである。
一般にＲＯＭは、ウェハ製造工程の途中でマスクを用い
て情報が書き込まれるのでマスクプログラムＲＯＭと呼
ばれている。このＲＯＭにおいて情報の遺き込みに広く
採用されている方式として、コンタクト方式、トランジ
スタの有無によって情報を書き込むいわゆるＳ（ソース
）Ｄ（ドレイン）Ｇ（ゲート）方式、トランジスタの閾
厨埴電圧を書き込み情報に応じて異ならせる方式、の３
つがある。他方、メモリセルの回路的構成に基づくＮＯ
Ｒ型ＲＯＭとＮＡＮＤ−ＮＯＲ型ＲＯＭという方式の別
は方も有り、さらにＲＯＭを使用するシステム側からみ
ると同期型ＲＯＭと非同期型ＲＯＭというような方式の
別は方もある。そして高速動作に適したＲＯ’Ｍとして
はＮＯＲ型ＲＯＭが、低速の場合にはＮＡＮＤ−ＮＯＲ
型ＲＯＭがそれぞれ使用されることが多い。
て情報が書き込まれるのでマスクプログラムＲＯＭと呼
ばれている。このＲＯＭにおいて情報の遺き込みに広く
採用されている方式として、コンタクト方式、トランジ
スタの有無によって情報を書き込むいわゆるＳ（ソース
）Ｄ（ドレイン）Ｇ（ゲート）方式、トランジスタの閾
厨埴電圧を書き込み情報に応じて異ならせる方式、の３
つがある。他方、メモリセルの回路的構成に基づくＮＯ
Ｒ型ＲＯＭとＮＡＮＤ−ＮＯＲ型ＲＯＭという方式の別
は方も有り、さらにＲＯＭを使用するシステム側からみ
ると同期型ＲＯＭと非同期型ＲＯＭというような方式の
別は方もある。そして高速動作に適したＲＯ’Ｍとして
はＮＯＲ型ＲＯＭが、低速の場合にはＮＡＮＤ−ＮＯＲ
型ＲＯＭがそれぞれ使用されることが多い。
上記のような方式によるＲＯＭの別は方のうち、高速動
作に適したＮＯＲ型ＲＯＭには、その回路設計の容易さ
、情報書き込みの容易さおよび確実さに加えて、情報の
書き込み工程が全工程の後半にあることから生産対応上
の効果があるコンタクト方式を採用することが多い。
作に適したＮＯＲ型ＲＯＭには、その回路設計の容易さ
、情報書き込みの容易さおよび確実さに加えて、情報の
書き込み工程が全工程の後半にあることから生産対応上
の効果があるコンタクト方式を採用することが多い。
第５図はこのコンタクト方式を採用した従来のＲＯＭの
メモリセル部分の構成を示すパターン平面図である。図
において破線で囲んだ領域が１つのメモリセル１であり
、複数のメモリセルが横方向および縦方向に配列されて
いる。１つのメモリセル１は１つのＭＯＳトランジスタ
で構成され、さらにメモリセル１はドレインとなる拡散
領域２、図中横方向に配列されたＭｏＳトランジスタの
共通ソースとなる拡散領域３、横方向に配列されたＭＯ
Ｓトランジスタの共通ゲート電極となる多結晶シリコン
層により構成されたワード線４および図中縦方向に配列
されたＭｏ８ トランジスタのドレイン（拡散領域２）
が書き込み情報に応じてコンタクトホール５を介して選
択的に接続されるアルミニウムにより構成されたデータ
線６がらなっている。
メモリセル部分の構成を示すパターン平面図である。図
において破線で囲んだ領域が１つのメモリセル１であり
、複数のメモリセルが横方向および縦方向に配列されて
いる。１つのメモリセル１は１つのＭＯＳトランジスタ
で構成され、さらにメモリセル１はドレインとなる拡散
領域２、図中横方向に配列されたＭｏＳトランジスタの
共通ソースとなる拡散領域３、横方向に配列されたＭＯ
Ｓトランジスタの共通ゲート電極となる多結晶シリコン
層により構成されたワード線４および図中縦方向に配列
されたＭｏ８ トランジスタのドレイン（拡散領域２）
が書き込み情報に応じてコンタクトホール５を介して選
択的に接続されるアルミニウムにより構成されたデータ
線６がらなっている。
Ｍｏ図は第５図のようなパターンを持つＲＯＭの等価回
路図である。コンタクト方式のＲＯＭはその名の通り、
ウェハプロセス中のコンタクト形成時に情報を書き込む
ため、コンタク！・ホール５によるコンタクトの有無が
情報の“’１”、”Ｏ”に対応している。
路図である。コンタクト方式のＲＯＭはその名の通り、
ウェハプロセス中のコンタクト形成時に情報を書き込む
ため、コンタク！・ホール５によるコンタクトの有無が
情報の“’１”、”Ｏ”に対応している。
ところで、第５図のようなパターンを持つ従来のＲＯＭ
では、メモリセル用ＭＯ８トランジスタのドレインとな
る拡散領域２はコンタクトボール５を介してデータ線６
に接続される。ここで拡散領［２はシリコンによって構
成され、他方、データ線６はアルミニウム等の金属で構
成されており、両者の仕事関数が異なっている。仕事関
数が異なる材料同志の接触抵抗を十分に小さくするため
にはコンタクトホール５の面積を大きくとる必要がある
。しかも、基板との短絡を防止するためにコンタクトホ
ール５の周囲と拡散領［２の周囲との間の距離も十分に
取る必要がある。このために、各ドレインの拡散領ｈｉ
！２の占有面積が広くなって一つのメモリセル１の面積
が広くなり、大きな記憶容量のＲＯＭの場合にはチップ
面積が大きくなって価格の上昇をもたらす。
では、メモリセル用ＭＯ８トランジスタのドレインとな
る拡散領域２はコンタクトボール５を介してデータ線６
に接続される。ここで拡散領［２はシリコンによって構
成され、他方、データ線６はアルミニウム等の金属で構
成されており、両者の仕事関数が異なっている。仕事関
数が異なる材料同志の接触抵抗を十分に小さくするため
にはコンタクトホール５の面積を大きくとる必要がある
。しかも、基板との短絡を防止するためにコンタクトホ
ール５の周囲と拡散領［２の周囲との間の距離も十分に
取る必要がある。このために、各ドレインの拡散領ｈｉ
！２の占有面積が広くなって一つのメモリセル１の面積
が広くなり、大きな記憶容量のＲＯＭの場合にはチップ
面積が大きくなって価格の上昇をもたらす。
そこで、本発明者は上記従来のＲＯＭが持つ欠点を除去
する目的で、第７図のパターン平面図および第８図の断
面図のようなＲＯＭを既に発明した。このＲＯＭは特願
昭５８−７５０２６号の願書に添附された明細書に記載
されているものであり、以下、これについて説明する。
する目的で、第７図のパターン平面図および第８図の断
面図のようなＲＯＭを既に発明した。このＲＯＭは特願
昭５８−７５０２６号の願書に添附された明細書に記載
されているものであり、以下、これについて説明する。
このＲＯＭはＮチャネルのＭＯＳトランジスタをメモリ
セルとして用いたものであり、第７図中、破線で囲んだ
領域が一つのメモリセル１０である。そして複数のメモ
リセルが横方向および縦方向にマトリックス状態に配列
されている。上述した第５図と同様に一つのメモリセル
は一つのＭｏ８ トランジスタで構成されている。Ｐ型
のシリコン半導体基板１７内には各メモリセル１ｏのド
レインとなるＮ＋型領領域１２設けられる。ざらに前記
基板１１内には、図中、横方向に配列された複数のメモ
リセルの共通ソース領域となるＮ＋型領領域３が横方向
に延長して設けられる。また、横方向に配列された複数
のメモリセルにおいて、各Ｎ＋型領１ａ”１２．１３間
を横切るように、横方向に配列された複数のメモリセル
の共通ゲートＮ極となる第１ａ目の多結晶シリコンから
なるワード線１４が延長して ゛設けられている
。さらに各メモリセルのドレインとなるＮ＋型領領域１
２表面は、横方向に配列された２行分のメモリセル毎に
開孔されたコンタクトホール１５を介して第２層目の多
結晶シリコンからなる配線層１６と接続されており、こ
の配線層１６の端部は前記共通ゲート電極であるワード
線１４上まで延在するように設けられている。横方向に
配列された？！数のメモリセルには、ドレインであるＮ
＋型領領域１２苫き込みデータに応じて設けられるコン
タクトホール１７を介して選択的に接続されたアルミニ
ウムからなるデータ１１８が共通に設けられる。
セルとして用いたものであり、第７図中、破線で囲んだ
領域が一つのメモリセル１０である。そして複数のメモ
リセルが横方向および縦方向にマトリックス状態に配列
されている。上述した第５図と同様に一つのメモリセル
は一つのＭｏ８ トランジスタで構成されている。Ｐ型
のシリコン半導体基板１７内には各メモリセル１ｏのド
レインとなるＮ＋型領領域１２設けられる。ざらに前記
基板１１内には、図中、横方向に配列された複数のメモ
リセルの共通ソース領域となるＮ＋型領領域３が横方向
に延長して設けられる。また、横方向に配列された複数
のメモリセルにおいて、各Ｎ＋型領１ａ”１２．１３間
を横切るように、横方向に配列された複数のメモリセル
の共通ゲートＮ極となる第１ａ目の多結晶シリコンから
なるワード線１４が延長して ゛設けられている
。さらに各メモリセルのドレインとなるＮ＋型領領域１
２表面は、横方向に配列された２行分のメモリセル毎に
開孔されたコンタクトホール１５を介して第２層目の多
結晶シリコンからなる配線層１６と接続されており、こ
の配線層１６の端部は前記共通ゲート電極であるワード
線１４上まで延在するように設けられている。横方向に
配列された？！数のメモリセルには、ドレインであるＮ
＋型領領域１２苫き込みデータに応じて設けられるコン
タクトホール１７を介して選択的に接続されたアルミニ
ウムからなるデータ１１８が共通に設けられる。
第８図は上記第７図のＸ−Ｘ線に沿った一つのメモリセ
ルの断面構造を示す。２０は素子分離用のフィールド酸
化膜、２１はワード線１４の下部に設けられている酸化
膜、２２乃至２４はそれぞれ酸化膜である。なお、上記
フィールド酸化膜２０下部の基板１１の表面に反転防止
層２５が設けられている。
ルの断面構造を示す。２０は素子分離用のフィールド酸
化膜、２１はワード線１４の下部に設けられている酸化
膜、２２乃至２４はそれぞれ酸化膜である。なお、上記
フィールド酸化膜２０下部の基板１１の表面に反転防止
層２５が設けられている。
このような構成のＲＯＭは、メモリセル用トランジスタ
のドレインであるＮ＋型領領域１２、アルミニウムから
なるデータ線１８を直接に接続するのではなく、まず、
Ｎ＋型領領域１２表面の一部にコンタクトホール１５を
介して、多結晶シリコンからなる配線層１６を接続し、
更に上記配線層１６を、書き込みデータに応じて選択的
に設けられたコンタクトホール１７を介して、アルミニ
ウムにより構成されたデータ線１８と接続するようにし
たものである。Ｎ＋型領領域１２配線層１６とは共にシ
リコンを構成材料としているので仕事関数は等価である
。このため、両者間の接触抵抗は接触している面積が狭
くても十分小さくでき、コンタクトパッドコ５のＮ＋型
領領域１２上面積を縮小できる。更に、前記コンタクト
ホール１５を介してＮ＋型領領域１２配線層１６とを接
続する際に、フィールド酸化ｌ１１２０側はセルファラ
イン構造にでき、コンタクトホール１５はワード線１４
側にのみ適度な距離を保てばよい。従って、Ｎ＋梨型領
域２自体の面積を十分狭くでき、メモリセルで換算して
前述した第５図のものよりも２０〜５０％程度縮小され
る。
のドレインであるＮ＋型領領域１２、アルミニウムから
なるデータ線１８を直接に接続するのではなく、まず、
Ｎ＋型領領域１２表面の一部にコンタクトホール１５を
介して、多結晶シリコンからなる配線層１６を接続し、
更に上記配線層１６を、書き込みデータに応じて選択的
に設けられたコンタクトホール１７を介して、アルミニ
ウムにより構成されたデータ線１８と接続するようにし
たものである。Ｎ＋型領領域１２配線層１６とは共にシ
リコンを構成材料としているので仕事関数は等価である
。このため、両者間の接触抵抗は接触している面積が狭
くても十分小さくでき、コンタクトパッドコ５のＮ＋型
領領域１２上面積を縮小できる。更に、前記コンタクト
ホール１５を介してＮ＋型領領域１２配線層１６とを接
続する際に、フィールド酸化ｌ１１２０側はセルファラ
イン構造にでき、コンタクトホール１５はワード線１４
側にのみ適度な距離を保てばよい。従って、Ｎ＋梨型領
域２自体の面積を十分狭くでき、メモリセルで換算して
前述した第５図のものよりも２０〜５０％程度縮小され
る。
他方、互いに仕事関数が異なるアルミニウムからなるデ
ータ線１８と多結晶シリコンからなる配線層１６との接
続を行なう場合に、配線層１６はワード線１４の上方ま
で延長されており、その平面距離はＮ＋型領領域１２り
も十分に長くされている。従って、データ線１８と配置
１６との接続部分であるコンタクトホール１７の面積は
Ｎ＋型領領域１２面積の大きざにかかわらず十分広くと
ることができる。、これにより、コンタクトホールの面
積で決定さる接触抵抗の大きざによるトランジスタの電
圧、電流特性の劣化もなく、高密度化が可能にされてい
る。
ータ線１８と多結晶シリコンからなる配線層１６との接
続を行なう場合に、配線層１６はワード線１４の上方ま
で延長されており、その平面距離はＮ＋型領領域１２り
も十分に長くされている。従って、データ線１８と配置
１６との接続部分であるコンタクトホール１７の面積は
Ｎ＋型領領域１２面積の大きざにかかわらず十分広くと
ることができる。、これにより、コンタクトホールの面
積で決定さる接触抵抗の大きざによるトランジスタの電
圧、電流特性の劣化もなく、高密度化が可能にされてい
る。
このように第７図図示のＲＯＭでは、前述した第５図図
示のＲＯＭに比較して大幅なセルサイズの縮小が可能で
ある。しかしながら、かかるセルにおいても、更に大容
量化実現のため微細化が進むと、第８図に示すようにコ
ンタクトホール（ベリードコンタクトホール）１５の形
成に際してミス・アライメントのための余裕Ａと、コン
タクト部の面積を確保する目的で、同様にミス・アライ
メントのための余裕を含んだ距離Ｂとがセルの大きな部
分を占めることが問題となってくる。マスク・アライメ
ントの精度を上げる事にも限界があるため、この問題を
解決しなければ更に大幅な高密度化は望めない。
示のＲＯＭに比較して大幅なセルサイズの縮小が可能で
ある。しかしながら、かかるセルにおいても、更に大容
量化実現のため微細化が進むと、第８図に示すようにコ
ンタクトホール（ベリードコンタクトホール）１５の形
成に際してミス・アライメントのための余裕Ａと、コン
タクト部の面積を確保する目的で、同様にミス・アライ
メントのための余裕を含んだ距離Ｂとがセルの大きな部
分を占めることが問題となってくる。マスク・アライメ
ントの精度を上げる事にも限界があるため、この問題を
解決しなければ更に大幅な高密度化は望めない。
本発明は、データ線を形成する金属配線層のコンタクト
パッドとなる多結晶シリコンの電極層が、セルフ・アラ
イメント構造でベリードコンタクトを形成することがで
き、更に大幅な高密度化が可能な読み出し専用半導体装
置の製造方法を提供しようとするものである。
パッドとなる多結晶シリコンの電極層が、セルフ・アラ
イメント構造でベリードコンタクトを形成することがで
き、更に大幅な高密度化が可能な読み出し専用半導体装
置の製造方法を提供しようとするものである。
本発明は、第１導電型の半導体基板上に、上下に絶縁膜
が配置されたゲート電極を形成する工程と、前記基板表
面に第２導電型の１対の第１半導体領域を前記ゲート電
極に対し自己整合的に互いに離間して形成する工程と、
前記ゲート電極及び上下の絶縁膜の少なくとも一方の側
面に絶縁物からなる壁体を形成する工程と、前記基板表
面に前記第１半導体領域より深く、かつ高濃度の第２導
電型の第２半導体領域を前記壁体に対し自己整合的に形
成する工程と、この第２半導体領域と接続され、少なく
とも一部が前記ゲート電極の上部絶縁膜上に延在した例
えば多結晶シリコンからなる電極層を形成する工程と、
書き込み情報に応じて前記Ｎ極層と選択的に接続される
配５１層を形成する工程とを具備したことを特徴とする
ものである。
が配置されたゲート電極を形成する工程と、前記基板表
面に第２導電型の１対の第１半導体領域を前記ゲート電
極に対し自己整合的に互いに離間して形成する工程と、
前記ゲート電極及び上下の絶縁膜の少なくとも一方の側
面に絶縁物からなる壁体を形成する工程と、前記基板表
面に前記第１半導体領域より深く、かつ高濃度の第２導
電型の第２半導体領域を前記壁体に対し自己整合的に形
成する工程と、この第２半導体領域と接続され、少なく
とも一部が前記ゲート電極の上部絶縁膜上に延在した例
えば多結晶シリコンからなる電極層を形成する工程と、
書き込み情報に応じて前記Ｎ極層と選択的に接続される
配５１層を形成する工程とを具備したことを特徴とする
ものである。
かかる本発明によれば、二層電極構造のコンタクトホー
ル方式は互いの電極がセルファラインコンタクト構造に
よって高密度に配置されるので、更に高密度で信頼性の
高い読み出し専用記憶装置を製造することができる。
ル方式は互いの電極がセルファラインコンタクト構造に
よって高密度に配置されるので、更に高密度で信頼性の
高い読み出し専用記憶装置を製造することができる。
以下、本発明をＮチャンネルＭＯＳトランジスタをメモ
リとして使用するＲＯＭのメモリセルの製造に適用した
例について図面を参照してに説明する。
リとして使用するＲＯＭのメモリセルの製造に適用した
例について図面を参照してに説明する。
実施例１
まず、例えばＰ型のシリコン半導体基板３１に選択酸化
を施し、フィールド酸化膜３２を形成した後、熱酸化に
より酸化膜を形成した。つづいて、全面に例えばＣＶＤ
（Ｃｈｅｓｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｌｏ
ｏｎ ）法により、リンを含有した多結晶シリコン層を
形成した。なお、多結晶シリコン層は、最初に不純物を
ドープしていないものを形成し、その後リンをドープす
るようにしてもよい。ひきつづき、多結晶シリコン層の
熱酸化又はＣＶＤ法により多結晶シリコン層上の全面に
、厚さ４０００人程度０酸化膜を形成した後、写真蝕刻
法により形成されたレジストパターン（図示せず）をマ
スクとしてＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｉ ｏｎ
Ｅ ｔｃｈｉｎｇ）法によりエツチングを行なうこと
により上下に酸化膜３３．３４が配置された多結晶シリ
コンゲート電極３５を形成した。この後、前記多結晶シ
リコンゲート電極３５及び上下の酸化１１１３３．３４
をマスクにしてＮ型不純物、例えばリン（又は砒素）の
イオン注入を行ない、Ｎ型の拡散領［３６ｔ、３７１を
形成した（第１図（ａ）図示）。
を施し、フィールド酸化膜３２を形成した後、熱酸化に
より酸化膜を形成した。つづいて、全面に例えばＣＶＤ
（Ｃｈｅｓｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｌｏ
ｏｎ ）法により、リンを含有した多結晶シリコン層を
形成した。なお、多結晶シリコン層は、最初に不純物を
ドープしていないものを形成し、その後リンをドープす
るようにしてもよい。ひきつづき、多結晶シリコン層の
熱酸化又はＣＶＤ法により多結晶シリコン層上の全面に
、厚さ４０００人程度０酸化膜を形成した後、写真蝕刻
法により形成されたレジストパターン（図示せず）をマ
スクとしてＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｉ ｏｎ
Ｅ ｔｃｈｉｎｇ）法によりエツチングを行なうこと
により上下に酸化膜３３．３４が配置された多結晶シリ
コンゲート電極３５を形成した。この後、前記多結晶シ
リコンゲート電極３５及び上下の酸化１１１３３．３４
をマスクにしてＮ型不純物、例えばリン（又は砒素）の
イオン注入を行ない、Ｎ型の拡散領［３６ｔ、３７１を
形成した（第１図（ａ）図示）。
次いで、同図（ｂ）に示すようにＣＶＤ法により基板３
１の全面に厚さ５０００人程度０低温５ｉ０２１！３８
を形成した。この後、ＲＩＥの異方向性を利用してＳｉ
○２Ｉｌ１３８のエツチングを行ない、ゲート電極３５
及び上下の酸化！１３３．３４の両側壁にＳ ｉ ０２
からなる壁体３９を形成すると共に、ベリードコンタク
トホール４０を形成した（同図（Ｃ）図示）。
１の全面に厚さ５０００人程度０低温５ｉ０２１！３８
を形成した。この後、ＲＩＥの異方向性を利用してＳｉ
○２Ｉｌ１３８のエツチングを行ない、ゲート電極３５
及び上下の酸化！１３３．３４の両側壁にＳ ｉ ０２
からなる壁体３９を形成すると共に、ベリードコンタク
トホール４０を形成した（同図（Ｃ）図示）。
次いで、基板３１全面に第２の多結晶シリコン層４１を
堆積し、例えば低温のリン拡散などにより第２の多結晶
シリコン層４１に不純物を拡散しつつ、ベリードコンタ
クトホール４０を介して接触する基板３１の拡散領域３
６ｒ 、３７１にリンを拡散して該拡散領域３６１，３
７ｔよりも深い高濃度のＮ＋型拡散領域３６２．３７２
を形成した（同図（ｄ）図示）。これによりＮ型拡散領
域３６１及びＮ＋型拡散領域３６２からなるドレイン領
域４２、並びにＮ型拡散領域３７１及びＮ＋型拡散領域
３７２からなるソース領域４３が夫々形成された。この
後、写真蝕刻法により形成されたレジストパターン（図
示せず）をマスクとして第２の多結晶シリコン層４１を
パターニングしてＭＯ８型トランジスタのドレイン４２
とベリードコンタクトホール４０を通して接続すると共
に、少なくともその一部がゲート電極３５の酸化膜３４
上に延在する多結晶シリコンの電極層（コンタクトパッ
ドり４４ｚ 、４４２を形成した（同図（ｅ）図示）。
堆積し、例えば低温のリン拡散などにより第２の多結晶
シリコン層４１に不純物を拡散しつつ、ベリードコンタ
クトホール４０を介して接触する基板３１の拡散領域３
６ｒ 、３７１にリンを拡散して該拡散領域３６１，３
７ｔよりも深い高濃度のＮ＋型拡散領域３６２．３７２
を形成した（同図（ｄ）図示）。これによりＮ型拡散領
域３６１及びＮ＋型拡散領域３６２からなるドレイン領
域４２、並びにＮ型拡散領域３７１及びＮ＋型拡散領域
３７２からなるソース領域４３が夫々形成された。この
後、写真蝕刻法により形成されたレジストパターン（図
示せず）をマスクとして第２の多結晶シリコン層４１を
パターニングしてＭＯ８型トランジスタのドレイン４２
とベリードコンタクトホール４０を通して接続すると共
に、少なくともその一部がゲート電極３５の酸化膜３４
上に延在する多結晶シリコンの電極層（コンタクトパッ
ドり４４ｚ 、４４２を形成した（同図（ｅ）図示）。
次いで、全面に厚さ１００００人程度０ＣＶＤ−８ｉＯ
２１１！４５を堆積し、写真蝕刻法により形成されたレ
ジストパターン（図示せず）をマスクとして同ＣＶＤ−
８ｉ０２膜４５に一方のコンタクトパッド層４４２の表
面に通じるコンタクトホール４６をＲＯＭデータ（書き
込み情報）に応じで開孔した後、真空蒸着法等によって
アルミニウム層を蒸着し、更に該アルミニウム層をバタ
ーニングしてデータ線４７を形成した。この後は全面に
図示しない保護膜を被覆形成して完成する（同図（ｆ）
及び第２図図示）。なお、第２図は第１図（ｆ＞の平面
口である。ここで、二点鎖線で囲まれだ領域が１つのメ
モリセルである。第１図（ｆ）における右側のメモリセ
ルはトランジスタのドレイン領域４２にベリードコンタ
クトホール４０を通してコンタクトパッド層４４２が接
続され、かつ該コンタクトパッド層４４２がコンタクト
ホール４６を通してアルミニウムのデータ線４７に接続
されており、左側のメモリセルではコンタクトパッド層
４４１とデータ線４７の間にＣｖ ゛Ｄ−８ｉＯ２
膜４５が残ったままなので、トランジスタのドレイン領
域４２はデータ線４７に接続されていない場合を示して
いる。
２１１！４５を堆積し、写真蝕刻法により形成されたレ
ジストパターン（図示せず）をマスクとして同ＣＶＤ−
８ｉ０２膜４５に一方のコンタクトパッド層４４２の表
面に通じるコンタクトホール４６をＲＯＭデータ（書き
込み情報）に応じで開孔した後、真空蒸着法等によって
アルミニウム層を蒸着し、更に該アルミニウム層をバタ
ーニングしてデータ線４７を形成した。この後は全面に
図示しない保護膜を被覆形成して完成する（同図（ｆ）
及び第２図図示）。なお、第２図は第１図（ｆ＞の平面
口である。ここで、二点鎖線で囲まれだ領域が１つのメ
モリセルである。第１図（ｆ）における右側のメモリセ
ルはトランジスタのドレイン領域４２にベリードコンタ
クトホール４０を通してコンタクトパッド層４４２が接
続され、かつ該コンタクトパッド層４４２がコンタクト
ホール４６を通してアルミニウムのデータ線４７に接続
されており、左側のメモリセルではコンタクトパッド層
４４１とデータ線４７の間にＣｖ ゛Ｄ−８ｉＯ２
膜４５が残ったままなので、トランジスタのドレイン領
域４２はデータ線４７に接続されていない場合を示して
いる。
しかして、本発明方法によれば第１図（ｆ）及び第２図
に示すようにベリードコンタクトホール４０がゲート電
極部３５に対し、セルフ・アライメントで形成されるの
で、前述した従来技術である第８図図示の中のＡで示し
た写真蝕刻法で発生するマスク・アライメント誤差を補
償するための距離がほぼ不要となり、しかも同様に素子
分離用のフィールド酸化１１１１３２に対しマスク・ア
ライメント誤差を補償するための距離を含んだべり一ド
コンタクト巾（第８図中の８）もこの補償弁が不要とな
り、従来の同セルの半分の面積で済む。
に示すようにベリードコンタクトホール４０がゲート電
極部３５に対し、セルフ・アライメントで形成されるの
で、前述した従来技術である第８図図示の中のＡで示し
た写真蝕刻法で発生するマスク・アライメント誤差を補
償するための距離がほぼ不要となり、しかも同様に素子
分離用のフィールド酸化１１１１３２に対しマスク・ア
ライメント誤差を補償するための距離を含んだべり一ド
コンタクト巾（第８図中の８）もこの補償弁が不要とな
り、従来の同セルの半分の面積で済む。
従って、メモリセルのデータ線方向のセルサイズ縮小化
することができ、従来と同−設計基準でかなり大幅な高
密度化が実現されたＲＯＭ＋簡単な方法で製造できる。
することができ、従来と同−設計基準でかなり大幅な高
密度化が実現されたＲＯＭ＋簡単な方法で製造できる。
また、ドレイン、ソース領域４２．４３は互いにセルフ
・アラインの二重拡散により形成されるので、なだらか
な曲りをもったｆｌｊ［となり、ひいては耐圧の＾いＭ
ｏＳトランジスタ及び低い抵抗値の拡散層配線を有する
メモリセルを製造することができる。
・アラインの二重拡散により形成されるので、なだらか
な曲りをもったｆｌｊ［となり、ひいては耐圧の＾いＭ
ｏＳトランジスタ及び低い抵抗値の拡散層配線を有する
メモリセルを製造することができる。
実施例２
まず、例えばＰ型のシリコン半導体基板３１に選択酸化
を施し、フィールド酸化［１３２を形成した後、熱酸化
により酸化膜を形成した。つづいて、全面に例えばＣＶ
Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉ
ｔｉｏｎ ）法により、例えばリンを含有した多結晶シ
リコン層を形成した。ひきつづき、多結晶シリコン層の
熱酸化又はＣＶＤ法により多結晶シリコン層上の全面に
、厚さ４０００人程度０酸化膜を形成した後、写真蝕刻
法により形成されたレジストパターン（図示せず）をマ
スクとしてＲＩＥ（ＲｅａｃＨｖｅ ｌ ｏｎ Ｅ
ｔｃｈｉｎｇ）法によりエツチングを行なうことにより
上下に酸化１！ｌ ３３．３４が配置された多結晶シリ
コンゲート電極３５を形成した。この後、前記多結晶シ
リコンゲート電極３５及び上下の酸化膜３３．３４をマ
スクにしてＮ型不純物、例えばリン（又は砒素）のイオ
ン注入を行ない、Ｎ型の拡散領域３６１．３７ｔを形成
したく第３図（ａ）図示）。
を施し、フィールド酸化［１３２を形成した後、熱酸化
により酸化膜を形成した。つづいて、全面に例えばＣＶ
Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉ
ｔｉｏｎ ）法により、例えばリンを含有した多結晶シ
リコン層を形成した。ひきつづき、多結晶シリコン層の
熱酸化又はＣＶＤ法により多結晶シリコン層上の全面に
、厚さ４０００人程度０酸化膜を形成した後、写真蝕刻
法により形成されたレジストパターン（図示せず）をマ
スクとしてＲＩＥ（ＲｅａｃＨｖｅ ｌ ｏｎ Ｅ
ｔｃｈｉｎｇ）法によりエツチングを行なうことにより
上下に酸化１！ｌ ３３．３４が配置された多結晶シリ
コンゲート電極３５を形成した。この後、前記多結晶シ
リコンゲート電極３５及び上下の酸化膜３３．３４をマ
スクにしてＮ型不純物、例えばリン（又は砒素）のイオ
ン注入を行ない、Ｎ型の拡散領域３６１．３７ｔを形成
したく第３図（ａ）図示）。
次いで、同図（ｂ）に示すようにＣＶＤ法により基板３
１の全面に厚さ５０００人程度０低温Ｓｉｏ２膜３８を
形成した。つづいて、ＭＯＳトランジスタのドレイン領
域側はセルファラインで、ソース領域側は以後の金属配
線層と拡散領域のコンタクトホールを形成する部分のみ
を写真蝕刻法により形成したレジストパターン（図示せ
ず）をマスクとし、ＲＩＥの異方向性を利用してＳ ｉ
０２躾３８のエツチングを行ない、ゲート電極３５及
び上下の酸化膜３３．３４の片側壁にＳｉＯ２からなる
壁体３９を形成すると共に、ベリードコンタクトホール
４０を形成すると同時に２つのゲート電極３５の酸化１
１３４上に延在し、Ｎ型拡散領域３７１の一部に対応す
る箇所にベリードコンタクトホール４８が開孔されたＳ
ｉＯ２躾パターン４９を形成した（同図（Ｃ）図示）。
１の全面に厚さ５０００人程度０低温Ｓｉｏ２膜３８を
形成した。つづいて、ＭＯＳトランジスタのドレイン領
域側はセルファラインで、ソース領域側は以後の金属配
線層と拡散領域のコンタクトホールを形成する部分のみ
を写真蝕刻法により形成したレジストパターン（図示せ
ず）をマスクとし、ＲＩＥの異方向性を利用してＳ ｉ
０２躾３８のエツチングを行ない、ゲート電極３５及
び上下の酸化膜３３．３４の片側壁にＳｉＯ２からなる
壁体３９を形成すると共に、ベリードコンタクトホール
４０を形成すると同時に２つのゲート電極３５の酸化１
１３４上に延在し、Ｎ型拡散領域３７１の一部に対応す
る箇所にベリードコンタクトホール４８が開孔されたＳ
ｉＯ２躾パターン４９を形成した（同図（Ｃ）図示）。
次いで、基板３１全面に第２の多結晶シリコン層を堆積
し、例えば低温のリン拡散などにより第２の多結晶シリ
コン層に不純物を拡散しつつ、ベリードコンタクトホー
ル４０．４８を介して接触する基板３１の拡散領域３６
１．３７ｔにリンを拡散して該拡散領域３６１．３７ｔ
よりも深い高濃度のＮ＋型拡散領域３６２．３７２を形
成した。
し、例えば低温のリン拡散などにより第２の多結晶シリ
コン層に不純物を拡散しつつ、ベリードコンタクトホー
ル４０．４８を介して接触する基板３１の拡散領域３６
１．３７ｔにリンを拡散して該拡散領域３６１．３７ｔ
よりも深い高濃度のＮ＋型拡散領域３６２．３７２を形
成した。
これによりＮ型拡散領域３６１及びＮ１型拡散領域３６
２からなるドレイン領域４２、並びにＮ型拡散領域３７
１及びＮ１型拡散領域３７２からなるソース領域４３が
夫々形成された。この債、写真蝕刻法により形成された
レジストパターン（図示せず）をマスクとして第２の多
結晶シリコン層をバターニングしてＭＯ８型トランジス
タのドレイン４２とベリードコンタクトホール４０を通
して接続すると共に、少なくともその一部がゲート電極
３５の酸化ｌ！３４上に延在する多結晶シリコンの電極
層（コンタクトパッド層）４４１．４４２、並びにコン
タクトホール４８を通してソース領域４３と接続する多
結晶シリコンからなる電極層４４３を夫々形成した（同
図（ｄ）図示）。
２からなるドレイン領域４２、並びにＮ型拡散領域３７
１及びＮ１型拡散領域３７２からなるソース領域４３が
夫々形成された。この債、写真蝕刻法により形成された
レジストパターン（図示せず）をマスクとして第２の多
結晶シリコン層をバターニングしてＭＯ８型トランジス
タのドレイン４２とベリードコンタクトホール４０を通
して接続すると共に、少なくともその一部がゲート電極
３５の酸化ｌ！３４上に延在する多結晶シリコンの電極
層（コンタクトパッド層）４４１．４４２、並びにコン
タクトホール４８を通してソース領域４３と接続する多
結晶シリコンからなる電極層４４３を夫々形成した（同
図（ｄ）図示）。
次いで、全面に厚さ１００００人程度０ＣＶＤ−８ｉ
０２膜４５を堆積し、写真蝕刻法により形成されたレジ
ストパターン（図示せず）をマスクとして同ＣＶＤ−８
ｉ０２膜４５に一方のコンタクトパッド層４４２の表面
に通じるコンタクトホール４６をＲＯＭデータ（書き込
み情報）に応じて開孔した後、真空蒸着法等によってア
ルミニウム層を蒸着し、更に該アルミニウム層をバター
ニングしてデータ線４７を形成した。この後は全面に図
示しない保護膜を被覆形成して完成する（同図（ｅ））
。ここで、右側のメモリセルはトランジスタのドレイン
領域４２にベリードコンタクトホール４０を通してコン
タクトパッドＷ４４４２が接続され、かつ該コンタクト
パッド層４４２がコンタクトホール４６を通してアルミ
ニウムのデータ線４７に接続されており、左側のメモリ
セルではコンタクトパッド層４４１とデータ線４７の間
にＣＶＤ−８ｉ０２膜４５が残ったままなので、トラン
ジスタのドレイン領域４２はデータ線４７に接続されて
いない場合を示している。また、図示していないが、コ
ンタクトパッド１４４３にもコンタクトホール４６と同
一工程でコンタクトホールが形成されており、データ線
４７とは別のアルミニウムの配線がソース領域４３に接
続されている。
０２膜４５を堆積し、写真蝕刻法により形成されたレジ
ストパターン（図示せず）をマスクとして同ＣＶＤ−８
ｉ０２膜４５に一方のコンタクトパッド層４４２の表面
に通じるコンタクトホール４６をＲＯＭデータ（書き込
み情報）に応じて開孔した後、真空蒸着法等によってア
ルミニウム層を蒸着し、更に該アルミニウム層をバター
ニングしてデータ線４７を形成した。この後は全面に図
示しない保護膜を被覆形成して完成する（同図（ｅ））
。ここで、右側のメモリセルはトランジスタのドレイン
領域４２にベリードコンタクトホール４０を通してコン
タクトパッドＷ４４４２が接続され、かつ該コンタクト
パッド層４４２がコンタクトホール４６を通してアルミ
ニウムのデータ線４７に接続されており、左側のメモリ
セルではコンタクトパッド層４４１とデータ線４７の間
にＣＶＤ−８ｉ０２膜４５が残ったままなので、トラン
ジスタのドレイン領域４２はデータ線４７に接続されて
いない場合を示している。また、図示していないが、コ
ンタクトパッド１４４３にもコンタクトホール４６と同
一工程でコンタクトホールが形成されており、データ線
４７とは別のアルミニウムの配線がソース領域４３に接
続されている。
しかして、本実施例２によれば、ソース領域４３に対応
する箇所にベリードコンタクトホール４８を有するＣＶ
Ｄ−８ｉ０２膜パターン４９を設け、多結晶シリコン層
のパターニングによりドレイン領域４２とベリードコン
タクトホール４０を通して接続するコンタクトパッド４
４ｓ 、４４２を形成すると共に、ソース領域４３に前
記コンタクトホール４８を通して接続する多結晶シリコ
ンからなる電極層４４３を形成することによって、前述
した実施例のように露出するソース領域４３表面がエツ
チングされるのを防止できると共に、該電極ＩＦｉ４４
３をソース領域４３の外部取出し電極として利用できる
。
する箇所にベリードコンタクトホール４８を有するＣＶ
Ｄ−８ｉ０２膜パターン４９を設け、多結晶シリコン層
のパターニングによりドレイン領域４２とベリードコン
タクトホール４０を通して接続するコンタクトパッド４
４ｓ 、４４２を形成すると共に、ソース領域４３に前
記コンタクトホール４８を通して接続する多結晶シリコ
ンからなる電極層４４３を形成することによって、前述
した実施例のように露出するソース領域４３表面がエツ
チングされるのを防止できると共に、該電極ＩＦｉ４４
３をソース領域４３の外部取出し電極として利用できる
。
なお、本発明は上記実施例１．２に限定されず、例えば
第４図に示すようにゲート電極３５及び上下の酸化１１
３３．３４の両側面に絶縁物からなる壁体３９を形成す
ると共に、ベリードコンタクトホール４０を形成し、多
結晶シリコン層の堆積、リン等の拡散、同多結晶シリコ
ン層のパターニングよりドレイン、ソース領１ａ４２．
４３とベリードコンタクトホール４０を通して接続する
多結晶シリコンからなる電極Ｍ４４１〜４４３を形成し
た構造のＲＯＭも製造することも可能である。
第４図に示すようにゲート電極３５及び上下の酸化１１
３３．３４の両側面に絶縁物からなる壁体３９を形成す
ると共に、ベリードコンタクトホール４０を形成し、多
結晶シリコン層の堆積、リン等の拡散、同多結晶シリコ
ン層のパターニングよりドレイン、ソース領１ａ４２．
４３とベリードコンタクトホール４０を通して接続する
多結晶シリコンからなる電極Ｍ４４１〜４４３を形成し
た構造のＲＯＭも製造することも可能である。
本発明は、上記の実施例に限定されるものではなく種々
の変形が可能である。例えば上記実施例ではメモリセル
用ＭｏＳトランジスタの共通ゲート電極であるワード線
及びコンタクトパッド層が多結晶シリコンによって構成
される場合について説明したが、これはその他に例えば
モリブデンシリサイドのような高融点金属のシリサイド
もしくは高融点金属あるいは高融点金属と多結晶シリコ
ンとの二層膜等を用いてもよく、要するにこの層は不純
物を含有する能力を有する導電性材料で構成すればよい
。
の変形が可能である。例えば上記実施例ではメモリセル
用ＭｏＳトランジスタの共通ゲート電極であるワード線
及びコンタクトパッド層が多結晶シリコンによって構成
される場合について説明したが、これはその他に例えば
モリブデンシリサイドのような高融点金属のシリサイド
もしくは高融点金属あるいは高融点金属と多結晶シリコ
ンとの二層膜等を用いてもよく、要するにこの層は不純
物を含有する能力を有する導電性材料で構成すればよい
。
上記各実施例では、Ｐ型半導体基板を用いたＮチャネル
のＲＯＭに実施した場合について説明したが、これはＰ
型半導体基板を用いたＮウェル０ＭＯ８構造のＲＯＭあ
るいはＮ型半導体基板にＰウェル領域を形成した０ＭＯ
８構造のＲＯＭ等に実施が可能であることはいうまでも
ない。
のＲＯＭに実施した場合について説明したが、これはＰ
型半導体基板を用いたＮウェル０ＭＯ８構造のＲＯＭあ
るいはＮ型半導体基板にＰウェル領域を形成した０ＭＯ
８構造のＲＯＭ等に実施が可能であることはいうまでも
ない。
以上詳述した如く、本発明によればデータ線を形成する
金属配線層のコンタクトパッドとなる多結晶シリコンの
電極層が、セルフ・アライメント構造でベリードコンタ
クトを形成することができ、更に大幅な高密度化が可能
な読み出し専用半導体装置を簡単に製造し得る方法を提
供できるものである。
金属配線層のコンタクトパッドとなる多結晶シリコンの
電極層が、セルフ・アライメント構造でベリードコンタ
クトを形成することができ、更に大幅な高密度化が可能
な読み出し専用半導体装置を簡単に製造し得る方法を提
供できるものである。
第１図（ａ）〜（ｆ）は本発明の実施例１におけるＲＯ
〜１のメモリセルの製造工程を示す断面図、第２図は第
１図（ｆ）の平面図、第３図（ａ）〜（ｅ）は本発明の
実施例２におけるＲＯＭのメモリセルの製造工程を示す
断面図、第４図は本発明の更に他の実施例により製造さ
れたＲＯＭのメモリセルを示す断面図、第５図は従来の
ＲＯＭのメモリセルを示す平面図、第６図は第５のメモ
リセルの等価回路図、第７図は本出願人が既に出願した
ＲＯＭのメモリセルを示す平面図、第８図は第７図のＸ
−Ｘ線に沿う断面図である。 ３１・・・Ｐ型半導体基板、３２・・・フィールド酸化
層、３３．３４・・・酸化膜、３５・・・シリコンゲー
ト電極、３６１．３７１・・・Ｎ型拡散領域、３６２．
３７２・・・Ｎ＋型拡散領域、３９・・・ＳｉＯ２から
なる壁体、４０・・・ベリードコンタクトホール、４２
・・・ドレイン領域、４３・・・ソース領域、４４！、
４４２．４４ｔ−１４４２−，４４３・・・多結晶シリ
コンからなる電極層、４６・・・コンタクトホール、４
７．４７′・・・アルミニウムからなるデータ線。 出願人代理人 弁理士 鈴江武彦 第１図 第５図 （７５６図 応７図 第８図 −）−一１１
〜１のメモリセルの製造工程を示す断面図、第２図は第
１図（ｆ）の平面図、第３図（ａ）〜（ｅ）は本発明の
実施例２におけるＲＯＭのメモリセルの製造工程を示す
断面図、第４図は本発明の更に他の実施例により製造さ
れたＲＯＭのメモリセルを示す断面図、第５図は従来の
ＲＯＭのメモリセルを示す平面図、第６図は第５のメモ
リセルの等価回路図、第７図は本出願人が既に出願した
ＲＯＭのメモリセルを示す平面図、第８図は第７図のＸ
−Ｘ線に沿う断面図である。 ３１・・・Ｐ型半導体基板、３２・・・フィールド酸化
層、３３．３４・・・酸化膜、３５・・・シリコンゲー
ト電極、３６１．３７１・・・Ｎ型拡散領域、３６２．
３７２・・・Ｎ＋型拡散領域、３９・・・ＳｉＯ２から
なる壁体、４０・・・ベリードコンタクトホール、４２
・・・ドレイン領域、４３・・・ソース領域、４４！、
４４２．４４ｔ−１４４２−，４４３・・・多結晶シリ
コンからなる電極層、４６・・・コンタクトホール、４
７．４７′・・・アルミニウムからなるデータ線。 出願人代理人 弁理士 鈴江武彦 第１図 第５図 （７５６図 応７図 第８図 −）−一１１
Claims (1)
- 第１導電型の半導体基板上に、上下に絶縁膜が配置さ
れたゲート電極を形成する工程と、前記基板表面に第２
導電型の１対の第１半導体領域を前記ゲート電極に対し
自己整合的に互いに離間して形成する工程と、前記ゲー
ト電極及び上下の絶縁膜の少なくとも一方の側面に絶縁
物からなる壁体を形成する工程と、前記基板表面に前記
第１半導体領域より深く、かつ高濃度の第２導電型の第
２半導体領域を前記壁体に対し自己整合的に形成する工
程と、この第２半導体領域と接続され、少なくとも一部
が前記ゲート電極の上部絶縁膜上に延在した電極層を形
成する工程と、書き込み情報に応じて前記電極層と選択
的に接続される配線層を形成する工程とを具備したこと
を特徴とする読み出し専用半導体記憶装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022942A JPS61183954A (ja) | 1985-02-08 | 1985-02-08 | 読み出し専用半導体記憶装置の製造方法 |
| KR1019860000674A KR890004962B1 (ko) | 1985-02-08 | 1986-01-31 | 반도체장치 및 그 제조방법 |
| DE8686300780T DE3681934D1 (de) | 1985-02-08 | 1986-02-05 | Integrierter mos-transistor und verfahren zu seiner herstellung. |
| EP86300780A EP0190928B1 (en) | 1985-02-08 | 1986-02-05 | Integrated mos transistor and method of manufacturing it |
| US07/142,272 US4992389A (en) | 1985-02-08 | 1988-01-04 | Making a self aligned semiconductor device |
| US07/794,660 US5227319A (en) | 1985-02-08 | 1991-11-18 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022942A JPS61183954A (ja) | 1985-02-08 | 1985-02-08 | 読み出し専用半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61183954A true JPS61183954A (ja) | 1986-08-16 |
Family
ID=12096675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60022942A Pending JPS61183954A (ja) | 1985-02-08 | 1985-02-08 | 読み出し専用半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61183954A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133574A (ja) * | 1986-11-25 | 1988-06-06 | Seiko Epson Corp | Ｍｏｓ型半導体装置の製造方法 |
| JPH01274454A (ja) * | 1988-04-26 | 1989-11-02 | Seiko Epson Corp | 半導体装置とその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS59201461A (ja) * | 1983-04-28 | 1984-11-15 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
| JPS60769A (ja) * | 1983-06-17 | 1985-01-05 | Hitachi Ltd | 半導体メモリの製造方法 |
-
1985
- 1985-02-08 JP JP60022942A patent/JPS61183954A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS59201461A (ja) * | 1983-04-28 | 1984-11-15 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
| JPS60769A (ja) * | 1983-06-17 | 1985-01-05 | Hitachi Ltd | 半導体メモリの製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133574A (ja) * | 1986-11-25 | 1988-06-06 | Seiko Epson Corp | Ｍｏｓ型半導体装置の製造方法 |
| JPH01274454A (ja) * | 1988-04-26 | 1989-11-02 | Seiko Epson Corp | 半導体装置とその製造方法 |
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