JPS61183954A - 読み出し専用半導体記憶装置の製造方法 - Google Patents

読み出し専用半導体記憶装置の製造方法

Info

Publication number
JPS61183954A
JPS61183954A JP60022942A JP2294285A JPS61183954A JP S61183954 A JPS61183954 A JP S61183954A JP 60022942 A JP60022942 A JP 60022942A JP 2294285 A JP2294285 A JP 2294285A JP S61183954 A JPS61183954 A JP S61183954A
Authority
JP
Japan
Prior art keywords
gate electrode
electrode
rom
region
contact hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60022942A
Other languages
English (en)
Inventor
Shoji Ariizumi
有泉 昇次
Isao Ogura
庸 小倉
Fujio Masuoka
富士雄 舛岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP60022942A priority Critical patent/JPS61183954A/ja
Priority to KR1019860000674A priority patent/KR890004962B1/ko
Priority to DE8686300780T priority patent/DE3681934D1/de
Priority to EP86300780A priority patent/EP0190928B1/en
Publication of JPS61183954A publication Critical patent/JPS61183954A/ja
Priority to US07/142,272 priority patent/US4992389A/en
Priority to US07/794,660 priority patent/US5227319A/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66575Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895Local interconnects; Local pads, as exemplified by patent document EP0896365
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B20/00Read-only memory [ROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (発明の技術分野〕 本発明は半導体メモリ装置又は半導体メモリを内蔵した
CPUなどにおけるメモリ素子の製造方法に関するもの
で、特に読み出し専用メモリ(ROM : Read 
0nly Memory >におけるメモリ素子の製造
方法に係わるものである。
〔発明の技術的背景とその問題点〕
一般にROMは、ウェハ製造工程の途中でマスクを用い
て情報が書き込まれるのでマスクプログラムROMと呼
ばれている。このROMにおいて情報の遺き込みに広く
採用されている方式として、コンタクト方式、トランジ
スタの有無によって情報を書き込むいわゆるS(ソース
)D(ドレイン)G(ゲート)方式、トランジスタの閾
厨埴電圧を書き込み情報に応じて異ならせる方式、の3
つがある。他方、メモリセルの回路的構成に基づくNO
R型ROMとNAND−NOR型ROMという方式の別
は方も有り、さらにROMを使用するシステム側からみ
ると同期型ROMと非同期型ROMというような方式の
別は方もある。そして高速動作に適したRO’Mとして
はNOR型ROMが、低速の場合にはNAND−NOR
型ROMがそれぞれ使用されることが多い。
上記のような方式によるROMの別は方のうち、高速動
作に適したNOR型ROMには、その回路設計の容易さ
、情報書き込みの容易さおよび確実さに加えて、情報の
書き込み工程が全工程の後半にあることから生産対応上
の効果があるコンタクト方式を採用することが多い。
第5図はこのコンタクト方式を採用した従来のROMの
メモリセル部分の構成を示すパターン平面図である。図
において破線で囲んだ領域が1つのメモリセル1であり
、複数のメモリセルが横方向および縦方向に配列されて
いる。1つのメモリセル1は1つのMOSトランジスタ
で構成され、さらにメモリセル1はドレインとなる拡散
領域2、図中横方向に配列されたMoSトランジスタの
共通ソースとなる拡散領域3、横方向に配列されたMO
Sトランジスタの共通ゲート電極となる多結晶シリコン
層により構成されたワード線4および図中縦方向に配列
されたMo8 トランジスタのドレイン(拡散領域2)
が書き込み情報に応じてコンタクトホール5を介して選
択的に接続されるアルミニウムにより構成されたデータ
線6がらなっている。
Mo図は第5図のようなパターンを持つROMの等価回
路図である。コンタクト方式のROMはその名の通り、
ウェハプロセス中のコンタクト形成時に情報を書き込む
ため、コンタク!・ホール5によるコンタクトの有無が
情報の“’1”、”O”に対応している。
ところで、第5図のようなパターンを持つ従来のROM
では、メモリセル用MO8トランジスタのドレインとな
る拡散領域2はコンタクトボール5を介してデータ線6
に接続される。ここで拡散領[2はシリコンによって構
成され、他方、データ線6はアルミニウム等の金属で構
成されており、両者の仕事関数が異なっている。仕事関
数が異なる材料同志の接触抵抗を十分に小さくするため
にはコンタクトホール5の面積を大きくとる必要がある
。しかも、基板との短絡を防止するためにコンタクトホ
ール5の周囲と拡散領[2の周囲との間の距離も十分に
取る必要がある。このために、各ドレインの拡散領hi
!2の占有面積が広くなって一つのメモリセル1の面積
が広くなり、大きな記憶容量のROMの場合にはチップ
面積が大きくなって価格の上昇をもたらす。
そこで、本発明者は上記従来のROMが持つ欠点を除去
する目的で、第7図のパターン平面図および第8図の断
面図のようなROMを既に発明した。このROMは特願
昭58−75026号の願書に添附された明細書に記載
されているものであり、以下、これについて説明する。
このROMはNチャネルのMOSトランジスタをメモリ
セルとして用いたものであり、第7図中、破線で囲んだ
領域が一つのメモリセル10である。そして複数のメモ
リセルが横方向および縦方向にマトリックス状態に配列
されている。上述した第5図と同様に一つのメモリセル
は一つのMo8 トランジスタで構成されている。P型
のシリコン半導体基板17内には各メモリセル1oのド
レインとなるN+型領領域12設けられる。ざらに前記
基板11内には、図中、横方向に配列された複数のメモ
リセルの共通ソース領域となるN+型領領域3が横方向
に延長して設けられる。また、横方向に配列された複数
のメモリセルにおいて、各N+型領1a”12.13間
を横切るように、横方向に配列された複数のメモリセル
の共通ゲートN極となる第1a目の多結晶シリコンから
なるワード線14が延長して    ゛設けられている
。さらに各メモリセルのドレインとなるN+型領領域1
2表面は、横方向に配列された2行分のメモリセル毎に
開孔されたコンタクトホール15を介して第2層目の多
結晶シリコンからなる配線層16と接続されており、こ
の配線層16の端部は前記共通ゲート電極であるワード
線14上まで延在するように設けられている。横方向に
配列された?!数のメモリセルには、ドレインであるN
+型領領域12苫き込みデータに応じて設けられるコン
タクトホール17を介して選択的に接続されたアルミニ
ウムからなるデータ118が共通に設けられる。
第8図は上記第7図のX−X線に沿った一つのメモリセ
ルの断面構造を示す。20は素子分離用のフィールド酸
化膜、21はワード線14の下部に設けられている酸化
膜、22乃至24はそれぞれ酸化膜である。なお、上記
フィールド酸化膜20下部の基板11の表面に反転防止
層25が設けられている。
このような構成のROMは、メモリセル用トランジスタ
のドレインであるN+型領領域12、アルミニウムから
なるデータ線18を直接に接続するのではなく、まず、
N+型領領域12表面の一部にコンタクトホール15を
介して、多結晶シリコンからなる配線層16を接続し、
更に上記配線層16を、書き込みデータに応じて選択的
に設けられたコンタクトホール17を介して、アルミニ
ウムにより構成されたデータ線18と接続するようにし
たものである。N+型領領域12配線層16とは共にシ
リコンを構成材料としているので仕事関数は等価である
。このため、両者間の接触抵抗は接触している面積が狭
くても十分小さくでき、コンタクトパッドコ5のN+型
領領域12上面積を縮小できる。更に、前記コンタクト
ホール15を介してN+型領領域12配線層16とを接
続する際に、フィールド酸化l1120側はセルファラ
イン構造にでき、コンタクトホール15はワード線14
側にのみ適度な距離を保てばよい。従って、N+梨型領
域2自体の面積を十分狭くでき、メモリセルで換算して
前述した第5図のものよりも20〜50%程度縮小され
る。
他方、互いに仕事関数が異なるアルミニウムからなるデ
ータ線18と多結晶シリコンからなる配線層16との接
続を行なう場合に、配線層16はワード線14の上方ま
で延長されており、その平面距離はN+型領領域12り
も十分に長くされている。従って、データ線18と配置
16との接続部分であるコンタクトホール17の面積は
N+型領領域12面積の大きざにかかわらず十分広くと
ることができる。、これにより、コンタクトホールの面
積で決定さる接触抵抗の大きざによるトランジスタの電
圧、電流特性の劣化もなく、高密度化が可能にされてい
る。
このように第7図図示のROMでは、前述した第5図図
示のROMに比較して大幅なセルサイズの縮小が可能で
ある。しかしながら、かかるセルにおいても、更に大容
量化実現のため微細化が進むと、第8図に示すようにコ
ンタクトホール(ベリードコンタクトホール)15の形
成に際してミス・アライメントのための余裕Aと、コン
タクト部の面積を確保する目的で、同様にミス・アライ
メントのための余裕を含んだ距離Bとがセルの大きな部
分を占めることが問題となってくる。マスク・アライメ
ントの精度を上げる事にも限界があるため、この問題を
解決しなければ更に大幅な高密度化は望めない。
〔発明の目的〕
本発明は、データ線を形成する金属配線層のコンタクト
パッドとなる多結晶シリコンの電極層が、セルフ・アラ
イメント構造でベリードコンタクトを形成することがで
き、更に大幅な高密度化が可能な読み出し専用半導体装
置の製造方法を提供しようとするものである。
〔発明の概要〕
本発明は、第1導電型の半導体基板上に、上下に絶縁膜
が配置されたゲート電極を形成する工程と、前記基板表
面に第2導電型の1対の第1半導体領域を前記ゲート電
極に対し自己整合的に互いに離間して形成する工程と、
前記ゲート電極及び上下の絶縁膜の少なくとも一方の側
面に絶縁物からなる壁体を形成する工程と、前記基板表
面に前記第1半導体領域より深く、かつ高濃度の第2導
電型の第2半導体領域を前記壁体に対し自己整合的に形
成する工程と、この第2半導体領域と接続され、少なく
とも一部が前記ゲート電極の上部絶縁膜上に延在した例
えば多結晶シリコンからなる電極層を形成する工程と、
書き込み情報に応じて前記N極層と選択的に接続される
配51層を形成する工程とを具備したことを特徴とする
ものである。
かかる本発明によれば、二層電極構造のコンタクトホー
ル方式は互いの電極がセルファラインコンタクト構造に
よって高密度に配置されるので、更に高密度で信頼性の
高い読み出し専用記憶装置を製造することができる。
〔発明の実施例〕
以下、本発明をNチャンネルMOSトランジスタをメモ
リとして使用するROMのメモリセルの製造に適用した
例について図面を参照してに説明する。
実施例1 まず、例えばP型のシリコン半導体基板31に選択酸化
を施し、フィールド酸化膜32を形成した後、熱酸化に
より酸化膜を形成した。つづいて、全面に例えばCVD
 (Chesical Vaper  Deposlo
on )法により、リンを含有した多結晶シリコン層を
形成した。なお、多結晶シリコン層は、最初に不純物を
ドープしていないものを形成し、その後リンをドープす
るようにしてもよい。ひきつづき、多結晶シリコン層の
熱酸化又はCVD法により多結晶シリコン層上の全面に
、厚さ4000人程度0酸化膜を形成した後、写真蝕刻
法により形成されたレジストパターン(図示せず)をマ
スクとしてRI E (Reactive I on 
 E tching)法によりエツチングを行なうこと
により上下に酸化膜33.34が配置された多結晶シリ
コンゲート電極35を形成した。この後、前記多結晶シ
リコンゲート電極35及び上下の酸化11133.34
をマスクにしてN型不純物、例えばリン(又は砒素)の
イオン注入を行ない、N型の拡散領[36t、371を
形成した(第1図(a)図示)。
次いで、同図(b)に示すようにCVD法により基板3
1の全面に厚さ5000人程度0低温5i021!38
を形成した。この後、RIEの異方向性を利用してSi
○2Il138のエツチングを行ない、ゲート電極35
及び上下の酸化!133.34の両側壁にS i 02
からなる壁体39を形成すると共に、ベリードコンタク
トホール40を形成した(同図(C)図示)。
次いで、基板31全面に第2の多結晶シリコン層41を
堆積し、例えば低温のリン拡散などにより第2の多結晶
シリコン層41に不純物を拡散しつつ、ベリードコンタ
クトホール40を介して接触する基板31の拡散領域3
6r 、371にリンを拡散して該拡散領域361,3
7tよりも深い高濃度のN+型拡散領域362.372
を形成した(同図(d)図示)。これによりN型拡散領
域361及びN+型拡散領域362からなるドレイン領
域42、並びにN型拡散領域371及びN+型拡散領域
372からなるソース領域43が夫々形成された。この
後、写真蝕刻法により形成されたレジストパターン(図
示せず)をマスクとして第2の多結晶シリコン層41を
パターニングしてMO8型トランジスタのドレイン42
とベリードコンタクトホール40を通して接続すると共
に、少なくともその一部がゲート電極35の酸化膜34
上に延在する多結晶シリコンの電極層(コンタクトパッ
ドり44z 、442を形成した(同図(e)図示)。
次いで、全面に厚さ10000人程度0CVD−8iO
211!45を堆積し、写真蝕刻法により形成されたレ
ジストパターン(図示せず)をマスクとして同CVD−
8i02膜45に一方のコンタクトパッド層442の表
面に通じるコンタクトホール46をROMデータ(書き
込み情報)に応じで開孔した後、真空蒸着法等によって
アルミニウム層を蒸着し、更に該アルミニウム層をバタ
ーニングしてデータ線47を形成した。この後は全面に
図示しない保護膜を被覆形成して完成する(同図(f)
及び第2図図示)。なお、第2図は第1図(f>の平面
口である。ここで、二点鎖線で囲まれだ領域が1つのメ
モリセルである。第1図(f)における右側のメモリセ
ルはトランジスタのドレイン領域42にベリードコンタ
クトホール40を通してコンタクトパッド層442が接
続され、かつ該コンタクトパッド層442がコンタクト
ホール46を通してアルミニウムのデータ線47に接続
されており、左側のメモリセルではコンタクトパッド層
441とデータ線47の間にCv   ゛D−8iO2
膜45が残ったままなので、トランジスタのドレイン領
域42はデータ線47に接続されていない場合を示して
いる。
しかして、本発明方法によれば第1図(f)及び第2図
に示すようにベリードコンタクトホール40がゲート電
極部35に対し、セルフ・アライメントで形成されるの
で、前述した従来技術である第8図図示の中のAで示し
た写真蝕刻法で発生するマスク・アライメント誤差を補
償するための距離がほぼ不要となり、しかも同様に素子
分離用のフィールド酸化111132に対しマスク・ア
ライメント誤差を補償するための距離を含んだべり一ド
コンタクト巾(第8図中の8)もこの補償弁が不要とな
り、従来の同セルの半分の面積で済む。
従って、メモリセルのデータ線方向のセルサイズ縮小化
することができ、従来と同−設計基準でかなり大幅な高
密度化が実現されたROM+簡単な方法で製造できる。
また、ドレイン、ソース領域42.43は互いにセルフ
・アラインの二重拡散により形成されるので、なだらか
な曲りをもったflj[となり、ひいては耐圧の^いM
oSトランジスタ及び低い抵抗値の拡散層配線を有する
メモリセルを製造することができる。
実施例2 まず、例えばP型のシリコン半導体基板31に選択酸化
を施し、フィールド酸化[132を形成した後、熱酸化
により酸化膜を形成した。つづいて、全面に例えばCV
D (Chemical Vaper  Deposi
tion )法により、例えばリンを含有した多結晶シ
リコン層を形成した。ひきつづき、多結晶シリコン層の
熱酸化又はCVD法により多結晶シリコン層上の全面に
、厚さ4000人程度0酸化膜を形成した後、写真蝕刻
法により形成されたレジストパターン(図示せず)をマ
スクとしてRIE(ReacHve l on  E 
tching)法によりエツチングを行なうことにより
上下に酸化1!l 33.34が配置された多結晶シリ
コンゲート電極35を形成した。この後、前記多結晶シ
リコンゲート電極35及び上下の酸化膜33.34をマ
スクにしてN型不純物、例えばリン(又は砒素)のイオ
ン注入を行ない、N型の拡散領域361.37tを形成
したく第3図(a)図示)。
次いで、同図(b)に示すようにCVD法により基板3
1の全面に厚さ5000人程度0低温Sio2膜38を
形成した。つづいて、MOSトランジスタのドレイン領
域側はセルファラインで、ソース領域側は以後の金属配
線層と拡散領域のコンタクトホールを形成する部分のみ
を写真蝕刻法により形成したレジストパターン(図示せ
ず)をマスクとし、RIEの異方向性を利用してS i
 02躾38のエツチングを行ない、ゲート電極35及
び上下の酸化膜33.34の片側壁にSiO2からなる
壁体39を形成すると共に、ベリードコンタクトホール
40を形成すると同時に2つのゲート電極35の酸化1
134上に延在し、N型拡散領域371の一部に対応す
る箇所にベリードコンタクトホール48が開孔されたS
iO2躾パターン49を形成した(同図(C)図示)。
次いで、基板31全面に第2の多結晶シリコン層を堆積
し、例えば低温のリン拡散などにより第2の多結晶シリ
コン層に不純物を拡散しつつ、ベリードコンタクトホー
ル40.48を介して接触する基板31の拡散領域36
1.37tにリンを拡散して該拡散領域361.37t
よりも深い高濃度のN+型拡散領域362.372を形
成した。
これによりN型拡散領域361及びN1型拡散領域36
2からなるドレイン領域42、並びにN型拡散領域37
1及びN1型拡散領域372からなるソース領域43が
夫々形成された。この債、写真蝕刻法により形成された
レジストパターン(図示せず)をマスクとして第2の多
結晶シリコン層をバターニングしてMO8型トランジス
タのドレイン42とベリードコンタクトホール40を通
して接続すると共に、少なくともその一部がゲート電極
35の酸化l!34上に延在する多結晶シリコンの電極
層(コンタクトパッド層)441.442、並びにコン
タクトホール48を通してソース領域43と接続する多
結晶シリコンからなる電極層443を夫々形成した(同
図(d)図示)。
次いで、全面に厚さ10000人程度0CVD−8i 
02膜45を堆積し、写真蝕刻法により形成されたレジ
ストパターン(図示せず)をマスクとして同CVD−8
i02膜45に一方のコンタクトパッド層442の表面
に通じるコンタクトホール46をROMデータ(書き込
み情報)に応じて開孔した後、真空蒸着法等によってア
ルミニウム層を蒸着し、更に該アルミニウム層をバター
ニングしてデータ線47を形成した。この後は全面に図
示しない保護膜を被覆形成して完成する(同図(e))
。ここで、右側のメモリセルはトランジスタのドレイン
領域42にベリードコンタクトホール40を通してコン
タクトパッドW4442が接続され、かつ該コンタクト
パッド層442がコンタクトホール46を通してアルミ
ニウムのデータ線47に接続されており、左側のメモリ
セルではコンタクトパッド層441とデータ線47の間
にCVD−8i02膜45が残ったままなので、トラン
ジスタのドレイン領域42はデータ線47に接続されて
いない場合を示している。また、図示していないが、コ
ンタクトパッド1443にもコンタクトホール46と同
一工程でコンタクトホールが形成されており、データ線
47とは別のアルミニウムの配線がソース領域43に接
続されている。
しかして、本実施例2によれば、ソース領域43に対応
する箇所にベリードコンタクトホール48を有するCV
D−8i02膜パターン49を設け、多結晶シリコン層
のパターニングによりドレイン領域42とベリードコン
タクトホール40を通して接続するコンタクトパッド4
4s 、442を形成すると共に、ソース領域43に前
記コンタクトホール48を通して接続する多結晶シリコ
ンからなる電極層443を形成することによって、前述
した実施例のように露出するソース領域43表面がエツ
チングされるのを防止できると共に、該電極IFi44
3をソース領域43の外部取出し電極として利用できる
なお、本発明は上記実施例1.2に限定されず、例えば
第4図に示すようにゲート電極35及び上下の酸化11
33.34の両側面に絶縁物からなる壁体39を形成す
ると共に、ベリードコンタクトホール40を形成し、多
結晶シリコン層の堆積、リン等の拡散、同多結晶シリコ
ン層のパターニングよりドレイン、ソース領1a42.
43とベリードコンタクトホール40を通して接続する
多結晶シリコンからなる電極M441〜443を形成し
た構造のROMも製造することも可能である。
本発明は、上記の実施例に限定されるものではなく種々
の変形が可能である。例えば上記実施例ではメモリセル
用MoSトランジスタの共通ゲート電極であるワード線
及びコンタクトパッド層が多結晶シリコンによって構成
される場合について説明したが、これはその他に例えば
モリブデンシリサイドのような高融点金属のシリサイド
もしくは高融点金属あるいは高融点金属と多結晶シリコ
ンとの二層膜等を用いてもよく、要するにこの層は不純
物を含有する能力を有する導電性材料で構成すればよい
上記各実施例では、P型半導体基板を用いたNチャネル
のROMに実施した場合について説明したが、これはP
型半導体基板を用いたNウェル0MO8構造のROMあ
るいはN型半導体基板にPウェル領域を形成した0MO
8構造のROM等に実施が可能であることはいうまでも
ない。
〔発明の効果〕
以上詳述した如く、本発明によればデータ線を形成する
金属配線層のコンタクトパッドとなる多結晶シリコンの
電極層が、セルフ・アライメント構造でベリードコンタ
クトを形成することができ、更に大幅な高密度化が可能
な読み出し専用半導体装置を簡単に製造し得る方法を提
供できるものである。
【図面の簡単な説明】
第1図(a)〜(f)は本発明の実施例1におけるRO
〜1のメモリセルの製造工程を示す断面図、第2図は第
1図(f)の平面図、第3図(a)〜(e)は本発明の
実施例2におけるROMのメモリセルの製造工程を示す
断面図、第4図は本発明の更に他の実施例により製造さ
れたROMのメモリセルを示す断面図、第5図は従来の
ROMのメモリセルを示す平面図、第6図は第5のメモ
リセルの等価回路図、第7図は本出願人が既に出願した
ROMのメモリセルを示す平面図、第8図は第7図のX
−X線に沿う断面図である。 31・・・P型半導体基板、32・・・フィールド酸化
層、33.34・・・酸化膜、35・・・シリコンゲー
ト電極、361.371・・・N型拡散領域、362.
372・・・N+型拡散領域、39・・・SiO2から
なる壁体、40・・・ベリードコンタクトホール、42
・・・ドレイン領域、43・・・ソース領域、44!、
442.44t−1442−,443・・・多結晶シリ
コンからなる電極層、46・・・コンタクトホール、4
7.47′・・・アルミニウムからなるデータ線。 出願人代理人 弁理士 鈴江武彦 第1図 第5図 (756図 応7図 第8図 −)−一11

Claims (1)

    【特許請求の範囲】
  1.  第1導電型の半導体基板上に、上下に絶縁膜が配置さ
    れたゲート電極を形成する工程と、前記基板表面に第2
    導電型の1対の第1半導体領域を前記ゲート電極に対し
    自己整合的に互いに離間して形成する工程と、前記ゲー
    ト電極及び上下の絶縁膜の少なくとも一方の側面に絶縁
    物からなる壁体を形成する工程と、前記基板表面に前記
    第1半導体領域より深く、かつ高濃度の第2導電型の第
    2半導体領域を前記壁体に対し自己整合的に形成する工
    程と、この第2半導体領域と接続され、少なくとも一部
    が前記ゲート電極の上部絶縁膜上に延在した電極層を形
    成する工程と、書き込み情報に応じて前記電極層と選択
    的に接続される配線層を形成する工程とを具備したこと
    を特徴とする読み出し専用半導体記憶装置の製造方法。
JP60022942A 1985-02-08 1985-02-08 読み出し専用半導体記憶装置の製造方法 Pending JPS61183954A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP60022942A JPS61183954A (ja) 1985-02-08 1985-02-08 読み出し専用半導体記憶装置の製造方法
KR1019860000674A KR890004962B1 (ko) 1985-02-08 1986-01-31 반도체장치 및 그 제조방법
DE8686300780T DE3681934D1 (de) 1985-02-08 1986-02-05 Integrierter mos-transistor und verfahren zu seiner herstellung.
EP86300780A EP0190928B1 (en) 1985-02-08 1986-02-05 Integrated mos transistor and method of manufacturing it
US07/142,272 US4992389A (en) 1985-02-08 1988-01-04 Making a self aligned semiconductor device
US07/794,660 US5227319A (en) 1985-02-08 1991-11-18 Method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60022942A JPS61183954A (ja) 1985-02-08 1985-02-08 読み出し専用半導体記憶装置の製造方法

Publications (1)

Publication Number Publication Date
JPS61183954A true JPS61183954A (ja) 1986-08-16

Family

ID=12096675

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60022942A Pending JPS61183954A (ja) 1985-02-08 1985-02-08 読み出し専用半導体記憶装置の製造方法

Country Status (1)

Country Link
JP (1) JPS61183954A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63133574A (ja) * 1986-11-25 1988-06-06 Seiko Epson Corp Mos型半導体装置の製造方法
JPH01274454A (ja) * 1988-04-26 1989-11-02 Seiko Epson Corp 半導体装置とその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5444482A (en) * 1977-09-14 1979-04-07 Matsushita Electric Ind Co Ltd Mos type semiconductor device and its manufacture
JPS59201461A (ja) * 1983-04-28 1984-11-15 Toshiba Corp 読み出し専用半導体記憶装置およびその製造方法
JPS60769A (ja) * 1983-06-17 1985-01-05 Hitachi Ltd 半導体メモリの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5444482A (en) * 1977-09-14 1979-04-07 Matsushita Electric Ind Co Ltd Mos type semiconductor device and its manufacture
JPS59201461A (ja) * 1983-04-28 1984-11-15 Toshiba Corp 読み出し専用半導体記憶装置およびその製造方法
JPS60769A (ja) * 1983-06-17 1985-01-05 Hitachi Ltd 半導体メモリの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63133574A (ja) * 1986-11-25 1988-06-06 Seiko Epson Corp Mos型半導体装置の製造方法
JPH01274454A (ja) * 1988-04-26 1989-11-02 Seiko Epson Corp 半導体装置とその製造方法

Similar Documents

Publication Publication Date Title
EP0190928B1 (en) Integrated mos transistor and method of manufacturing it
US4755864A (en) Semiconductor read only memory device with selectively present mask layer
KR920010846B1 (ko) 반도체 장치의 그의 제조방법
JPS59201461A (ja) 読み出し専用半導体記憶装置およびその製造方法
JPH05102436A (ja) 半導体メモリ装置とその製造方法
JPH08130246A (ja) 半導体装置とその製造方法
JPS60163455A (ja) 読み出し専用記憶装置及びその製造方法
JPS6130063A (ja) 不揮発性半導体記憶装置
JPS63281457A (ja) 半導体メモリ
US5227319A (en) Method of manufacturing a semiconductor device
JPS61183954A (ja) 読み出し専用半導体記憶装置の製造方法
JPS62298161A (ja) 半導体集積回路装置の製造方法
US5101262A (en) Semiconductor memory device and method of manufacturing it
JP3150747B2 (ja) 半導体メモリ装置とその製造方法
JPS6240765A (ja) 読み出し専用半導体記憶装置およびその製造方法
JPS61183953A (ja) 読み出し専用半導体記憶装置
JPS6237960A (ja) 読み出し専用半導体記憶装置の製造方法
JPS6240761A (ja) 読み出し専用半導体記憶装置およびその製造方法
JP3003184B2 (ja) マスクrom
JPS6157709B2 (ja)
KR100214472B1 (ko) 반도체 소자 제조 방법
JPS6240764A (ja) 読み出し専用半導体記憶装置およびその製造方法
JPH0666427B2 (ja) Mos型半導体集積回路装置の製造方法
JPS6237961A (ja) 読み出し専用半導体記憶装置
JPS6159750A (ja) 半導体装置およびその製造方法