JPH0563162A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0563162A JPH0563162A JP3219680A JP21968091A JPH0563162A JP H0563162 A JPH0563162 A JP H0563162A JP 3219680 A JP3219680 A JP 3219680A JP 21968091 A JP21968091 A JP 21968091A JP H0563162 A JPH0563162 A JP H0563162A
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- JP
- Japan
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- dram
- mask rom
- capacitor
- semiconductor memory
- mos transistor
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 239000003990 capacitor Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 abstract description 3
- 239000002184 metal Substances 0.000 abstract description 3
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【構成】 同一半導体基板上に、ＤＲＡＭ部２，マスク
ＲＯＭ部３及びＤＲＡＭ又はマスクＲＯＭのどちらにも
形成可能な領域部４を設けており配線工程時に領域部４
においてＤＲＡＭ又はマスクＲＯＭを選択形成する。 【効果】 配線工程時に素子比を決定できるため、素子
比の異なる半導体記憶装置を作成する場合、従来よりも
マスク数が少なくなり、またユーザーの注文から短期間
で製品を製造することが可能となる。
ＲＯＭ部３及びＤＲＡＭ又はマスクＲＯＭのどちらにも
形成可能な領域部４を設けており配線工程時に領域部４
においてＤＲＡＭ又はマスクＲＯＭを選択形成する。 【効果】 配線工程時に素子比を決定できるため、素子
比の異なる半導体記憶装置を作成する場合、従来よりも
マスク数が少なくなり、またユーザーの注文から短期間
で製品を製造することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、マスクＲＯＭとＤＲＡ
Ｍとを同一基板上に形成した半導体記憶装置に関するも
のである。
Ｍとを同一基板上に形成した半導体記憶装置に関するも
のである。
【０００２】
【従来の技術】従来、同一半導体基板上に不揮発性メモ
リ素子と揮発性素子とが形成された半導体記憶装置が知
られており、それぞれのメモリ素子の利点を活かした半
導体記憶装置として利用されている。上記半導体記憶装
置には、あらかじめ決められた領域に決められた数の不
揮発性メモリ素子と揮発性メモリ素子とが形成されてい
る。
リ素子と揮発性素子とが形成された半導体記憶装置が知
られており、それぞれのメモリ素子の利点を活かした半
導体記憶装置として利用されている。上記半導体記憶装
置には、あらかじめ決められた領域に決められた数の不
揮発性メモリ素子と揮発性メモリ素子とが形成されてい
る。
【０００３】
【発明が解決しようとする課題】上記半導体記憶装置に
おいて、ユーザーによって、不揮発性メモリ素子と揮発
性メモリ素子との比率が異なるものが求められる。この
場合、注文を受けた時点で、その都度所望の素子比率を
有する半導体記憶装置を製造することになり、納期まで
の期間の長期間化の原因となっている。
おいて、ユーザーによって、不揮発性メモリ素子と揮発
性メモリ素子との比率が異なるものが求められる。この
場合、注文を受けた時点で、その都度所望の素子比率を
有する半導体記憶装置を製造することになり、納期まで
の期間の長期間化の原因となっている。
【０００４】本発明は、配線工程中にマスクＲＯＭ又は
ＤＲＡＭの選択が可能な領域を設けることにより、マス
クＲＯＭ素子及びＤＲＡＭ素子の比率を変えることので
きる半導体記憶装置を提供することを目的とする。
ＤＲＡＭの選択が可能な領域を設けることにより、マス
クＲＯＭ素子及びＤＲＡＭ素子の比率を変えることので
きる半導体記憶装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体記憶装置
は、同一半導体基板上に、少なくともマスクＲＯＭとＤ
ＲＡＭとが形成されており、一つのトランジスタに対応
して、一つのキャパシタ及び一つのグランド電源供給部
が形成されてなり、選択結線することによりＤＲＡＭ又
はマスクＲＯＭを形成する領域を設けたことを特徴とす
る。
は、同一半導体基板上に、少なくともマスクＲＯＭとＤ
ＲＡＭとが形成されており、一つのトランジスタに対応
して、一つのキャパシタ及び一つのグランド電源供給部
が形成されてなり、選択結線することによりＤＲＡＭ又
はマスクＲＯＭを形成する領域を設けたことを特徴とす
る。
【０００６】
【作用】上記本発明の半導体記憶装置を用いることによ
り、配線工程時に所望の素子比になる様に、ＤＲＡＭ及
びマスクＲＯＭを形成することができる。
り、配線工程時に所望の素子比になる様に、ＤＲＡＭ及
びマスクＲＯＭを形成することができる。
【０００７】
【実施例】以下、一実施例に基づいて本発明を詳細に説
明する。
明する。
【０００８】図１は本発明の半導体記憶装置のレイアウ
トを示す図であり、１は半導体記憶装置、２はＤＲＡＭ
部、３はマスクＤＲＡＭ部、４はＤＲＡＭ又はマスクＲ
ＯＭのどちらにも形成可能な領域部（以下「選択領域
部」とする）である。本発明は図１に示す様にあらかじ
め選択領域部４を設けておき、配線工程中に必要に応じ
てＤＲＡＭ又はマスクＲＯＭを形成することを特徴とす
る。図２は選択領域部４の一つのメモリセル部を示す。
５はＭＯＳトランジスタ、６はキャパシタ、７はグラン
ド電源供給部（以下「ＧＮＤ電源供給部」とする）、８
はビット線、９はワード線を示す。上記メモリセル部は
ＭＯＳトランジスタ５，キャパシタ６及びＧＮＤ電源供
給部７からなり、ＭＯＳトランジスタ５のドレイン拡散
層にはビット線８が、ゲート電極にはワード線９がそれ
ぞれ接続されている。そして、ＭＯＳトランジスタ５と
キャパシタ６とを接続するとＤＲＡＭセルとして動作
し、ＭＯＳトランジスタ５とＧＮＤ電源供給部７とを接
続するとマスクＲＯＭとして動作する。
トを示す図であり、１は半導体記憶装置、２はＤＲＡＭ
部、３はマスクＤＲＡＭ部、４はＤＲＡＭ又はマスクＲ
ＯＭのどちらにも形成可能な領域部（以下「選択領域
部」とする）である。本発明は図１に示す様にあらかじ
め選択領域部４を設けておき、配線工程中に必要に応じ
てＤＲＡＭ又はマスクＲＯＭを形成することを特徴とす
る。図２は選択領域部４の一つのメモリセル部を示す。
５はＭＯＳトランジスタ、６はキャパシタ、７はグラン
ド電源供給部（以下「ＧＮＤ電源供給部」とする）、８
はビット線、９はワード線を示す。上記メモリセル部は
ＭＯＳトランジスタ５，キャパシタ６及びＧＮＤ電源供
給部７からなり、ＭＯＳトランジスタ５のドレイン拡散
層にはビット線８が、ゲート電極にはワード線９がそれ
ぞれ接続されている。そして、ＭＯＳトランジスタ５と
キャパシタ６とを接続するとＤＲＡＭセルとして動作
し、ＭＯＳトランジスタ５とＧＮＤ電源供給部７とを接
続するとマスクＲＯＭとして動作する。
【０００９】次に、製造工程について説明する。ＤＲＡ
Ｍ部２，マスクＲＯＭ部３及び選択領域部４に共通に、
あらかじめ半導体基板上に従来技術によりＭＯＳトラン
ジスタ５を形成する。次に、ＤＲＡＭ部２にキャパシタ
６を形成すると同時に選択領域部４にもキャパシタ６を
形成しておく。この時、ＤＲＡＭ部２においてはＭＯＳ
トランジスタ５とキャパシタ６は接続されているが、選
択領域部４においては、ＭＯＳトランジスタ５とキャパ
シタ６とは接続されていない。また、選択領域部４にお
いて、マスクＲＯＭ部３と同様にＧＮＤ電源供給部７へ
の配線部が形成されている。ここまでは、素子比が異な
っても同一マスクを用いて形成できる。その後、ユーザ
ーの注文に応じて、選択領域部４のＭＯＳトランジスタ
５をキャパシタ６又はＧＮＤ電源供給部７のどちらかに
金属やポリシリコンの配線層で接続するか又はイオン注
入による拡散層の形成により接続する。その後、通常の
金属配線層形成工程、表面保護膜の形成工程によって半
導体記憶装置１を形成する。
Ｍ部２，マスクＲＯＭ部３及び選択領域部４に共通に、
あらかじめ半導体基板上に従来技術によりＭＯＳトラン
ジスタ５を形成する。次に、ＤＲＡＭ部２にキャパシタ
６を形成すると同時に選択領域部４にもキャパシタ６を
形成しておく。この時、ＤＲＡＭ部２においてはＭＯＳ
トランジスタ５とキャパシタ６は接続されているが、選
択領域部４においては、ＭＯＳトランジスタ５とキャパ
シタ６とは接続されていない。また、選択領域部４にお
いて、マスクＲＯＭ部３と同様にＧＮＤ電源供給部７へ
の配線部が形成されている。ここまでは、素子比が異な
っても同一マスクを用いて形成できる。その後、ユーザ
ーの注文に応じて、選択領域部４のＭＯＳトランジスタ
５をキャパシタ６又はＧＮＤ電源供給部７のどちらかに
金属やポリシリコンの配線層で接続するか又はイオン注
入による拡散層の形成により接続する。その後、通常の
金属配線層形成工程、表面保護膜の形成工程によって半
導体記憶装置１を形成する。
【００１０】
【発明の効果】以上、詳細に説明した様に、本発明を用
いることにより、配線工程時にユーザーの所望の素子比
になる様にＤＲＡＭ及びマスクＲＯＭを形成することが
可能となり、また、このことにより、異なる素子比の半
導体記憶装置を形成する場合、配線工程までは同一マス
クで形成できるので従来より、作成するマスク数を減ら
すことができ、またユーザーの注文から短期間で製品を
製造することが可能となる。
いることにより、配線工程時にユーザーの所望の素子比
になる様にＤＲＡＭ及びマスクＲＯＭを形成することが
可能となり、また、このことにより、異なる素子比の半
導体記憶装置を形成する場合、配線工程までは同一マス
クで形成できるので従来より、作成するマスク数を減ら
すことができ、またユーザーの注文から短期間で製品を
製造することが可能となる。
【図１】本発明の一実施例のレイアウト図である。
【図２】選択領域部の一のメモリセル部の構成図であ
る。
る。
１ 半導体記憶装置 ２ ＤＲＡＭ部 ３ マスクＲＯＭ部 ４ ＤＲＡＭ又はマスクＲＯＭのどちらにも形成可能な
領域部 ５ ＭＯＳトランジスタ ６ キャパシタ ７ ＧＮＤ電源供給部 ８ ビット線 ９ ワード線
領域部 ５ ＭＯＳトランジスタ ６ キャパシタ ７ ＧＮＤ電源供給部 ８ ビット線 ９ ワード線
Claims (1)
- 【請求項１】 同一半導体基板上に、少なくともマスク
ＲＯＭとＤＲＡＭとが形成されてなる半導体記憶装置に
おいて、一つのトランジスタに対応して、一つのキャパ
シタ及び一つのグランド電源供給部が形成されてなり、
選択結線することによりＤＲＡＭ又はマスクＲＯＭを形
成する領域を設けたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219680A JPH0563162A (ja) | 1991-08-30 | 1991-08-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219680A JPH0563162A (ja) | 1991-08-30 | 1991-08-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563162A true JPH0563162A (ja) | 1993-03-12 |
Family
ID=16739294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3219680A Pending JPH0563162A (ja) | 1991-08-30 | 1991-08-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563162A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999021190A2 (en) * | 1997-10-21 | 1999-04-29 | Silicon Aquarius Incorporated | Rom and dram fabricated using a dram process |
| KR20040048799A (ko) * | 2002-12-04 | 2004-06-10 | 미쓰비시덴키 가부시키가이샤 | 내장 메모리를 램으로부터 롬으로 전환하여 생산가능한반도체장치 |
| US7664998B2 (en) * | 2001-06-29 | 2010-02-16 | Nxp B.V. | Non-volatile memory and accelerated test method for address decoder by added modified dummy memory cells |
-
1991
- 1991-08-30 JP JP3219680A patent/JPH0563162A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999021190A2 (en) * | 1997-10-21 | 1999-04-29 | Silicon Aquarius Incorporated | Rom and dram fabricated using a dram process |
| WO1999021190A3 (en) * | 1997-10-21 | 1999-07-29 | Silicon Aquarius Inc | Rom and dram fabricated using a dram process |
| US6222216B1 (en) * | 1997-10-21 | 2001-04-24 | Silicon Aquarius, Inc. | Non-volatile and memory fabricated using a dynamic memory process and method therefor |
| US7664998B2 (en) * | 2001-06-29 | 2010-02-16 | Nxp B.V. | Non-volatile memory and accelerated test method for address decoder by added modified dummy memory cells |
| KR20040048799A (ko) * | 2002-12-04 | 2004-06-10 | 미쓰비시덴키 가부시키가이샤 | 내장 메모리를 램으로부터 롬으로 전환하여 생산가능한반도체장치 |
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