JPS6034274B2 - 積重ね式倍密度読取専用メモリ - Google Patents

積重ね式倍密度読取専用メモリ

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JPS6034274B2
JPS6034274B2 JP59159426A JP15942684A JPS6034274B2 JP S6034274 B2 JPS6034274 B2 JP S6034274B2 JP 59159426 A JP59159426 A JP 59159426A JP 15942684 A JP15942684 A JP 15942684A JP S6034274 B2 JPS6034274 B2 JP S6034274B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、記憶配列の分野、特に電界効果トランジスタ
を使用した謙取専用メモリ（ＲＯＭ）の分野に関するも
のである。
〔従来技術〕
電界効果トランジスタ（ＦＥＴ）を記憶素子とするもの
を含めて、謙取専用メモリは、よく知られており、現状
技術のデジタル電子システムで広範に使用されている。
ＲＯＭは、固定プログラム命令およびコンピュータ操作
中に変更の必要のないその他の情報を記憶するための、
特に魅力的な装置である。ＲＯＭの密度を高め、それに
よってよりコンパクトなＲＯＭまたは記憶容量のより大
きなＲＯＭを実現することは、依然として半導体業界の
目標である。高密度集積回路を作るための様々な方法が
研究されてきた。
例えば、１９８世牢６月１７日付けのレッドワイン等の
米国特許第４２０８７２７号では、プログラム式Ｎチャ
ンネル電界効果トランジスタから作られたＭＯＳダイオ
ードを使用して、ＲＯＭ密度を、高める試みが考察され
ている。ゲートをＦＥＴ記憶素子のドレンに短絡するこ
とによってダイオード様のセルができる。レッドワイン
等のもののような記憶配列は、その密度がＲＯＭアレイ
の長さと幅に対して設定される限界によって制限されて
いる。例えば２層ないし３層の、いよいよポリシリコン
と呼ばれる多結晶シリコンを使用して回路密度を高める
、いわゆる多層集積回路加工法を使用することによって
高密度回路を実現することは、半導体業界で一般に知ら
れている。
１９８１年６月１６日付けのパッシュレーの米国特許第
４２７２８８０号では、多層集積回路加工法を使用して
、ィンバー夕回路が製造されている。
別の多層配置が、１９８０王１２月１６日付けのレィモ
ンド・ジュニアの米国特許第４２４００９７号に例示さ
れている。〔発明が解決しようとする問題点〕 多層集積回路加工法を謙取専用記憶配列に応用すること
が、本発明の目的である。
本発明の第２の目的は、第１段と第２段の電界効果トラ
ンジスタ装置が共通ゲートを共用する、積重ね倍密度読
取専用記憶配列を製造することである。
〔問題点を解決するための手段〕
上記の目的および下記の本発明の詳細な説明から明らか
になるその他の目的は、第１段配列を基板中に形成し、
第２段配列をレーザ・アニールされたポリシリコン層中
に形成して、第１段と第２段の電界効果トランジスタ記
憶配列を製造することによって達成される。
別のポリシリコン層が、第１段および第２段のＦＥＴ装
置によって共用される共通ゲートを形成する。第１段の
ポリシリコンは延長されて、第１段および第２‐段の記
憶素子用の共用ワード線を形成する。検出線および選択
線は２重積重ね配列の表面にまたは埋め込んで形成する
ことができる。検出線と選択線は、ワード線と同じく第
１段と第２段の配列に共通とすることができる。２段積
重ねＲＯＭ配列を個性化（２値情報化）するための技術
も開示する。
実施例 第６図は、ＦＥＴ記憶素子の従来のＲＯＭアレイの一部
分の概略図である。
このアレイは、複数のワード線ＷＩ〜Ｗ４から構成され
ている。このワード線は行線と呼ばれることもあり、検
出線ＳＩ〜Ｓ３および選択（ビット）線Ｂ１，Ｂ２と交
差している。検出線と選択（ビット）線は共に列線と呼
ばれることがある。検出線と選択（ビット）線は、一般
にワード線に直交し、ＦＥＴ記憶素子がワード線と選択
線および検出線との交点に位置する方形配列を形成して
いる。当業者には周知のようにワード線は必ずしも検出
線および選択線と直交しなくてもよい。それらは、ＲＯ
Ｍの説明が簡単になるように第６図に示している。
選択線ＢＩに接続されている記憶素子は、ＭＩ〜Ｍ１５
と記号をつけてある。選択線Ｂ２に接続されている記憶
素子は、Ｍ２〜Ｍ１６と記号をつけてある。これらの記
号は、本発明の良好な実施例について後で詳しく説明す
るとき明らかになるように、本発明の特徴を説明するた
めにみも使用されるものである。各記憶素子は、チャネ
ル領域を間に挿んだソ−ス領域とドレン領域、およびチ
ャネル領域に上にあり適当な誘導体材料によってそれか
ら絶縁されたゲートから構成される、電界効果トランジ
スタである。
例えば、記憶装置ＭＩは、ソースー、ドレン３およびゲ
ート２から構成されている。
当業者には知られているように、ＦＥＴのソース領域と
ドレレン領域は交換できる。これらの拡散領域に対して
使用される名称は、電流の方向に応じて決まり、電流は
ドレン領域からソース領域に流れる。第６図の記憶装置
では、電流は検出線から選択的に流れると仮定してある
。すなわち、この場合には、検出線に接続されている装
置領域がドレン領域と呼ばれ、選択線に接続されている
装置領域がソース領域と呼ばれる。したがって、適当な
電位がワ−ド線ＷＩと選択線ＢＩに印加されることによ
って、記憶装置ＭＩが選択されるとき、装置ＭＩはドレ
ン３からチャネルとソース１を経て選択線ＢＩへと導通
する。他の各記憶装置Ｍ３〜Ｍ１５およびＭ２〜Ｍ１６
の動作も、装置ＭＩの場合と同様である。説明の便宜上
、第６図の記憶素子からなるＦＥＴ装直は、Ｎチャネル
装置とし、以下の本発明の説明ではＦＥＴ記憶装置と呼
ぶものは、すべてＮチャンネル装置とする。
ただし当業者には自明のように、本発明はＮチャネル装
置に限られるものではなく、Ｐチャネル装置にも適用で
きる。第６図の配列の個性化（２値情報化）は、通常の
様々な方法で実施することができる。例えば、レッドワ
イン等の前記米国特許に記載されているように、選択さ
れた装置のチャネルをホウ素でドープして、チャネル閥
値電圧ＶＤＤより高く上げることによって、ェンハンス
メント形装置で個性化を実施することができる。すなわ
ち、Ｖｏｏが５ボルトの場合、ホウ素を選択された装置
のチャネルにイオン拡散すると、そのチャネル閥値電圧
が５ボルト以上に上がる。ホウ素でドープされないＦＥ
Ｔは、通常の０．８ボルトの閥値電圧をもつ。適当なゲ
ート電圧が印加されると、ホウ素でドープされないＦＥ
Ｔのチャネル電位がその関値電圧以上に上がり、導通が
起こる。しかし、ホウ素でドープされたＦＥＴは、同じ
ゲート電圧を印加しても、閥値電圧が増加している為に
導通しない。もちろん、装置の選択的省略を含めた他の
技術を使用して、ＲＯＭ配列を個性化することもできる
。第７図は、第６図に示した配列のレイアウトの平面図
を示したものである。
第６図と第７図において、メモリの同一部品には共通の
番号がつけてある。すなわち、装置ＭＩのソース１は、
第６図でも第７図でも、装置Ｍ３のソース７、装置Ｍ９
のソース４および装置ＭＩＩのソース１１のソ−ス１２
に共通なノードに接続されているものとして示されてい
る。図のように、ワード線ＷＩ〜Ｗ４はゲートを形成し
ている。ワード線ＷＩ〜Ｗ４はゲートを形成している。
ワード線ＷＩは、ゲート２，５，２６，２９を形成して
いる。同様に、ワード線Ｗ２はゲート８，１１，３２，
３５を形成している。選択線と検出器は第２図には示さ
れていないが、通常のやり方で配列上または配列内に配
置することができる。この配列は、その長さと幅に対す
る制限によってその密度が制限されている。本発明の教
示によれば、２段積重ね配列を形成することによって、
配列密度が大幅に高まる。
説明の便宜上、第６図および第７図に示した装置を参照
しながら、２段積雲ね配列について説明する。すなわち
、第６図および第７図の寄数殿号の装置ＭＩ〜Ｍ１５か
らなる第１段の記憶素子と偶数番号の装置Ｍ２〜Ｍ１６
からなる第２段の記憶素子から構成されるものとして、
２段積重ね配列を説明することにする。もちろん、本発
明はそれに限られるものではなく、装置ＭＩ〜Ｍｎの第
１段配列の上にＭ′１〜Ｍｎと呼ぶことのできる第２段
配列が配置されたものの製造にも適用される。
（ただし、ｎは整数である）本発明の２段積重ね記憶配
列のレイアウト平面図を示した第１図を参照すると、Ｒ
ＯＭは実線で示した第１段の装置と破線で示した第２段
の装置から構成されている。
第１段と第２段は、異なる平面上にあることが了解され
ている。密度を最大にするため、第２段の装置は第１段
の装置に対して４５０外らせて配置されている。ただし
、この角度は必須条件ではない。この関係は第１図では
、ソース領域１、ドレン領域３およびゲート２からなる
第１段の装置ＭＩとソース２７、ドレン２５およびゲー
ト２６からなる第２段の装置Ｍ２の間に引いた４５ｏの
角度で表されている。第１図から明らかなように、これ
らの装置は、ワード線ＷＩ中に形成された共通ゲート２
，２６を共用している。異なる段にある装置は、互いに
４５０外れているので、第１段の電流の方向は、第２段
の装置の電流方向に対して９０ｏ外れている。このため
、第１段の電流を第２段の電流から区別できる。また、
第１図から、共通のソースおよびドレン拡散領域も、ア
レイ密度を高めるのに役立っていることが気づかれる。
例えば単一の拡散領域が、装置Ｍ１，Ｍ３，Ｍ９，ＭＩ
Ｉのソース１，４，７，１２を画定している。同様に共
通ドレン拡散領域が、記憶装置Ｍ３とＭ５のソース９と
１５を画定している。次に、第２ａ図ないし第２ｃ図を
参照しながら、この配列の製造方法について説明する。
これらの図は、第１図の線Ａ−Ａ′に沿って切断した、
製造工程の各段階での断面を示したものである。配列は
通常の半導体集積回路加工技術を用いて製造されるもの
で、使用される特定のステップをまとめることにする。
第２ａ図は、２段積重ね配列の下段装置の断面を示した
ものである。この装置は、下記のようにして作られる。
Ｎチャンネル装置用のＰ基板１００中に、まず標準的方
法を用いて装置領域を画定する。その後、ゲート酸化物
２００を２５〜５仇ｍの厚さまで熱的に成長させる。次
の加工ステップは、使用される個性化概念によって規定
される。本発明にもとずく一つの個性化体系は、一部の
配列装置のェンハンスメント・モードを低い関値電圧に
し、その他の配列装置のェンハンスメント・モードを高
い関値電圧にし、それによって配列を論理１および論理
０の位置にプログラミングするものである。この個性化
体系を使用する場合、下段配列を形成するための加工手
順は、下記のステップに従う。標準的イオン注入法を用
いてホウ素などのＰ型ドーパントでドープする。これに
よって、例えば０．８Ｖと相対的に近い閥値電圧をもつ
ェンハンスメント形装置ができる。次に、リンをドープ
したポリシリコン層を付着する。通常のフオトレジスト
法およびマスキング法を用いて、装置のゲート領域１４
とワード線パターン（図示せず）を画定する。次にパタ
ーンをェッチして、ポリシリコン・ワード線とゲート領
域１４を形成する。次にヒ素のイオン注入によって、ソ
ースおよびドレン拡散領域１３，１５を拡散させる。先
に形成されたゲート１４によって、ソースおよびドレン
領域の自動位置合せが可能となる。次にソース、ドレン
、ゲート領域上に二酸化ケイ素２０７大体３５〜６仇ｍ
の厚さまで熱的に成長させる。加工のこの時点で、選択
的装置は、位関値ェンハンスメント形装置から高関値ェ
ンハンスメント形装置への変更を加えられる。それを実
現するため、フオトレジスト２０８をブロックアウト・
マスクとして塗簡し、一部装置をマスク・アウトする。
このマスクは、モード変更を受ける装置のチャネル領域
がブロックされないままとなるように画定されている。
次に配列にホウ素の高エネルギー・イオン注入を施す。
こうして、ホウ素が露出した装置のゲート１４を経てそ
のチャネル拡散する。このステップによっててブロック
されない装置は、低関値ェンハンスメント形装置から高
関値ェンハンスメント形装置へと変わる。図には示され
ていないが、直接接触エッチによって、後でその形成に
ついて説明する第２段のポリシリコンが一部のＮ十拡散
領域に接触して、配列の選択線を形成できるようにする
ための穴が形成される。次に第２ｂ図を参照しながら、
第２段の配列の形成について説明する。
第２段装置は、第２段装置のチャネルが第１段装置のチ
ャネルに対して９０ｏ外れた位置にくるようにするため
、できれば第１段装置に対して４５ｏ外れた位置に配置
するのが望ましいことを思い起こすべきである。したが
って、第２ｂ図には第１段装置のソース拡散領域１３と
ドレン拡散領域１５の間のチャネルの長さが示されてい
るが、第２段装置のチャネルは幅しか示されていず、そ
のソース領域とドレン領域は図面には見えない。上段配
列装置を形成するため、フオトレジスト２０８を除去し
、第２のポリシリコン層２１０を大体５００〜１００皿
ｍの厚さまで付着させる。
このフィルムを軽くドープして、２〜１０オーム／口の
Ｐ型層を形成する。ポリシリコン層２１０を既知のやり
方でレーザー・アニールして、大きなまたは単一の結晶
性材料を形成する。第２段ポリシリコン中に第２のＦＥ
Ｔを形成する。標準的技術を用いて、レーザー・ァニー
ルされた第２段ポリシリコン層２１０中に、第２ｂ図に
は示されていないＮ十領域を拡散させて、ソース領域お
よびドレン領域を形成する。当業者には自明のように、
適当なフオトレジスト技術およびマスキング技術を用い
て、第２段ポリシリコン層中の配列パターンを決定し、
画定する。Ｐ型ポリシリコン材料が、第２段配列の至る
所にェンハンスメント形装置を生成する。
ブロックアウト・マスクを使用して、さらに変更を施す
べき露出された装置を選択することによって、次に個性
化を実施することができる。ここで配列にホウ素をイオ
ン注入して、マスクされていない場所に高関値ェンハン
スメント形装置を作る。これによって、上段の配列は、
論理１と論理０の場所に個性化される。個性化した後、
約５０仇ｍのＣＶＤ酸化物を付着させ、適当なフオトレ
ジスト技術とマスキング技術によって選択線パターン（
図示せず）を画定した後、それをェッチして選択的領域
を形成する。
良好な実施例では、選択線はケィ化物を用いて形成され
る。このケィ化物領域は、（前記のエッチング工程の結
果露出した）露出した第２段ポリシリコン上にタングス
テンその他適当な材料のフィルムを付着させて、アニー
ル後に２〜４オーム／口の導電性領域を生成することに
よって形成される。次に、さらに約５０仇ｍのＣＶＤ酸
化物を付着させて、ケィ化物領域を絶縁する。次に、第
２Ｃ図を参照しながら、２段積重ね配列の完成について
説明する。
第２Ｃ図にはケィ化物選択線が示されていないことに注
意すること。それらは、本発明の説明の便宜上、省略し
たものである。ケィ化領域の選択線の良好な配置につい
ては、後で第３図および第４図を参照しながら説明する
。再び第２Ｃ図に戻ると、次に方向性接触エッチを使用
して、Ｎ＋領域に穴をあげ、ゥェハ基板中に第１段装置
のドレンを形成する。さらに、第２Ｃ図には示されてい
ない穴をＮ＋領域にあげて、上部がアニールされたポリ
シリコン中にドレン領域を形成する。アルミニウムなど
の金属を付着させて、これらのＮ十ドレン領域を接触さ
せる金属検出線４００を形成する。２段積重ね配列全体
の上に不働態化層２１４を付着させ、選択的にェッチし
て、接点用のヴァィアホールを作る。こうしてチップが
完成する。。ここで説明したＮＭＯＳアレイは、積重ね
ＣＭＯＳ装置を含む標準的ＣＭＯＳ周辺装置と両立する
ことができることに注意すべきである。
周辺領域を画定し、第２段ポリシリコン層の周辺酸城を
Ｎ背景ドーブしてＰチャネル装置を形成し、こうして積
重ねＣＭＯＳ回路を形成することによって、チップ上に
周辺装置が形成できる。すなわち、第１段ポリシリコン
中に形成されたワード線ＷＩ〜Ｗ４を、そのソース・ド
レンが埋込み接点または金属を介して第１段ポリシリコ
ンに接続できるＣＭＯＳＦＥＴ装置から追い出すことが
できる。周辺回路が埋込み接点を必要とする場合には、
、ゲート酸化物２００を成長させた直後に、それらを形
成することになる。また、第２ゲート領域２０７を成長
させる前に第１段ポリシリコン層をレーザー・アニール
できることにも注意すること。そうすると熱的成長の前
に表面スパイクが減少することになる。第３図は、２段
積重ね配列の平面図を示したもので、選択線を形成する
ケィ化された第２段ポリシリコン領域を説明の便宜上露
出させてある。
第３図に示した配列を積重ねる際に、単一選択線Ｂ１が
２本の選択線ＢＩとＢ２の代りに使用されていることに
注意すべきである。第４ａ図および第４ｂ図は、第３図
に示した２重積重ね配列の一部分をそれぞれ線Ａ−Ａ′
および線Ｂ−Ｂ′に沿って切断した断面図である。第３
図には、ドレン拡散領域への電気接続用の金属検出線は
示されていない。
先に第２ａ図ないし第２ｃ図に関して説明したやり方で
後触領域２３０を形成して、Ｎ＋ドレン拡散領域と金属
線の間に接触を実現する。それらは、二酸化ケイ素のド
レン拡散領域の上側の場所に穴をェッチし、その後にビ
ット線を形成するとき、穴を金属で充填することによっ
て形成される。選択線を形成するケィ化された第２段ポ
リシリコンが、第１段および第２段の装置のソース領域
を接触させる。すなわち、選択線Ｂ１が、２３２′でそ
れぞれ装置Ｍ２とＭＩＯのソース２７，２８を含むソー
ス領域の第２段ポリシリコン・フィルム中のＮ十拡散領
域を接触させる。選択線８１はさらに装置Ｍ４、Ｍ６、
Ｍ１２、Ｍ１４用のソースを形成する第２段ポリシリコ
ン・フィルム内のＮ十領域を接触させる、また、装置Ｍ
８とＭ１６用のソースを形成するソース領域は、ケィ化
された第２段ポリシリコンによって接触される。領域２
３２は、ケィ化された第２段ポリシリコンの選択線Ｂ１
を、基板中に形成された第１段配列中の装置のソースを
形成するソース拡散領域に接触させるための接触領域を
表している。
ここで第４ａ図を参照すると、選択線Ｂ１を第１段アレ
イ装置のＮ十ソース領域１に接続するための接触領域２
３２が、二酸化ケイ素に穴をエッチすることによって形
成されることがわかる。
さらに具体的にいえば、先に述べたように、ＣＶＤ酸化
物をェッチしてケィ化物のための所期の領域を画定する
ことによって、ケィ化領域が形成される。Ｎ＋ソース領
域１の上の領域をソース領域までェッチし、こうしてで
きた穴を薄膜ケィ化物３００が表面に付着されたケィ化
ポリシリコンで充填する。第４ｂ図に示されているよう
に、ＣＶＤ酸化物をェッチした後、第２段装置のＮ＋ソ
ース領域に選択線用ケィ化物領域２３２′を付着させる
。第５図は、第１段および第２段の配列装置のドレン拡
散領域を接触させるための検出線の一つの配置を示した
ものである。
検出線Ｓ′１およびＳ′２は、第２Ｃ図、第４ａ図およ
び第４ｂ図に示されている金属検出線に対応する。第５
図と先行各図の同じ部品には、共通の番号がつけてある
。すなわち、検出線Ｓ′１はアレイ表面を横切る千鳥形
として示してあり、接触領域２３０で下段装置ＭＩ〜Ｍ
１５を接触させる。すぐに思い出されるように、良好な
実施例では、金属がドレン拡散領域に直接接触できるよ
うに、各ドレン領域に穴がエッチされる。第４ａ図から
わかるように、接触領域２３川ま、不働態化層の下の装
置頂面から二酸化ケイ素層を経てＮ＋領域３に下ってい
る。第４ｂ図からわかる様に接触領域２３０′は、ポリ
シリコン・フィルム中のＮ十ドレン領域を接触させて、
第２段アレイ装置を検出線に後続している。実施例を参
照しながら本発明について説明してきたが、この説明は
限定的な意味に解釈されることを企画したものではない
。ここに記載された実施例に対する様々な修正およびそ
の他の実施例は、したがった、特許請求の範囲によって
、本発明の真の範囲に含まれる修正または実施例がカバ
ーされることが企図されている。〔発明の効果〕 この発明によれば謙取専用記憶配列においてメモリ素子
の配列密度を従来例に較べて２倍に高めて高集積化を図
ることができるという効果がある。
【図面の簡単な説明】
第１図は、本発明の教示にもとづく２段積重ね電界効果
トランジスタ記憶配列のレイアウト平面図である。 第２ａ図は、部分的に製造された２段積重ね配列を示す
、第１図の線Ａ−Ａに沿って切断された断面図である。
第２ｂ図は、製造工程の後半段階の２段積重ね配列を示
す、第１図の線Ａ−Ａ′に沿って切断された断面図であ
る。第２ｃ図は、完成した２段積重ねアレイを示す、第
１図の線Ａ−Ａ′に沿って切断された断面図である。第
３図は、第２段ポリシリコン・フィルム中にケィ化物を
用いて形成された選択線を示す本発明の教示にもとづく
２段積重ね配列のレイアウト平面図である。第４ａ図は
、第３図の線Ａ−Ａ′に沿って切断された断面図である
。第４ｂ図は、第３図の線Ｂ−Ｂに沿って切断された断
面図である。第５図は、検出線の一つのレイアウト配置
を示す、本発明の２段積重ね記憶配列のレイアウト平面
図である。第６図は、先行技術のＦＥＴ読取専用用メモ
リの概略図である。第７図は、第６図に筈略的に示した
先行技術のＦＥＴメモリのレイアウト平面図である。第
１図 第３図 第２ａ図 第２ｂ図 第２‘）図 第４ａ図 第４１）図 第５図 第６図 第７図

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基板中に形成されたソース領域とドレン領域
    をもつ、電界効果装置の第１の配列と、第１の配列の上
    にある半導体材料層中に形成されたソース領域とドレン
    領域をもつ、電界効果装置の第２の配列と、第１及び第
    ２の配列の中間に置かれた第１及び第２の配列の共通の
    ゲートと、を含む積重ね式倍密度読取専用メモリ。
JP59159426A 1983-09-08 1984-07-31 積重ね式倍密度読取専用メモリ Expired JPS6034274B2 (ja)

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