JPH0127518B2 - - Google Patents
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- JPH0127518B2 JPH0127518B2 JP14703280A JP14703280A JPH0127518B2 JP H0127518 B2 JPH0127518 B2 JP H0127518B2 JP 14703280 A JP14703280 A JP 14703280A JP 14703280 A JP14703280 A JP 14703280A JP H0127518 B2 JPH0127518 B2 JP H0127518B2
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- transistors
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体読出し専用メモリに関し、特に
読出し速度の向上と集積度の向上とを図つた半導
体読出し専用メモリを提案したものである。
読出し速度の向上と集積度の向上とを図つた半導
体読出し専用メモリを提案したものである。
第３図は従来のMOS型の読出し専用メモリ
（以下ROMという）のうちOR型と称するものの
平面パターン図、第４図はその断面構造図、第５
図は第３，４図に図示した部分に対応する部分的
回路図を示している。これらの図において３０は
基板、３１はn+拡散層、３２はSiO2膜、３３は
Si3N4膜、３４はモリブデンよりなり、一部では
トランジスタのゲートを兼ねるワード線、３５は
PSG層であり、トランジスタのドレインとなる
べきn+拡散層部分にはコンタクトホール３６が
穿たれており、アルミニウムよりなるビツト線３
８はコンタクトホール３６を介してn+拡散層の
要所に接続されている。メモリセルとなるトラン
ジスタ４０は３つのワード線３４につき形成さ
れ、これらのトランジスタはドレインをビツト線
３８にて一括してあり、負荷用トランジスタ４１
（第３，４図には現れていない）を介して固定電
源に連なつている。従つてこれらワード線３４が
選択されてハイレベルとなつた場合にはビツト線
３８がローレベルとなるのに対し、トランジスタ
が形成されていないワード線３４′については該
ワード線３４′が選択されてハイレベルとなつて
もビツト線３８はハイレベルのままとなる。而し
てこのような構成のものはトランジスタの導通抵
抗が低く、またゲート容量も小さいのでアクセス
が速いという利点がある反面、各メモリセルにコ
ンタクトホール３６及びトランジスタ４０のソー
ス又はこれらを接続する接地線となる拡散層３
１′のスペースを確保する必要上集積度が低く、
大容量ROMには不適当である。
（以下ROMという）のうちOR型と称するものの
平面パターン図、第４図はその断面構造図、第５
図は第３，４図に図示した部分に対応する部分的
回路図を示している。これらの図において３０は
基板、３１はn+拡散層、３２はSiO2膜、３３は
Si3N4膜、３４はモリブデンよりなり、一部では
トランジスタのゲートを兼ねるワード線、３５は
PSG層であり、トランジスタのドレインとなる
べきn+拡散層部分にはコンタクトホール３６が
穿たれており、アルミニウムよりなるビツト線３
８はコンタクトホール３６を介してn+拡散層の
要所に接続されている。メモリセルとなるトラン
ジスタ４０は３つのワード線３４につき形成さ
れ、これらのトランジスタはドレインをビツト線
３８にて一括してあり、負荷用トランジスタ４１
（第３，４図には現れていない）を介して固定電
源に連なつている。従つてこれらワード線３４が
選択されてハイレベルとなつた場合にはビツト線
３８がローレベルとなるのに対し、トランジスタ
が形成されていないワード線３４′については該
ワード線３４′が選択されてハイレベルとなつて
もビツト線３８はハイレベルのままとなる。而し
てこのような構成のものはトランジスタの導通抵
抗が低く、またゲート容量も小さいのでアクセス
が速いという利点がある反面、各メモリセルにコ
ンタクトホール３６及びトランジスタ４０のソー
ス又はこれらを接続する接地線となる拡散層３
１′のスペースを確保する必要上集積度が低く、
大容量ROMには不適当である。
第６図はAND型と称する従来のMOS型ROM
の平面パターン図、第７図はその断面構造図、第
８図は第６，７図に図示した部分に対応する部分
的回路図を示している。図中第３，４，５図と同
じものには同符号を付してある。この型のものに
おいてはトランジスタ４０は直列接続されており
固定電源側にはこれらのトランジスタを選択しな
い間にハイレベルとなるプリチヤージ用のクロツ
クパルスCP1を与えるべきトランジスタ４２が、
また接地電位側にはクロツクパルスCP1と相補関
係にあるデータ読出し用のクロツクパルスCP2を
与えるべきスイツチトランジスタ４３が接続され
ている。各トランジスタ４０のゲートに連なるワ
ード線３４が選択されてローレベルとなつた場合
にはビツト線３８がハイレベルとなるのに対し、
トランジスタが形成されていないワード線３４′
についてはこれが選択されてローレベルとなつて
もビツト線３８は他のワード線３４がハイレベル
であるためにローレベルとなる。
の平面パターン図、第７図はその断面構造図、第
８図は第６，７図に図示した部分に対応する部分
的回路図を示している。図中第３，４，５図と同
じものには同符号を付してある。この型のものに
おいてはトランジスタ４０は直列接続されており
固定電源側にはこれらのトランジスタを選択しな
い間にハイレベルとなるプリチヤージ用のクロツ
クパルスCP1を与えるべきトランジスタ４２が、
また接地電位側にはクロツクパルスCP1と相補関
係にあるデータ読出し用のクロツクパルスCP2を
与えるべきスイツチトランジスタ４３が接続され
ている。各トランジスタ４０のゲートに連なるワ
ード線３４が選択されてローレベルとなつた場合
にはビツト線３８がハイレベルとなるのに対し、
トランジスタが形成されていないワード線３４′
についてはこれが選択されてローレベルとなつて
もビツト線３８は他のワード線３４がハイレベル
であるためにローレベルとなる。
而してこのような構成のものではコンタクトホ
ール及び接地線を省略できて集積度は高まるが、
トランジスタの導通抵抗が高く、またゲート容量
も大きいのでアクセスの面からは不利であり、メ
モリセルとなるトランジスタ４０がｎ個直列接続
された場合にはアクセスタイムがOR型の場合の
略n2倍となる。
ール及び接地線を省略できて集積度は高まるが、
トランジスタの導通抵抗が高く、またゲート容量
も大きいのでアクセスの面からは不利であり、メ
モリセルとなるトランジスタ４０がｎ個直列接続
された場合にはアクセスタイムがOR型の場合の
略n2倍となる。
上述の如きOR型のROMが有する高速性及び
AND型のROMが有する高集積度という夫々の利
点を生かせたものとして第９図、第１０図に示す
構成のものがある。これは第６〜８図に示した
AND型のものをブロツク分けして集積度の向上
と高速化との調和を図つたものである。即ちメモ
リセルとなるトランジスタ４０が複数個接続され
てなるメモリセル列８０が複数個、横方向に並設
されて１つのブロツク９０が形成されており、こ
のようなブロツク９０が縦方向に複数個形成され
ている。各メモリセル列の一端はクロツクパルス
CP2を与えるべきトランジスタ４３を介して接地
電位としてあり、他端はトランジスタ４４を介し
てビツト線３８に連なる一方、後述するＹデコー
ダ７２中のビツト線選択用のトランジスタ４５に
連なつている。
AND型のROMが有する高集積度という夫々の利
点を生かせたものとして第９図、第１０図に示す
構成のものがある。これは第６〜８図に示した
AND型のものをブロツク分けして集積度の向上
と高速化との調和を図つたものである。即ちメモ
リセルとなるトランジスタ４０が複数個接続され
てなるメモリセル列８０が複数個、横方向に並設
されて１つのブロツク９０が形成されており、こ
のようなブロツク９０が縦方向に複数個形成され
ている。各メモリセル列の一端はクロツクパルス
CP2を与えるべきトランジスタ４３を介して接地
電位としてあり、他端はトランジスタ４４を介し
てビツト線３８に連なる一方、後述するＹデコー
ダ７２中のビツト線選択用のトランジスタ４５に
連なつている。
而してアドレス入力は３種類のデコーダへ入力
される。まずその一つはＸデコーダ７１であつて
各ブロツクにつき１個設けられており、アドレス
の内容に応じて各ブロツク９０における特定のワ
ード線３４を選択する。なおワード線３４は各ブ
ロツクを横断するように縦方向に多数配置されて
いる。
される。まずその一つはＸデコーダ７１であつて
各ブロツクにつき１個設けられており、アドレス
の内容に応じて各ブロツク９０における特定のワ
ード線３４を選択する。なおワード線３４は各ブ
ロツクを横断するように縦方向に多数配置されて
いる。
二つ目はＹデコーダ７２であつて、全ブロツク
に共通しており、アドレスの内容に応じて特定の
ビツト線３８を選択すべく所要のトランジスタ４
５を導通させ図示しない固定電源に連ならせる。
三つ目はＺデコーダ７３であつてアドレスの内容
に応じて特定のブロツク９０を選択すべく、その
ブロツクのトランジスタ４４をすべて導通させ
る。このような構成とすることにより特定のブロ
ツク９０の特定のワード線３５及びビツト線３８
にて指定される位置のトランジスタ４０の有無が
ビツト線３８にて読出されることになる。
に共通しており、アドレスの内容に応じて特定の
ビツト線３８を選択すべく所要のトランジスタ４
５を導通させ図示しない固定電源に連ならせる。
三つ目はＺデコーダ７３であつてアドレスの内容
に応じて特定のブロツク９０を選択すべく、その
ブロツクのトランジスタ４４をすべて導通させ
る。このような構成とすることにより特定のブロ
ツク９０の特定のワード線３５及びビツト線３８
にて指定される位置のトランジスタ４０の有無が
ビツト線３８にて読出されることになる。
斯かる構成としたことにより通常のAND型
ROMに比してオン抵抗は１／ｍに（但しｍはブ
ロツク数）、またゲート容量も１／ｍになり、従
つてアクセスタイムは１／m2近くにまで短縮でき
る。その反面ビツト線３８とトランジスタ４４又
は４５との接続のためのコンタクトホール８１が
ビツト線１本につき（ｍ／２＋１）個必要となり
（第６〜８図の通常のAND型ROMでは１個）、ま
たトランジスタ４３及び接地線８２もブロツク数
ｍに応じて必要となり、これらコンタクトホール
８１、接地線８２、トランジスタ４３の増加分だ
け集積度を低下させる要因を内包している。本発
明はこのような問題点を解決するためになされた
ものであつて、前述のコンタクトホール８１を集
約したレイアウトとすることによつてより一層の
読出し速度及び集積度の向上を図つたROMを提
供することを目的とし以下に本発明をその実施例
を示す図面に基いて詳述する。
ROMに比してオン抵抗は１／ｍに（但しｍはブ
ロツク数）、またゲート容量も１／ｍになり、従
つてアクセスタイムは１／m2近くにまで短縮でき
る。その反面ビツト線３８とトランジスタ４４又
は４５との接続のためのコンタクトホール８１が
ビツト線１本につき（ｍ／２＋１）個必要となり
（第６〜８図の通常のAND型ROMでは１個）、ま
たトランジスタ４３及び接地線８２もブロツク数
ｍに応じて必要となり、これらコンタクトホール
８１、接地線８２、トランジスタ４３の増加分だ
け集積度を低下させる要因を内包している。本発
明はこのような問題点を解決するためになされた
ものであつて、前述のコンタクトホール８１を集
約したレイアウトとすることによつてより一層の
読出し速度及び集積度の向上を図つたROMを提
供することを目的とし以下に本発明をその実施例
を示す図面に基いて詳述する。
第１図は本発明に係るROMの部分的パターン
図、第２図はその回路図である。
図、第２図はその回路図である。
このROMはＭ個のＸデコーダ２１、各１個の
Ｙデコーダ２２及びＺデコーダ２３並びにメモリ
セルたるトランジスタ１０を直列的に接続してな
るメモリセル列８を複数列横方向に並設してな
る、Ｍ個のブロツク９にて構成されている。メモ
リセル列８そのものは第９，１０図に示すものと
同様の構成を有し、一端はデータ読出し用のクロ
ツクパルスCP2をそのゲートに与えるべきスイツ
チトランジスタ１３を介して接地線２に連なり、
他端はＺデコーダ２３からの選択信号をそのゲー
トに与えるようにしたトランジスタ１４を介して
コンタクトホール１の部分に到り、ここでビツト
線３及びＹデコーダ２２中のトランジスタ１５に
連なつている。
Ｙデコーダ２２及びＺデコーダ２３並びにメモリ
セルたるトランジスタ１０を直列的に接続してな
るメモリセル列８を複数列横方向に並設してな
る、Ｍ個のブロツク９にて構成されている。メモ
リセル列８そのものは第９，１０図に示すものと
同様の構成を有し、一端はデータ読出し用のクロ
ツクパルスCP2をそのゲートに与えるべきスイツ
チトランジスタ１３を介して接地線２に連なり、
他端はＺデコーダ２３からの選択信号をそのゲー
トに与えるようにしたトランジスタ１４を介して
コンタクトホール１の部分に到り、ここでビツト
線３及びＹデコーダ２２中のトランジスタ１５に
連なつている。
而して本発明に係るROMにおいては同一ブロ
ツク内に相隣するｋ個（実施例ではｋ＝２）のメ
モリセル列８を一組として、同じ組のメモリセル
列については夫々のトランジスタ１４のドレイン
を上記コンタクトホール１にて一括接続してあ
る。なおメモリセル数を第９，１０図のものと同
数とする場合はＭ・ｋ＝ｍとなる。
ツク内に相隣するｋ個（実施例ではｋ＝２）のメ
モリセル列８を一組として、同じ組のメモリセル
列については夫々のトランジスタ１４のドレイン
を上記コンタクトホール１にて一括接続してあ
る。なおメモリセル数を第９，１０図のものと同
数とする場合はＭ・ｋ＝ｍとなる。
Ｘデコーダ２１は各ブロツク９につき１個、従
つて合計Ｍ個設けられており、アドレスの内容に
応じて各ブロツク９における特定のワード線４を
選択する。ワード線４は従来同様各ブロツクを横
断するように縦方向に多数配置されている。
つて合計Ｍ個設けられており、アドレスの内容に
応じて各ブロツク９における特定のワード線４を
選択する。ワード線４は従来同様各ブロツクを横
断するように縦方向に多数配置されている。
Ｙデコーダ２２はアドレスの内容に応じて特定
のビツト線３、換言すればｋ個１組のメモリセル
列の組を選択する。なおこのビツト線３は縦方向
に並ぶＭ個のブロツク９を縦断しており、各ブロ
ツクに共通して使用されていることは言うまでも
ない。
のビツト線３、換言すればｋ個１組のメモリセル
列の組を選択する。なおこのビツト線３は縦方向
に並ぶＭ個のブロツク９を縦断しており、各ブロ
ツクに共通して使用されていることは言うまでも
ない。
Ｚデコーダ２３はアドレスの内容に応じて特定
のブロツクを選択すると共にｋ個１組のメモリセ
ル列のうちのいずれかのメモリセル列を選択す
る。このために各ブロツク９につきｋ個（実施例
では２個）の出力を発し、メモリセル列の組のう
ちのいずれかのメモリセル列のトランジスタ１４
を導通させる。なおこの場合においてＹデコーダ
２２によつて選択されないビツト線３に連なるト
ランジスタ１４も導通する。
のブロツクを選択すると共にｋ個１組のメモリセ
ル列のうちのいずれかのメモリセル列を選択す
る。このために各ブロツク９につきｋ個（実施例
では２個）の出力を発し、メモリセル列の組のう
ちのいずれかのメモリセル列のトランジスタ１４
を導通させる。なおこの場合においてＹデコーダ
２２によつて選択されないビツト線３に連なるト
ランジスタ１４も導通する。
叙上の如く構成された本発明のROMは例えば
Ｙデコーダ２２中の白抜矢符を付したトランジス
タ１５を導通させ、Ｚデコーダ２３の白抜矢符を
付した出力をハイレベルとしてトランジスタ１４
を導通させ、Ｘデコーダ２１の白抜矢符を付した
出力をローレベルにする如きアドレスが与えられ
た場合にはメモリセルMCの情報（即ちここでは
トランジスタ１０の存在）がビツト線３がハイレ
ベルになることによつて読出されることになる。
Ｙデコーダ２２中の白抜矢符を付したトランジス
タ１５を導通させ、Ｚデコーダ２３の白抜矢符を
付した出力をハイレベルとしてトランジスタ１４
を導通させ、Ｘデコーダ２１の白抜矢符を付した
出力をローレベルにする如きアドレスが与えられ
た場合にはメモリセルMCの情報（即ちここでは
トランジスタ１０の存在）がビツト線３がハイレ
ベルになることによつて読出されることになる。
而して本発明のROMにおいてはコンタクトホ
ール１をｋ個のメモリセル列に共用しているので
その個数は第９，１０図に示したものの１／ｋと
なる。またスイツチトランジスタ１３のゲート線
１３′の本数も１／ｋになり、これらはいずれも
集積度の向上に寄与する。
ール１をｋ個のメモリセル列に共用しているので
その個数は第９，１０図に示したものの１／ｋと
なる。またスイツチトランジスタ１３のゲート線
１３′の本数も１／ｋになり、これらはいずれも
集積度の向上に寄与する。
一方、コンタクトホール１は第９図に示すコン
タクトホール８１に比して大となるが、そのため
にコンタクト抵抗が減少する。またＹデコーダ２
２内のトランジスタ１５も第９図に示すＹデコー
ダ中のトランジスタ４５に比して広面積化でき
β，gnをｋ倍以上にでき、その導通抵抗を１／
ｋ以下にでき、これらはいずれもアクセスの高速
化に寄与する。
タクトホール８１に比して大となるが、そのため
にコンタクト抵抗が減少する。またＹデコーダ２
２内のトランジスタ１５も第９図に示すＹデコー
ダ中のトランジスタ４５に比して広面積化でき
β，gnをｋ倍以上にでき、その導通抵抗を１／
ｋ以下にでき、これらはいずれもアクセスの高速
化に寄与する。
以上詳述したように本発明に係る半導体読出し
専用メモリは複数のメモリセルを直列的に接続し
てなるメモリセル列複数個にて構成されたブロツ
クを複数個備え、またアドレス入力に従い、特定
のワード線を選択する第１のデコーダ、特定のビ
ツト線を選択する第２のデコーダ及び特定のブロ
ツクを選択する第３のデコーダを備えてなり、相
隣並設されたｋ個のメモリセル列の夫々に設けら
れ、各メモリセル列を選択的に一つのビツト線に
接続させるトランジスタのドレイン領域又はソー
ス領域を一つの拡散領域で構成し、該拡散領域は
共通のコンタクトホールを介して前記ビツト線に
連なり、前記第３のデコーダはｋ個の出力を前記
トランジスタに選択的に与えて同一グループ中の
メモリセル列を選択すべく構成したものであるか
ら、高集積度、且つ高読出し速度のROMを実現
できる。
専用メモリは複数のメモリセルを直列的に接続し
てなるメモリセル列複数個にて構成されたブロツ
クを複数個備え、またアドレス入力に従い、特定
のワード線を選択する第１のデコーダ、特定のビ
ツト線を選択する第２のデコーダ及び特定のブロ
ツクを選択する第３のデコーダを備えてなり、相
隣並設されたｋ個のメモリセル列の夫々に設けら
れ、各メモリセル列を選択的に一つのビツト線に
接続させるトランジスタのドレイン領域又はソー
ス領域を一つの拡散領域で構成し、該拡散領域は
共通のコンタクトホールを介して前記ビツト線に
連なり、前記第３のデコーダはｋ個の出力を前記
トランジスタに選択的に与えて同一グループ中の
メモリセル列を選択すべく構成したものであるか
ら、高集積度、且つ高読出し速度のROMを実現
できる。
メモリセルの構成は本実施例ではトランジスタ
の有と無で示されているが、トランジスタが無の
場合は本発明の実施例では拡散層の抵抗となつて
おり、この代りに常に導通状態にあるトランジス
タを形成しても、本発明の主旨は変るものではな
い。
の有と無で示されているが、トランジスタが無の
場合は本発明の実施例では拡散層の抵抗となつて
おり、この代りに常に導通状態にあるトランジス
タを形成しても、本発明の主旨は変るものではな
い。
また本発明では単一層のゲート電極のみのトラ
ンジスタで示してあるが、第１層のゲート電極を
使うトランジスタと第２層のゲート電極を使うト
ランジスタが交互に形成されトランジスタのしき
い値を変えてワード線の電位によつてON，OFF
するトランジスタと常に導通（ON）状態のトラ
ンジスタを形成しても本発明の主旨は変るもので
はない。
ンジスタで示してあるが、第１層のゲート電極を
使うトランジスタと第２層のゲート電極を使うト
ランジスタが交互に形成されトランジスタのしき
い値を変えてワード線の電位によつてON，OFF
するトランジスタと常に導通（ON）状態のトラ
ンジスタを形成しても本発明の主旨は変るもので
はない。
ワード線３４はトランジスタのゲートを兼ねて
おり、本実施例で述べたモリブデンの他、タング
ステン、チタンのような耐熱性金属、ポリシリコ
ン、耐熱金属とポリシリコンの複合層であるポリ
サイド、金属とシリコンの化合物であるシリサイ
ドなど各種の材料が用いられるがいずれの場合も
本発明の主旨が変るものではない。
おり、本実施例で述べたモリブデンの他、タング
ステン、チタンのような耐熱性金属、ポリシリコ
ン、耐熱金属とポリシリコンの複合層であるポリ
サイド、金属とシリコンの化合物であるシリサイ
ドなど各種の材料が用いられるがいずれの場合も
本発明の主旨が変るものではない。
第１図は本発明に係るROMの部分的パターン
図、第２図はその回路図、第３図は従来のOR型
のROMの部分的パターン図、第４図はその断面
構造図、第５図は第３，４図に示す部分の回路
図、第６図は従来のAND型のROMの部分的パタ
ーン図、第７図はその断面構造図、第８図は第
６，７図に示す部分の回路図、第９図は従来の
ROMのパターン図、第１０図はその回路図であ
る。 １…コンタクトホール、２…接地線、３…ビツ
ト線、４…ワード線、８…メモリセル列、９…ブ
ロツク、１０，１３，１４，１５…トランジス
タ、２１…Ｘデコーダ、２２…Ｙデコーダ、２３
…Ｚデコーダ。
図、第２図はその回路図、第３図は従来のOR型
のROMの部分的パターン図、第４図はその断面
構造図、第５図は第３，４図に示す部分の回路
図、第６図は従来のAND型のROMの部分的パタ
ーン図、第７図はその断面構造図、第８図は第
６，７図に示す部分の回路図、第９図は従来の
ROMのパターン図、第１０図はその回路図であ
る。 １…コンタクトホール、２…接地線、３…ビツ
ト線、４…ワード線、８…メモリセル列、９…ブ
ロツク、１０，１３，１４，１５…トランジス
タ、２１…Ｘデコーダ、２２…Ｙデコーダ、２３
…Ｚデコーダ。
Claims (1)
- １ 複数のメモリセルを直列的に接続してなるメ
モリセル列複数個にて構成されたブロツクを複数
個備え、またアドレス入力に従い、特定のワード
線を選択する第１のデコーダ、特定のビツト線を
選択する第２のデコーダ及び特定のブロツクを選
択する第３のデコーダを備えてなり、相隣並設さ
れたｋ個のメモリセル列の夫々に設けられ、各メ
モリセル列を選択的に一つのビツト線に接続させ
るトランジスタのドレイン領域又はソース領域を
一つの拡散領域で構成し、該拡散領域は共通のコ
ンタクトホールを介して前記ビツト線に連なり、
前記第３のデコーダはｋ個の出力を前記トランジ
スタに選択的に与えて同一グループ中のメモリセ
ル列を選択すべく構成したことを特徴とする半導
体読出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14703280A JPS5771589A (en) | 1980-10-20 | 1980-10-20 | Memory exclusively used for read-out of semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14703280A JPS5771589A (en) | 1980-10-20 | 1980-10-20 | Memory exclusively used for read-out of semiconductor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5771589A JPS5771589A (en) | 1982-05-04 |
| JPH0127518B2 true JPH0127518B2 (ja) | 1989-05-29 |
Family
ID=15420985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14703280A Granted JPS5771589A (en) | 1980-10-20 | 1980-10-20 | Memory exclusively used for read-out of semiconductor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5771589A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5998387A (ja) * | 1982-11-26 | 1984-06-06 | Nec Corp | メモリ回路 |
| JP2563803B2 (ja) * | 1986-10-27 | 1996-12-18 | セイコーエプソン株式会社 | 半導体記憶装置 |
| JPS63153796A (ja) * | 1986-12-18 | 1988-06-27 | Matsushita Electronics Corp | 読み出し専用型記憶装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5034435A (ja) * | 1973-07-31 | 1975-04-02 | ||
| JPS5380931A (en) * | 1976-12-27 | 1978-07-17 | Hitachi Ltd | Semiconductor lead-only memory |
| JPS5523604A (en) * | 1978-06-23 | 1980-02-20 | Toshiba Corp | Logic circuit |
| JPS5552593A (en) * | 1978-10-11 | 1980-04-17 | Nec Corp | Memory unit |
| JPS5577091A (en) * | 1978-12-01 | 1980-06-10 | Nec Corp | Read-only memory circuit |
| JPS5633873A (en) * | 1979-08-29 | 1981-04-04 | Hitachi Ltd | Read only memory device |
-
1980
- 1980-10-20 JP JP14703280A patent/JPS5771589A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5034435A (ja) * | 1973-07-31 | 1975-04-02 | ||
| JPS5380931A (en) * | 1976-12-27 | 1978-07-17 | Hitachi Ltd | Semiconductor lead-only memory |
| JPS5523604A (en) * | 1978-06-23 | 1980-02-20 | Toshiba Corp | Logic circuit |
| JPS5552593A (en) * | 1978-10-11 | 1980-04-17 | Nec Corp | Memory unit |
| JPS5577091A (en) * | 1978-12-01 | 1980-06-10 | Nec Corp | Read-only memory circuit |
| JPS5633873A (en) * | 1979-08-29 | 1981-04-04 | Hitachi Ltd | Read only memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5771589A (en) | 1982-05-04 |
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