JP2000188311A - 集積回路装置の自己テスト方法 - Google Patents
集積回路装置の自己テスト方法Info
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- JP2000188311A JP2000188311A JP10365856A JP36585698A JP2000188311A JP 2000188311 A JP2000188311 A JP 2000188311A JP 10365856 A JP10365856 A JP 10365856A JP 36585698 A JP36585698 A JP 36585698A JP 2000188311 A JP2000188311 A JP 2000188311A
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Abstract
(57)【要約】
【課題】 ウェハテスト時間の短縮。
【解決手段】 不揮発性半導体記憶装置を内蔵する集積
回路装置（チップ）のテスト方法に於いて、複数個の被
テストチップ２が形成されている被テストウェハ１上
に、紫外線発電装置３と、テスト回路４とを形成し、上
記不揮発性半導体記憶装置の初期化のために紫外線が照
射される工程時に於いて、上記紫外線発電装置３により
生成される電力により、上記テスト回路４を動作させ
て、上記被テストチップ内部の周辺回路のテストを行
う。
回路装置（チップ）のテスト方法に於いて、複数個の被
テストチップ２が形成されている被テストウェハ１上
に、紫外線発電装置３と、テスト回路４とを形成し、上
記不揮発性半導体記憶装置の初期化のために紫外線が照
射される工程時に於いて、上記紫外線発電装置３により
生成される電力により、上記テスト回路４を動作させ
て、上記被テストチップ内部の周辺回路のテストを行
う。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置を内蔵する集積回路装置（ＥＥＰＲＯＭ、フラッ
シュメモリ、或いはＥＥＰＲＯＭ（フラッシュメモリ）
内蔵マイクロコンピュータ等）のテスト方法に関するも
のである。
憶装置を内蔵する集積回路装置（ＥＥＰＲＯＭ、フラッ
シュメモリ、或いはＥＥＰＲＯＭ（フラッシュメモリ）
内蔵マイクロコンピュータ等）のテスト方法に関するも
のである。
【０００２】
【従来の技術】一般に、不揮発性半導体記憶装置を内蔵
する集積回路装置の製造に於いては、ウェハ上に集積回
路装置を作り込み、次いで、ウェハテスト（ウェハプロ
ービングテスト）を実施する前に、紫外線照射工程を設
け、内蔵の不揮発性半導体記憶装置の初期化（各メモリ
セルのフローティングゲートに蓄積された電荷の排出）
を行っている。これは、紫外線の持つエネルギーによ
り、それまでの製造工程で、不揮発性半導体記憶装置内
部に蓄積された不要な電荷を除去して、不揮発性半導体
記憶装置を初期化し、これ以降のウェハテストでの歩留
まりを向上させる効果を持つものであるが、この紫外線
照射工程では、当然のことながら、記憶装置を動作させ
るための周辺回路のテスト等を同時に行うことはできな
かった。すなわち、紫外線照射工程に於いては、記憶装
置の初期化のみが実行されるものであり、従来に於いて
は、後のウェハテスト工程で、周辺回路のテストを行っ
ていた。
する集積回路装置の製造に於いては、ウェハ上に集積回
路装置を作り込み、次いで、ウェハテスト（ウェハプロ
ービングテスト）を実施する前に、紫外線照射工程を設
け、内蔵の不揮発性半導体記憶装置の初期化（各メモリ
セルのフローティングゲートに蓄積された電荷の排出）
を行っている。これは、紫外線の持つエネルギーによ
り、それまでの製造工程で、不揮発性半導体記憶装置内
部に蓄積された不要な電荷を除去して、不揮発性半導体
記憶装置を初期化し、これ以降のウェハテストでの歩留
まりを向上させる効果を持つものであるが、この紫外線
照射工程では、当然のことながら、記憶装置を動作させ
るための周辺回路のテスト等を同時に行うことはできな
かった。すなわち、紫外線照射工程に於いては、記憶装
置の初期化のみが実行されるものであり、従来に於いて
は、後のウェハテスト工程で、周辺回路のテストを行っ
ていた。
【０００３】
【発明が解決しようとする課題】上述のように、従来に
於いては、周辺回路のテストは、ウェハテスト工程で行
っていたが、ウェハテストに於いては、同時にテストで
きる集積回路装置の個数（チップ数）は、テスタの持つ
テストサイト数によって限定され、このことが、テスト
時間を増大させる要因となっていた。
於いては、周辺回路のテストは、ウェハテスト工程で行
っていたが、ウェハテストに於いては、同時にテストで
きる集積回路装置の個数（チップ数）は、テスタの持つ
テストサイト数によって限定され、このことが、テスト
時間を増大させる要因となっていた。
【０００４】ウェハ１枚あたりに搭載されるチップの個
数は、近年、増大している。それに伴い、ウェハ１枚あ
たりのテスト時間も、増大の一途をたどっている。ウェ
ハテスト用のテスタは非常に高価なため、単位時間あた
りに処理できるウェハ枚数が減少することが、ウェハの
価格、すなわち、チップの価格を上昇させる要因となっ
ていた。したがって、その対策として、ウェハテストに
費やされる時間を少しでも減少させる必要が生じてい
る。
数は、近年、増大している。それに伴い、ウェハ１枚あ
たりのテスト時間も、増大の一途をたどっている。ウェ
ハテスト用のテスタは非常に高価なため、単位時間あた
りに処理できるウェハ枚数が減少することが、ウェハの
価格、すなわち、チップの価格を上昇させる要因となっ
ていた。したがって、その対策として、ウェハテストに
費やされる時間を少しでも減少させる必要が生じてい
る。
【０００５】本発明は、上記事情に鑑みてなされたもの
であり、周辺回路のテストを、上述の紫外線照射工程に
於いて実施させる構成とすることにより、ウェハテスト
時間の短縮化を可能としたテスト方法を提供するもので
ある。
であり、周辺回路のテストを、上述の紫外線照射工程に
於いて実施させる構成とすることにより、ウェハテスト
時間の短縮化を可能としたテスト方法を提供するもので
ある。
【０００６】
【課題を解決するための手段】請求項１に係る本発明の
集積回路装置の自己テスト方法は、不揮発性半導体記憶
装置を内蔵する集積回路装置のテスト方法に於いて、複
数個の上記集積回路装置が形成されているウェハ上に、
紫外線発電装置と、テスト回路とを形成し、上記不揮発
性半導体記憶装置の初期化のために紫外線が照射される
工程時に於いて、上記紫外線発電装置により生成される
電力により、上記テスト回路を動作させて、上記集積回
路装置内部の周辺回路のテストを行うことを特徴とする
ものである。
集積回路装置の自己テスト方法は、不揮発性半導体記憶
装置を内蔵する集積回路装置のテスト方法に於いて、複
数個の上記集積回路装置が形成されているウェハ上に、
紫外線発電装置と、テスト回路とを形成し、上記不揮発
性半導体記憶装置の初期化のために紫外線が照射される
工程時に於いて、上記紫外線発電装置により生成される
電力により、上記テスト回路を動作させて、上記集積回
路装置内部の周辺回路のテストを行うことを特徴とする
ものである。
【０００７】また、請求項２に係る本発明の集積回路装
置の自己テスト方法は、上記請求項１に係る自己テスト
方法に於いて、上記ウェハ上の、上記集積回路装置が存
在しない領域に、上記紫外線発電装置を形成して成るこ
とを特徴とするものである。また、請求項３に係る本発
明の集積回路装置の自己テスト方法は、上記請求項１に
係る自己テスト方法に於いて、上記ウェハ上の、上記集
積回路装置が存在しない領域に、上記紫外線発電装置と
テスト回路とを形成して成ることを特徴とするものであ
る。
置の自己テスト方法は、上記請求項１に係る自己テスト
方法に於いて、上記ウェハ上の、上記集積回路装置が存
在しない領域に、上記紫外線発電装置を形成して成るこ
とを特徴とするものである。また、請求項３に係る本発
明の集積回路装置の自己テスト方法は、上記請求項１に
係る自己テスト方法に於いて、上記ウェハ上の、上記集
積回路装置が存在しない領域に、上記紫外線発電装置と
テスト回路とを形成して成ることを特徴とするものであ
る。
【０００８】また、請求項４に係る本発明の集積回路装
置の自己テスト方法は、上記請求項３に係る自己テスト
方法に於いて、上記ウェハ上のスクライブライン領域
に、上記紫外線発電装置とテスト回路とを形成して成る
ことを特徴とするものである。
置の自己テスト方法は、上記請求項３に係る自己テスト
方法に於いて、上記ウェハ上のスクライブライン領域
に、上記紫外線発電装置とテスト回路とを形成して成る
ことを特徴とするものである。
【０００９】更に、請求項５に係る本発明の集積回路装
置の自己テスト方法は、上記請求項１、２、３または４
に係る自己テスト方法に於いて、上記周辺回路のテスト
結果を、当該集積回路装置内部に設けられる、紫外線不
透過膜で保護されたテスト結果保持用不揮発性記憶領域
に記憶させることを特徴とするものである。
置の自己テスト方法は、上記請求項１、２、３または４
に係る自己テスト方法に於いて、上記周辺回路のテスト
結果を、当該集積回路装置内部に設けられる、紫外線不
透過膜で保護されたテスト結果保持用不揮発性記憶領域
に記憶させることを特徴とするものである。
【００１０】また、請求項６に係る本発明の集積回路装
置の自己テスト方法は、上記請求項１、２、３、４また
は５に係る自己テスト方法に於いて、上記テスト回路に
よりテストされる周辺回路領域が、紫外線不透過膜で保
護されていることを特徴とするものである。
置の自己テスト方法は、上記請求項１、２、３、４また
は５に係る自己テスト方法に於いて、上記テスト回路に
よりテストされる周辺回路領域が、紫外線不透過膜で保
護されていることを特徴とするものである。
【００１１】更に、請求項７に係る本発明の集積回路装
置の自己テスト方法は、上記請求項１、２、３、４、５
または６に係る自己テスト方法に於いて、上記紫外線発
電装置より出力される出力電圧を検知し、該電圧が所定
値に達したときに、上記テスト回路を動作させる電圧検
知部を設けて成ることを特徴とするものである。
置の自己テスト方法は、上記請求項１、２、３、４、５
または６に係る自己テスト方法に於いて、上記紫外線発
電装置より出力される出力電圧を検知し、該電圧が所定
値に達したときに、上記テスト回路を動作させる電圧検
知部を設けて成ることを特徴とするものである。
【００１２】かかる本発明の集積回路装置の自己テスト
方法によれば、不揮発性半導体記憶装置の初期化のため
の紫外線照射工程時に於いて、紫外線発電装置により生
成される電力により、テスト回路による周辺回路のテス
トが実施されるため、後のウェハテスト工程の所要時間
を著しく短縮することができるものである。
方法によれば、不揮発性半導体記憶装置の初期化のため
の紫外線照射工程時に於いて、紫外線発電装置により生
成される電力により、テスト回路による周辺回路のテス
トが実施されるため、後のウェハテスト工程の所要時間
を著しく短縮することができるものである。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００１４】紫外線照射工程中に、チップ内部周辺回路
のテストを行うためのテストシステムは、図１に示すよ
うに、被テストウェハ１上に作成された被テストチップ
２、…と、スクライブライン上に設けた紫外線発電装置
（太陽電池）３及びテスト回路４とから成る。なお、図
１（ａ）は、ウェハ全体図であり、同図（ｂ）は、その
一部拡大図である。また、図２に示すように、ウェハ１
上のチップ２が存在しない領域に、紫外線発電装置３を
設け、スクライブライン上にテスト回路（図示せず）を
設けたシステムから成る。なお、図２の場合は、紫外線
発電装置からテスト回路への電源供給は、スクライブラ
インに設けた電源供給ラインにより実現することができ
る。
のテストを行うためのテストシステムは、図１に示すよ
うに、被テストウェハ１上に作成された被テストチップ
２、…と、スクライブライン上に設けた紫外線発電装置
（太陽電池）３及びテスト回路４とから成る。なお、図
１（ａ）は、ウェハ全体図であり、同図（ｂ）は、その
一部拡大図である。また、図２に示すように、ウェハ１
上のチップ２が存在しない領域に、紫外線発電装置３を
設け、スクライブライン上にテスト回路（図示せず）を
設けたシステムから成る。なお、図２の場合は、紫外線
発電装置からテスト回路への電源供給は、スクライブラ
インに設けた電源供給ラインにより実現することができ
る。
【００１５】図３に、被テストチップ２、紫外線発電装
置３及びテスト回路４の接続関係を示す。テスト回路４
は、内部に電圧検知部５を持ち、該電圧検知部５は紫外
線発電装置３と接続されている。紫外線照射工程に於い
て、紫外線発電装置３が紫外線を受け、紫外線の持つエ
ネルギーで発電を始めて、その発電電圧が所定のしきい
値を超えると、電圧検知部５は、そのことを検知して、
テスト回路４にテスト開始を指示する信号を出力する。
現在の太陽電池技術では、波長が３００ｎｍ程度の紫外
線で発電が可能である。これに対し、紫外線照射工程で
用いられる紫外線照射器から発生される紫外線は、発生
される２６０ｎｍを中心とした分布を持つため、波長３
００ｎｍの紫外線を含んでおり、十分に発電可能であ
る。
置３及びテスト回路４の接続関係を示す。テスト回路４
は、内部に電圧検知部５を持ち、該電圧検知部５は紫外
線発電装置３と接続されている。紫外線照射工程に於い
て、紫外線発電装置３が紫外線を受け、紫外線の持つエ
ネルギーで発電を始めて、その発電電圧が所定のしきい
値を超えると、電圧検知部５は、そのことを検知して、
テスト回路４にテスト開始を指示する信号を出力する。
現在の太陽電池技術では、波長が３００ｎｍ程度の紫外
線で発電が可能である。これに対し、紫外線照射工程で
用いられる紫外線照射器から発生される紫外線は、発生
される２６０ｎｍを中心とした分布を持つため、波長３
００ｎｍの紫外線を含んでおり、十分に発電可能であ
る。
【００１６】電圧検知部５より、テスト開始指示信号を
受けたテスト回路４は、被テストチップ２に対して、テ
ストを開始する。被テストチップ２とテスト回路４は、
１対１で接続されており、ウェハ上に多数存在する被テ
ストチップとテスト回路のペアは、相互に非同期で動作
することができる。
受けたテスト回路４は、被テストチップ２に対して、テ
ストを開始する。被テストチップ２とテスト回路４は、
１対１で接続されており、ウェハ上に多数存在する被テ
ストチップとテスト回路のペアは、相互に非同期で動作
することができる。
【００１７】なお、テスト回路４は、図４に示すよう
に、被テストチップ２内部に設けても良く、その場合
も、同様の動作を行う。図４のように、テスト回路４を
チップ内部に設けた場合は、各チップの面積は若干増加
するが、紫外線発電装置の形成面積を、その分、大きく
することができる利点がある。
に、被テストチップ２内部に設けても良く、その場合
も、同様の動作を行う。図４のように、テスト回路４を
チップ内部に設けた場合は、各チップの面積は若干増加
するが、紫外線発電装置の形成面積を、その分、大きく
することができる利点がある。
【００１８】図５は、被テストチップ２（図３）の内部
ブロック構成図である。
ブロック構成図である。
【００１９】メモリアレイ６、及び被テスト領域である
周辺回路７を有する。テストが終了すると、被テストチ
ップ２内に設けられているテスト結果格納領域（不揮発
性記憶部）８に、テスト結果（良否）が格納される。し
たがって、その後に行われるウェハテスト時に、該領域
の情報を読み出すことによって、当該チップの良否を判
断することができる。
周辺回路７を有する。テストが終了すると、被テストチ
ップ２内に設けられているテスト結果格納領域（不揮発
性記憶部）８に、テスト結果（良否）が格納される。し
たがって、その後に行われるウェハテスト時に、該領域
の情報を読み出すことによって、当該チップの良否を判
断することができる。
【００２０】結果格納領域８は、紫外線照射工程時に、
データを正しく保持しなければならないため、紫外線が
入射されないようにする必要がある。このため、該結果
格納領域８上には、紫外線不透過膜９が設けられてい
る。すなわち、この紫外線不透過膜９により、紫外線を
遮断して、結果格納領域８の保持データの消失を防止す
るものである。
データを正しく保持しなければならないため、紫外線が
入射されないようにする必要がある。このため、該結果
格納領域８上には、紫外線不透過膜９が設けられてい
る。すなわち、この紫外線不透過膜９により、紫外線を
遮断して、結果格納領域８の保持データの消失を防止す
るものである。
【００２１】また、被テスト領域７についても、紫外線
のエネルギーによってノイズ等の影響があるため、紫外
線を遮断するために、その上部が紫外線不透過膜１０に
より保護されているものである。
のエネルギーによってノイズ等の影響があるため、紫外
線を遮断するために、その上部が紫外線不透過膜１０に
より保護されているものである。
【００２２】なお、紫外線照射の本来の目的に沿って、
紫外線の持つエネルギーにより電子除去が必要な領域に
ついては、上述の紫外線不透過膜は設けず、すなわち、
紫外線透過膜で覆い、紫外線の透過が可能な構成となっ
ていることは言うまでもない。
紫外線の持つエネルギーにより電子除去が必要な領域に
ついては、上述の紫外線不透過膜は設けず、すなわち、
紫外線透過膜で覆い、紫外線の透過が可能な構成となっ
ていることは言うまでもない。
【００２３】以下、更に詳細な説明を進める。
【００２４】図６は、被テストチップ２とテスト回路４
とについて、より詳細な内部構成を示したブロック構成
図である。
とについて、より詳細な内部構成を示したブロック構成
図である。
【００２５】既に述べたように、本発明は、紫外線照射
工程によって、チップ内のメモリアレイの初期化を行う
際、被テスト領域である、ロジック周辺回路７１とアナ
ログ周辺回路７２のテストを同時に行う点に特徴があ
る。
工程によって、チップ内のメモリアレイの初期化を行う
際、被テスト領域である、ロジック周辺回路７１とアナ
ログ周辺回路７２のテストを同時に行う点に特徴があ
る。
【００２６】紫外線照射工程に於いて、紫外線照射が開
始されると、メモリアレイ６の各メモリセルの初期化が
行われると同時に、紫外線発電装置が発電を開始する。
その発電電圧が所定の電圧値まで上昇すると、テスト回
路４内にある電圧検知部５が、テスト回路内のＣＰＵ４
１にテスト開始の指示信号４２を出力する。また、電圧
検知部５は、テスト開始指示信号４２を出力すると共
に、紫外線発電装置より出力された所定電圧を電源ライ
ン４３を介して、ＣＰＵ４１及び被テストチップ２に供
給する。
始されると、メモリアレイ６の各メモリセルの初期化が
行われると同時に、紫外線発電装置が発電を開始する。
その発電電圧が所定の電圧値まで上昇すると、テスト回
路４内にある電圧検知部５が、テスト回路内のＣＰＵ４
１にテスト開始の指示信号４２を出力する。また、電圧
検知部５は、テスト開始指示信号４２を出力すると共
に、紫外線発電装置より出力された所定電圧を電源ライ
ン４３を介して、ＣＰＵ４１及び被テストチップ２に供
給する。
【００２７】ＣＰＵ４１は、Ｉ／Ｏインターフェース４
４から内部ノードアクセスバス４５を介して、被テスト
領域であるロジック周辺回路７１及びアナログ周辺回路
７２、更にはテスト結果格納領域８と接続されている。
また、ＣＰＵ４１は、Ｉ／Ｏインターフェース４６か
ら、アナログノードアクセスバス４７と、アナログノー
ドアクセスバス４８とを介して、被テスト領域であるア
ナログ周辺回路７２と接続されている。上記電源ライン
４３は、ロジック周辺回路７１、アナログ周辺回路７
２、及びテスト結果格納領域８へも電源供給を行う。
４から内部ノードアクセスバス４５を介して、被テスト
領域であるロジック周辺回路７１及びアナログ周辺回路
７２、更にはテスト結果格納領域８と接続されている。
また、ＣＰＵ４１は、Ｉ／Ｏインターフェース４６か
ら、アナログノードアクセスバス４７と、アナログノー
ドアクセスバス４８とを介して、被テスト領域であるア
ナログ周辺回路７２と接続されている。上記電源ライン
４３は、ロジック周辺回路７１、アナログ周辺回路７
２、及びテスト結果格納領域８へも電源供給を行う。
【００２８】電圧検知部５から、テスト開始指示信号４
２を受けたＣＰＵ４１は、それぞれのＩ／Ｏインターフ
ェースを介して、ロジック周辺回路７１及びアナログ周
辺回路７２のテストを行う。
２を受けたＣＰＵ４１は、それぞれのＩ／Ｏインターフ
ェースを介して、ロジック周辺回路７１及びアナログ周
辺回路７２のテストを行う。
【００２９】アナログノードアクセスバス４７及び４８
は、それぞれ、Ｄ／Ａコンバータ４９及びＡ／Ｄコンバ
ータ５０を有しており、アナログ周辺回路７２の入出力
電圧をテストできるようになっている。アナログ周辺回
路７２のテスト結果は、ＣＰＵ４１で判定され、Ｉ／Ｏ
インターフェース４４から内部ノードアクセスバス４５
を介して、結果格納領域８にテスト結果が格納される。
なお、アナログ周辺回路７２には、例えば、昇圧回路、
基準電圧発生回路等がある。この昇圧回路のテストを行
うか、或いは、基準電圧発生回路のテストを行うかを決
める信号は、Ｉ／Ｏインターフェース４４から内部ノー
ドアクセスバス４５を介してアナログ周辺回路７２に入
力される。
は、それぞれ、Ｄ／Ａコンバータ４９及びＡ／Ｄコンバ
ータ５０を有しており、アナログ周辺回路７２の入出力
電圧をテストできるようになっている。アナログ周辺回
路７２のテスト結果は、ＣＰＵ４１で判定され、Ｉ／Ｏ
インターフェース４４から内部ノードアクセスバス４５
を介して、結果格納領域８にテスト結果が格納される。
なお、アナログ周辺回路７２には、例えば、昇圧回路、
基準電圧発生回路等がある。この昇圧回路のテストを行
うか、或いは、基準電圧発生回路のテストを行うかを決
める信号は、Ｉ／Ｏインターフェース４４から内部ノー
ドアクセスバス４５を介してアナログ周辺回路７２に入
力される。
【００３０】ロジック周辺回路７１のテストは、Ｉ／Ｏ
インターフェース４４から内部ノードアクセスバス４５
を介し、ロジック周辺回路７１へテストベクタを与える
ことにより行う。このロジック周辺回路７１のテスト結
果は、ＣＰＵ４１で判定され、Ｉ／Ｏインターフェース
４４から内部ノードアクセスバス４５を介して、結果格
納領域８にテスト結果が格納される。なお、ロジック周
辺回路７１には、不揮発性メモリセルの読み出し、書き
込み、消去を制御するコマンドステートマシン、ライト
ステートマシン等のＣＰＵ、及びデコーダ等がある。
インターフェース４４から内部ノードアクセスバス４５
を介し、ロジック周辺回路７１へテストベクタを与える
ことにより行う。このロジック周辺回路７１のテスト結
果は、ＣＰＵ４１で判定され、Ｉ／Ｏインターフェース
４４から内部ノードアクセスバス４５を介して、結果格
納領域８にテスト結果が格納される。なお、ロジック周
辺回路７１には、不揮発性メモリセルの読み出し、書き
込み、消去を制御するコマンドステートマシン、ライト
ステートマシン等のＣＰＵ、及びデコーダ等がある。
【００３１】ロジック周辺回路７１とアナログ周辺回路
７２の被テスト領域の中で一箇所でもテスト不良があれ
ば、テスト結果格納領域８には、テスト不良と書き込ま
れる。この結果格納領域８は、電源ライン４３からの電
源供給が断たれた後も、結果を保持させるために、不揮
発性の記憶装置で構成されており、本紫外線照射工程後
の、ウェハプロービングテスト工程に於いて、本テスト
結果を読み出し、周辺回路の良否を判定できるようにな
っている。
７２の被テスト領域の中で一箇所でもテスト不良があれ
ば、テスト結果格納領域８には、テスト不良と書き込ま
れる。この結果格納領域８は、電源ライン４３からの電
源供給が断たれた後も、結果を保持させるために、不揮
発性の記憶装置で構成されており、本紫外線照射工程後
の、ウェハプロービングテスト工程に於いて、本テスト
結果を読み出し、周辺回路の良否を判定できるようにな
っている。
【００３２】なお、上記ロジック周辺回路７１及びアナ
ログ周辺回路７２、そして、結果格納領域８の上部は、
紫外線不透過膜で覆われており、それ以外の領域は、紫
外線透過膜で覆われている。
ログ周辺回路７２、そして、結果格納領域８の上部は、
紫外線不透過膜で覆われており、それ以外の領域は、紫
外線透過膜で覆われている。
【００３３】また、この結果格納領域は、内部にヒュー
ズを持つ構造でも実現可能である。この場合、テスト結
果の良・不良に応じて、ヒューズの切断・非切断を制御
することにより、読み出しデータを変えることができ
る。
ズを持つ構造でも実現可能である。この場合、テスト結
果の良・不良に応じて、ヒューズの切断・非切断を制御
することにより、読み出しデータを変えることができ
る。
【００３４】本発明を採用することにより、周辺回路の
テストの全項目、或いはその一部を、ウェハテスト工程
に於けるテスト項目から除外することができ、大幅なテ
スト時間の短縮が可能となるものである。
テストの全項目、或いはその一部を、ウェハテスト工程
に於けるテスト項目から除外することができ、大幅なテ
スト時間の短縮が可能となるものである。
【００３５】
【発明の効果】ウェハ量産フロー中に於いて、ウェハテ
ストの前処理工程として紫外線照射工程がある。紫外線
照射工程は、ウェハに蓄積されている電子成分を紫外線
照射のエネルギーによって除去し、内蔵の不揮発性半導
体記憶装置を初期化するために、量産フローには欠かせ
ない工程となっている。ところが、従来に於いては、こ
の紫外線照射工程は、上記目的を達成するためのものと
してしか認識されていなかったのが、現状である。本発
明を用いることにより、紫外線の持つエネルギーを有効
に利用して、プローブカード等のテスト治具を何ら使用
することなく、ウェハ全体を一度に効率良くテストする
ことが可能になり、従来、ウェハテスタをもちいてのみ
実施できたウェハテストの一部、若しくは、その殆どの
部分を、紫外線照射工程中に実施することができ、その
結果、ウェハテスタを用いて行うウェハテストの所要時
間が著しく短縮され、チップ単価低減に大きく貢献する
ことができるものである。
ストの前処理工程として紫外線照射工程がある。紫外線
照射工程は、ウェハに蓄積されている電子成分を紫外線
照射のエネルギーによって除去し、内蔵の不揮発性半導
体記憶装置を初期化するために、量産フローには欠かせ
ない工程となっている。ところが、従来に於いては、こ
の紫外線照射工程は、上記目的を達成するためのものと
してしか認識されていなかったのが、現状である。本発
明を用いることにより、紫外線の持つエネルギーを有効
に利用して、プローブカード等のテスト治具を何ら使用
することなく、ウェハ全体を一度に効率良くテストする
ことが可能になり、従来、ウェハテスタをもちいてのみ
実施できたウェハテストの一部、若しくは、その殆どの
部分を、紫外線照射工程中に実施することができ、その
結果、ウェハテスタを用いて行うウェハテストの所要時
間が著しく短縮され、チップ単価低減に大きく貢献する
ことができるものである。
【図１】本発明の一実施形態の自己テスト方法の説明に
供する図であり、（ａ）は、ウェハ全体図、（ｂ）は、
その一部拡大図である。
供する図であり、（ａ）は、ウェハ全体図、（ｂ）は、
その一部拡大図である。
【図２】本発明の他の実施形態の自己テスト方法の説明
に供するウェハ全体図である。
に供するウェハ全体図である。
【図３】被テストチップと、テスト回路及び紫外線発電
装置との関係を示すブロック構成図である。
装置との関係を示すブロック構成図である。
【図４】テスト回路内蔵の被テストチップと、紫外線発
電装置との関係を示すブロック構成図である。
電装置との関係を示すブロック構成図である。
【図５】被テストチップの内部構成を示すブロック構成
図である。
図である。
【図６】被テストチップと、テスト回路について、その
詳細な内部構成を示したブロック構成図である。
詳細な内部構成を示したブロック構成図である。
【符号の説明】 １ 被テストウェハ ２ 被テストチップ ３ 紫外線発電装置 ４ テスト回路 ５ 電圧検知回路 ６ メモリアレイ ７ 被テスト領域（周辺回路） ８ 結果格納領域 ９、１０ 紫外線不透過膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA01 AA07 AA08 AB01 AD01 AK11 AK19 4M106 AA02 AA08 AB08 AB15 AB20 AC02 BA07 BA14 CA70 5F038 AV15 CA05 CA13 DF01 DF04 DF05 DF12 DF14 DT01 DT02 DT08 DT09 DT17 EZ20 5L106 AA09 DD08 EE00 FF00 GG06 9A001 BB05 JJ48 KK16 KK31 KK36 KK54 LL06
Claims (7)
- 【請求項１】 不揮発性半導体記憶装置を内蔵する集積
回路装置のテスト方法に於いて、 複数個の上記集積回路装置が形成されているウェハ上
に、紫外線発電装置と、テスト回路とを形成し、上記不
揮発性半導体記憶装置の初期化のために紫外線が照射さ
れる工程時に於いて、上記紫外線発電装置により生成さ
れる電力により、上記テスト回路を動作させて、上記集
積回路装置内部の周辺回路のテストを行うことを特徴と
する、集積回路装置の自己テスト方法。 - 【請求項２】 上記ウェハ上の、上記集積回路装置が存
在しない領域に、上記紫外線発電装置を形成して成るこ
とを特徴とする、請求項１に記載の集積回路装置の自己
テスト方法。 - 【請求項３】 上記ウェハ上の、上記集積回路装置が存
在しない領域に、上記紫外線発電装置とテスト回路とを
形成して成ることを特徴とする、請求項１に記載の集積
回路装置の自己テスト方法。 - 【請求項４】 上記ウェハ上のスクライブライン領域
に、上記紫外線発電装置とテスト回路とを形成して成る
ことを特徴とする、請求項３に記載の集積回路装置の自
己テスト方法。 - 【請求項５】 上記周辺回路のテスト結果を、当該集積
回路装置内部に設けられる、紫外線不透過膜で保護され
たテスト結果保持用不揮発性記憶領域に記憶させること
を特徴とする、請求項１、２、３または４に記載の集積
回路装置の自己テスト方法。 - 【請求項６】 上記テスト回路によりテストされる周辺
回路領域が、紫外線不透過膜で保護されていることを特
徴とする、請求項１、２、３、４または５に記載の集積
回路装置の自己テスト方法。 - 【請求項７】 上記紫外線発電装置より出力される出力
電圧を検知し、該電圧が所定値に達したときに、上記テ
スト回路を動作させる電圧検知部を設けて成ることを特
徴とする、請求項１、２、３、４、５または６に記載の
集積回路装置の自己テスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10365856A JP2000188311A (ja) | 1998-12-24 | 1998-12-24 | 集積回路装置の自己テスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10365856A JP2000188311A (ja) | 1998-12-24 | 1998-12-24 | 集積回路装置の自己テスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000188311A true JP2000188311A (ja) | 2000-07-04 |
Family
ID=18485294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10365856A Pending JP2000188311A (ja) | 1998-12-24 | 1998-12-24 | 集積回路装置の自己テスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000188311A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6825682B2 (en) | 2000-04-05 | 2004-11-30 | Infineon Technologies Ag | Test configuration for the functional testing of a semiconductor chip |
-
1998
- 1998-12-24 JP JP10365856A patent/JP2000188311A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6825682B2 (en) | 2000-04-05 | 2004-11-30 | Infineon Technologies Ag | Test configuration for the functional testing of a semiconductor chip |
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