JPH0766935B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0766935B2 JPH0766935B2 JP3344238A JP34423891A JPH0766935B2 JP H0766935 B2 JPH0766935 B2 JP H0766935B2 JP 3344238 A JP3344238 A JP 3344238A JP 34423891 A JP34423891 A JP 34423891A JP H0766935 B2 JPH0766935 B2 JP H0766935B2
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、集積回路デバイスある
いはウェハスケール集積回路デバイスの製造方法に係
り、特にウェハ状態のままで不良のスクリーニングを行
う際に通常使用時よりも加速して電圧ストレスをかける
ためのストレス印加手段を有する半導体装置の製造方法
に関する。
いはウェハスケール集積回路デバイスの製造方法に係
り、特にウェハ状態のままで不良のスクリーニングを行
う際に通常使用時よりも加速して電圧ストレスをかける
ためのストレス印加手段を有する半導体装置の製造方法
に関する。
【０００２】
【従来の技術】一般に、半導体デバイスを製造出荷する
場合、その信頼性を確保するために、良品デバイスを劣
化させたり不良品としないようにデバイスの潜在的な不
良を露呈させ、欠陥デバイスを除去するスクリ−ニング
を行う。このスクリ−ニングの方法として、電界加速と
温度加速を同時に実現できるバーンインが多用されてい
る。このバーンインは、電圧を実使用電圧より高く、温
度を実使用温度より高くしてデバイスを動作させること
により、実使用条件での初期故障期間以上のストレスを
短時間でデバイスに経験させてしまい、初期動作不良を
起こすおそれのあるデバイスを出荷前に予め選別してス
クリ−ニングする。これにより、初期動作不良を起こす
おそれのあるデバイスを効率的に取り除き、製品の信頼
性を高くすることができる。
場合、その信頼性を確保するために、良品デバイスを劣
化させたり不良品としないようにデバイスの潜在的な不
良を露呈させ、欠陥デバイスを除去するスクリ−ニング
を行う。このスクリ−ニングの方法として、電界加速と
温度加速を同時に実現できるバーンインが多用されてい
る。このバーンインは、電圧を実使用電圧より高く、温
度を実使用温度より高くしてデバイスを動作させること
により、実使用条件での初期故障期間以上のストレスを
短時間でデバイスに経験させてしまい、初期動作不良を
起こすおそれのあるデバイスを出荷前に予め選別してス
クリ−ニングする。これにより、初期動作不良を起こす
おそれのあるデバイスを効率的に取り除き、製品の信頼
性を高くすることができる。
【０００３】近年のＤＲＡＭにおいては、メモリセルの
トランスファゲ−ト（セルトランジスタという。）のゲ
−ト酸化膜は、セルトランジスタの選択時に昇圧された
電位（例えば、１．５×ＶCC近傍）が印加されるので、
膜厚が厚くても厳しい電界が加わり、信頼性上問題とな
る可能性が大きい。そこで、ＤＲＡＭのバーンインに際
しては、特に昇圧電位がゲートに印加されるセルトラン
ジスタを積極的にスクリ−ニングの対象にすることが必
要である。
トランスファゲ−ト（セルトランジスタという。）のゲ
−ト酸化膜は、セルトランジスタの選択時に昇圧された
電位（例えば、１．５×ＶCC近傍）が印加されるので、
膜厚が厚くても厳しい電界が加わり、信頼性上問題とな
る可能性が大きい。そこで、ＤＲＡＭのバーンインに際
しては、特に昇圧電位がゲートに印加されるセルトラン
ジスタを積極的にスクリ−ニングの対象にすることが必
要である。
【０００４】従来、ＤＲＡＭのバーンインに際して、セ
ルトランジスタのスクリーニングを行うために、このセ
ルトランジスタのゲートに接続されているワード線を順
々にアクセスするようにアドレスをスキャンする方法が
用いられている。この場合、セルトランジスタは、周辺
回路のトランジスタよりずっと少ない頻度でしか電圧ス
トレスが印加されないことになり、最大電界が印加され
ている実質時間が短かいので、バーンインに長時間を必
要とする。
ルトランジスタのスクリーニングを行うために、このセ
ルトランジスタのゲートに接続されているワード線を順
々にアクセスするようにアドレスをスキャンする方法が
用いられている。この場合、セルトランジスタは、周辺
回路のトランジスタよりずっと少ない頻度でしか電圧ス
トレスが印加されないことになり、最大電界が印加され
ている実質時間が短かいので、バーンインに長時間を必
要とする。
【０００５】そこで、上記したようにセルトランジスタ
に少ない頻度でしか電圧ストレスが印加されないという
問題点を解決するために、本願発明者の一人により、セ
ルトランジスタに対するストレス印加の効率を向上し得
る半導体メモリを提案した（特願平１−１６９６３１
号）。この半導体メモリは、不良のスクリーニング時に
全てのワード線あるいは通常動作時に選択される本数以
上のワード線に一斉に電圧ストレスを印加し得るように
したものであり、ウェハ状態でバーンインする際に特に
効果的である。
に少ない頻度でしか電圧ストレスが印加されないという
問題点を解決するために、本願発明者の一人により、セ
ルトランジスタに対するストレス印加の効率を向上し得
る半導体メモリを提案した（特願平１−１６９６３１
号）。この半導体メモリは、不良のスクリーニング時に
全てのワード線あるいは通常動作時に選択される本数以
上のワード線に一斉に電圧ストレスを印加し得るように
したものであり、ウェハ状態でバーンインする際に特に
効果的である。
【０００６】上記提案をＤＲＡＭに適用した場合、セル
トランジスタの不良のスクリーニングについては不良が
十分に収束するレベルになり、１ＭのＤＲＡＭや４Ｍの
ＤＲＡＭにおける不良の大半を占めるビット不良を高速
に収束することが可能になり、不良のスクリーニングの
効率を著しく向上することが可能になる。
トランジスタの不良のスクリーニングについては不良が
十分に収束するレベルになり、１ＭのＤＲＡＭや４Ｍの
ＤＲＡＭにおける不良の大半を占めるビット不良を高速
に収束することが可能になり、不良のスクリーニングの
効率を著しく向上することが可能になる。
【０００７】なお、浮遊ゲートを有する二層ゲート構造
のＭＯＳトランジスタを不揮発性メモリセルトランジス
タとして用いたＥＰＲＯＭの製造に際して、機能試験の
一部として、セルトランジスタの浮遊ゲートの電荷保持
特性（セルトランジスタの閾値電圧特性）を検査する工
程がある。この検査時に、ＥＰＲＯＭの全てのセルトラ
ンジスタにデータの書き込み（プログラム）を行った
後、全てのセルトランジスタのゲートに一斉に電圧を印
加する技術が USP No.4,779,272,Kohda et al.(10/18/
1988)あるいはUK Patent Application GB 2053611A,Ver
non George （2/4/1981）に開示されている。この機能
試験は、ＥＰＲＯＭの電流、電圧などの特性をモニター
する必要があり、前記したような実使用条件での初期故
障期間以上のストレスを短時間でデバイスに経験させる
ためのバーンインとは異なる。
のＭＯＳトランジスタを不揮発性メモリセルトランジス
タとして用いたＥＰＲＯＭの製造に際して、機能試験の
一部として、セルトランジスタの浮遊ゲートの電荷保持
特性（セルトランジスタの閾値電圧特性）を検査する工
程がある。この検査時に、ＥＰＲＯＭの全てのセルトラ
ンジスタにデータの書き込み（プログラム）を行った
後、全てのセルトランジスタのゲートに一斉に電圧を印
加する技術が USP No.4,779,272,Kohda et al.(10/18/
1988)あるいはUK Patent Application GB 2053611A,Ver
non George （2/4/1981）に開示されている。この機能
試験は、ＥＰＲＯＭの電流、電圧などの特性をモニター
する必要があり、前記したような実使用条件での初期故
障期間以上のストレスを短時間でデバイスに経験させる
ためのバーンインとは異なる。
【０００８】
【発明が解決しようとする課題】上記したような半導体
メモリに限らず、通常使用時よりも加速して電圧ストレ
スをかけるためのストレス印加手段を有する半導体装置
の製造に際して、ウェハ状態でバーンインする工程を挿
入する場合には、製造工程の全体をより合理的に工夫す
ることが望まれる。
メモリに限らず、通常使用時よりも加速して電圧ストレ
スをかけるためのストレス印加手段を有する半導体装置
の製造に際して、ウェハ状態でバーンインする工程を挿
入する場合には、製造工程の全体をより合理的に工夫す
ることが望まれる。
【０００９】本発明は、上記の事情に鑑みてなされたも
ので、ウェハ状態で不良のスクリーニングを行うことに
よりウェハプロセス上の潜在不良を効率的にスクリーニ
ングすることが容易に可能になり、ウェハ状態で不良の
スクリーニングを行うことによる多大な利点が得られる
と共にスクリーニング試験時間の大幅な短縮が可能とな
り、製造コストを大幅に低減し得る半導体装置の製造方
法を提供することを目的とする。
ので、ウェハ状態で不良のスクリーニングを行うことに
よりウェハプロセス上の潜在不良を効率的にスクリーニ
ングすることが容易に可能になり、ウェハ状態で不良の
スクリーニングを行うことによる多大な利点が得られる
と共にスクリーニング試験時間の大幅な短縮が可能とな
り、製造コストを大幅に低減し得る半導体装置の製造方
法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体ウェハの複数個のチップ領域にそれぞ
れ冗長回路を備えた集積回路を形成すると共に、上記複
数個のチップ領域の各領域毎に、または、任意数の複数
個のチップ領域毎に、前記集積回路の電源配線以外の回
路配線にストレス試験電圧あるいはストレス試験信号を
印加するための少なくとも１個のストレス試験専用端子
を形成するウェハ製造工程と、この工程後に半導体ウェ
ハのままで前記ストレス試験専用端子にテスターの接触
端子を接触させて任意数の複数個のチップ領域に対して
同時に所要のストレス試験制御信号あるいはストレス電
圧を印加して不良のスクリーニングを行う工程と、この
工程後にダイソート試験を行って前記各チップ領域の電
気的特性の良否を選別する工程と、この工程により不良
と判別されたチップ領域の集積回路に対して前記冗長回
路による救済を行う工程と、この工程後に前記複数個の
チップ領域をウェハから個別に分離した後に集積回路装
置として組み立てる工程とを具備することを特徴とす
る。
造方法は、半導体ウェハの複数個のチップ領域にそれぞ
れ冗長回路を備えた集積回路を形成すると共に、上記複
数個のチップ領域の各領域毎に、または、任意数の複数
個のチップ領域毎に、前記集積回路の電源配線以外の回
路配線にストレス試験電圧あるいはストレス試験信号を
印加するための少なくとも１個のストレス試験専用端子
を形成するウェハ製造工程と、この工程後に半導体ウェ
ハのままで前記ストレス試験専用端子にテスターの接触
端子を接触させて任意数の複数個のチップ領域に対して
同時に所要のストレス試験制御信号あるいはストレス電
圧を印加して不良のスクリーニングを行う工程と、この
工程後にダイソート試験を行って前記各チップ領域の電
気的特性の良否を選別する工程と、この工程により不良
と判別されたチップ領域の集積回路に対して前記冗長回
路による救済を行う工程と、この工程後に前記複数個の
チップ領域をウェハから個別に分離した後に集積回路装
置として組み立てる工程とを具備することを特徴とす
る。
【００１１】また、本発明の半導体装置の製造方法は、
半導体ウェハ上に冗長回路を備えた集積回路を有する集
積回路領域を少なくとも１個は含む集積回路領域を複数
個形成すると共に、上記少なくとも１個の集積回路領域
の電源配線以外の回路配線にストレス試験電圧あるいは
ストレス試験信号を印加するための少なくとも１個のス
トレス試験専用端子を形成するウェハ製造工程と、この
工程後に半導体ウェハのままで前記ストレス試験専用端
子にテスターの接触端子を接触させて集積回路領域に対
して所要のストレス試験制御信号あるいはストレス電圧
を印加して不良のスクリーニングを行う工程と、この工
程後にダイソート試験を行って前記各集積回路領域の電
気的特性の良否を選別する工程と、この工程により前記
冗長回路を備えた集積回路が不良と判別された場合には
上記冗長回路による救済を行う工程と、この工程により
救済がなされた集積回路領域および前記ダイソート試験
の工程により正常と判別された集積回路領域をウェハ上
で相互に電気的に接続した後にウェハスケール集積回路
として組み立てる工程とを具備することを特徴とする。
半導体ウェハ上に冗長回路を備えた集積回路を有する集
積回路領域を少なくとも１個は含む集積回路領域を複数
個形成すると共に、上記少なくとも１個の集積回路領域
の電源配線以外の回路配線にストレス試験電圧あるいは
ストレス試験信号を印加するための少なくとも１個のス
トレス試験専用端子を形成するウェハ製造工程と、この
工程後に半導体ウェハのままで前記ストレス試験専用端
子にテスターの接触端子を接触させて集積回路領域に対
して所要のストレス試験制御信号あるいはストレス電圧
を印加して不良のスクリーニングを行う工程と、この工
程後にダイソート試験を行って前記各集積回路領域の電
気的特性の良否を選別する工程と、この工程により前記
冗長回路を備えた集積回路が不良と判別された場合には
上記冗長回路による救済を行う工程と、この工程により
救済がなされた集積回路領域および前記ダイソート試験
の工程により正常と判別された集積回路領域をウェハ上
で相互に電気的に接続した後にウェハスケール集積回路
として組み立てる工程とを具備することを特徴とする。
【００１２】
【作用】ウェハ状態での不良のスクリーニングに際し
て、テスターのプローブカードの接触端子をストレス試
験専用端子に接触させることにより、ウェハ状態で不良
のスクリーニングを行ってウェハプロセス上の潜在不良
をスクリーニングすることが容易に可能になる。この場
合、プローブカードを用いるので、所望の回路配線に対
して電気的に接触して自由度の高いテストを行うことが
可能になる。
て、テスターのプローブカードの接触端子をストレス試
験専用端子に接触させることにより、ウェハ状態で不良
のスクリーニングを行ってウェハプロセス上の潜在不良
をスクリーニングすることが容易に可能になる。この場
合、プローブカードを用いるので、所望の回路配線に対
して電気的に接触して自由度の高いテストを行うことが
可能になる。
【００１３】また、各チップ領域の集積回路に、外部か
らストレス試験専用端子を介して所定の回路配線にスト
レス試験制御信号あるいは所望のストレス電圧が印加さ
れた時に、完成品状態での通常使用時よりも回路動作の
活性化率、あるいは、ストレス印加効率が高くなるよう
な回路を形成しておくことにより、ウェハ状態での電圧
ストレス試験の効率を著しく向上させることが可能にな
る。
らストレス試験専用端子を介して所定の回路配線にスト
レス試験制御信号あるいは所望のストレス電圧が印加さ
れた時に、完成品状態での通常使用時よりも回路動作の
活性化率、あるいは、ストレス印加効率が高くなるよう
な回路を形成しておくことにより、ウェハ状態での電圧
ストレス試験の効率を著しく向上させることが可能にな
る。
【００１４】従って、ウェハプロセス直後に簡便に不良
のスクリーニングすることが可能になるので、巨大なオ
ーブンを備えた不良のスクリーニング装置が不要にな
り、不良のスクリーニング装置の設備投資とその設置場
所およびテスト時間を節約し、集積回路装置の製造コス
トの大幅な低減を図ることができる。
のスクリーニングすることが可能になるので、巨大なオ
ーブンを備えた不良のスクリーニング装置が不要にな
り、不良のスクリーニング装置の設備投資とその設置場
所およびテスト時間を節約し、集積回路装置の製造コス
トの大幅な低減を図ることができる。
【００１５】しかも、冗長回路を備えた集積回路（メモ
リなど）については、ウェハ状態での不良のスクリーニ
ングに際して、冗長回路として用意されている予備の回
路にもストレスを印加することができる。これにより、
不良の回路を信頼性が高い予備の回路に置き換えて救済
することができる。
リなど）については、ウェハ状態での不良のスクリーニ
ングに際して、冗長回路として用意されている予備の回
路にもストレスを印加することができる。これにより、
不良の回路を信頼性が高い予備の回路に置き換えて救済
することができる。
【００１６】従って、従来はアセンブリ後の不良のスク
リーニングにより不良品となっていた分を救済すること
が不可能であったことと比べて、チップの歩留り向上を
期待でき、アセンブリ後の不良率を大幅に減らすことが
可能になり、大幅なコストダウンの効果も期待できる。
リーニングにより不良品となっていた分を救済すること
が不可能であったことと比べて、チップの歩留り向上を
期待でき、アセンブリ後の不良率を大幅に減らすことが
可能になり、大幅なコストダウンの効果も期待できる。
【００１７】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るＤＲＡ
Ｍの製造工程を示すフローチャートである。
に説明する。図１は、本発明の第１実施例に係るＤＲＡ
Ｍの製造工程を示すフローチャートである。
【００１８】まず、ウェハ製造工程（ウェハプロセス）
においては、半導体ウェハの複数個のチップ領域に、冗
長回路を備えたＤＲＡＭ回路をそれぞれ形成すると共
に、上記各チップ領域毎に、前記ＤＲＡＭ回路の電源配
線以外の回路配線にストレス試験電圧あるいはストレス
試験信号を印加するための少なくとも１個のストレス試
験専用パッドを形成する。
においては、半導体ウェハの複数個のチップ領域に、冗
長回路を備えたＤＲＡＭ回路をそれぞれ形成すると共
に、上記各チップ領域毎に、前記ＤＲＡＭ回路の電源配
線以外の回路配線にストレス試験電圧あるいはストレス
試験信号を印加するための少なくとも１個のストレス試
験専用パッドを形成する。
【００１９】図２は、上記ウェハプロセスで形成された
半導体ウェハ１のチップ領域２…の一部および複数個の
ストレス試験用パッド３…の配置例を示す平面図であ
る。上記ストレス試験用パッド３…は、後述するような
ンインに際して、同時に複数個のチップ領域２…のスト
レス試験用パッド３…に対してプローブカードの針を容
易に接触させることができるように、チップ領域２…の
一辺部にほぼ集中して一列に配置されている。
半導体ウェハ１のチップ領域２…の一部および複数個の
ストレス試験用パッド３…の配置例を示す平面図であ
る。上記ストレス試験用パッド３…は、後述するような
ンインに際して、同時に複数個のチップ領域２…のスト
レス試験用パッド３…に対してプローブカードの針を容
易に接触させることができるように、チップ領域２…の
一辺部にほぼ集中して一列に配置されている。
【００２０】上記ウェハプロセスの後、半導体ウェハの
ままで、任意数の複数個のチップ領域におけるストレス
試験専用パッドにテスターの接触端子（例えばプローブ
カードの針）を接触させ、この複数個のチップ領域に対
して同時に所要のストレス試験制御信号あるいはストレ
ス電圧を印加してバーンインを行う。この後、各チップ
領域に対してダイソート試験を行って前記各チップ領域
の電気的特性の良否を選別する。そして、上記工程によ
り不良と判別されたチップ領域が存在する場合には、そ
のチップ領域上の前記冗長回路を不良の回路と置換して
不良の救済を行う。この後、各チップ領域をウェハから
個別に分離してＤＲＡＭチップを得る。
ままで、任意数の複数個のチップ領域におけるストレス
試験専用パッドにテスターの接触端子（例えばプローブ
カードの針）を接触させ、この複数個のチップ領域に対
して同時に所要のストレス試験制御信号あるいはストレ
ス電圧を印加してバーンインを行う。この後、各チップ
領域に対してダイソート試験を行って前記各チップ領域
の電気的特性の良否を選別する。そして、上記工程によ
り不良と判別されたチップ領域が存在する場合には、そ
のチップ領域上の前記冗長回路を不良の回路と置換して
不良の救済を行う。この後、各チップ領域をウェハから
個別に分離してＤＲＡＭチップを得る。
【００２１】この後、各ＤＲＡＭチップを集積回路装置
として組み立て、出荷用最終テストを行う。この集積回
路装置としては、リードフレーム上にＤＲＡＭチップを
ボンディングして樹脂封止したもの、あるいは、ＴＡＢ
を用いてチップを樹脂封止したものなどのほかに、ボー
ド上へ複数チップの直付けアセンブリを行ったＣＯＢ
（Chip On Board ）などが挙げられる。
として組み立て、出荷用最終テストを行う。この集積回
路装置としては、リードフレーム上にＤＲＡＭチップを
ボンディングして樹脂封止したもの、あるいは、ＴＡＢ
を用いてチップを樹脂封止したものなどのほかに、ボー
ド上へ複数チップの直付けアセンブリを行ったＣＯＢ
（Chip On Board ）などが挙げられる。
【００２２】なお、前記ウェハ状態でのバーンインに際
しては、テーブル（ステージ）を加熱（例えば１２５
℃）したプローバ上に半導体ウェハを固定した状態で、
高温仕様のプローブカードを用いてバーンインを行う。
この場合、例えばウェハ上にチップが１０列あり、２列
のチップに同時に電圧ストレスを印加するものとし、１
チップ当りのストレス印加所要時間が約５分であるとす
ると、ウェハ１枚を処理するのに要する時間は、５×１
０／２＝２５分となり、量産現場に導入するのに無理の
ないレベルになる。さらに、多くの列のチップに一斉に
接触できるようなプローブカードを実現できれば、効率
は一層良くなり、ウェハ１枚を処理するのに要する時間
を非常に短縮できる。
しては、テーブル（ステージ）を加熱（例えば１２５
℃）したプローバ上に半導体ウェハを固定した状態で、
高温仕様のプローブカードを用いてバーンインを行う。
この場合、例えばウェハ上にチップが１０列あり、２列
のチップに同時に電圧ストレスを印加するものとし、１
チップ当りのストレス印加所要時間が約５分であるとす
ると、ウェハ１枚を処理するのに要する時間は、５×１
０／２＝２５分となり、量産現場に導入するのに無理の
ないレベルになる。さらに、多くの列のチップに一斉に
接触できるようなプローブカードを実現できれば、効率
は一層良くなり、ウェハ１枚を処理するのに要する時間
を非常に短縮できる。
【００２３】また、ウェハ状態でのバーンインに際し
て、ウェハ上のパッドに接触して電圧ストレスを与える
ためには、プローブカードの接触端子は金属針である必
然性はなく、パッドに非破壊的に接触することができる
構造や材質（導電性ゴムなど）であればよい。この場
合、プローブカードの接触により、ストレス試験専用パ
ッドに少々の傷がついてもよく、通常動作とバーンイン
動作とで兼用されるパッドには、アセンブリに際して使
用可能な程度の傷がついてもよい。
て、ウェハ上のパッドに接触して電圧ストレスを与える
ためには、プローブカードの接触端子は金属針である必
然性はなく、パッドに非破壊的に接触することができる
構造や材質（導電性ゴムなど）であればよい。この場
合、プローブカードの接触により、ストレス試験専用パ
ッドに少々の傷がついてもよく、通常動作とバーンイン
動作とで兼用されるパッドには、アセンブリに際して使
用可能な程度の傷がついてもよい。
【００２４】また、前記ウェハ状態でのバーンインに際
して、テーブルを冷却したプローバ上に半導体ウェハを
固定した状態で低温仕様のプローブカードを用いてバー
ンインを行うこともある。
して、テーブルを冷却したプローバ上に半導体ウェハを
固定した状態で低温仕様のプローブカードを用いてバー
ンインを行うこともある。
【００２５】また、前記各チップ領域のＤＲＡＭ回路に
は、外部からストレス試験専用パッドを介して前記所定
の回路配線にストレス試験制御信号あるいは所望のスト
レス電圧が印加された時に、完成品状態での通常使用時
よりも回路動作の活性化率、あるいは、ストレス印加効
率が高くなるような回路を形成しておくことにより、ウ
ェハ状態での電圧ストレス試験の効率を著しく向上させ
ることが可能になる。換言すれば、上記ストレス試験専
用パッドは、前記特願平１−１６９６３１号により提案
されたように、メモリのウェハ状態でのバーンイン時
に、全てのワード線あるいは通常動作時に選択される本
数以上のワード線に一斉に電圧ストレスを印加するため
に設けられている電圧ストレス印加手段の一部を構成し
ている。図３は、前記ＤＲＡＭチップ領域の一部（電圧
ストレス印加手段を含む）を示す回路図である。
は、外部からストレス試験専用パッドを介して前記所定
の回路配線にストレス試験制御信号あるいは所望のスト
レス電圧が印加された時に、完成品状態での通常使用時
よりも回路動作の活性化率、あるいは、ストレス印加効
率が高くなるような回路を形成しておくことにより、ウ
ェハ状態での電圧ストレス試験の効率を著しく向上させ
ることが可能になる。換言すれば、上記ストレス試験専
用パッドは、前記特願平１−１６９６３１号により提案
されたように、メモリのウェハ状態でのバーンイン時
に、全てのワード線あるいは通常動作時に選択される本
数以上のワード線に一斉に電圧ストレスを印加するため
に設けられている電圧ストレス印加手段の一部を構成し
ている。図３は、前記ＤＲＡＭチップ領域の一部（電圧
ストレス印加手段を含む）を示す回路図である。
【００２６】ＭＣは行列状に配置された複数個のメモリ
セル（代表的に１個示す）、１０はメモリセルのＭＯＳ
トランジスタ、１１はメモリセルのキャパシタ、ＢＬは
ビット線（代表的に１本示す）、１２はビット線プリチ
ャージ用ＭＯＳトランジスタ、１３はビット線プリチャ
ージ電源線、ΦPRE はプリチャージ信号、１４は上記ビ
ット線プリチャージ電源線１３に接続された第１のパッ
ド、ＷＬ１、ＷＬ２、ＷＬ３…はワード線である。この
ワード線ＷＬ１、ＷＬ２、ＷＬ３…は、通常動作時には
アドレス信号をデコードしたワード線選択信号により選
択制御される。さらに、各ワ−ド線ＷＬ１、ＷＬ２、Ｗ
Ｌ３…の他端には、それぞれＭＯＳトランジスタ２３、
２４、２５…のドレインが接続されている。このＭＯＳ
トランジスタ２３、２４、２５…のゲ−トは共通に接続
されており、第２のパッド２６に接続されている。ま
た、ＭＯＳトランジスタ２３、２４、２５…のソ−スも
共通に接続されており、第３のパッド２７に接続されて
いる。上記各パッド１４、２６、２７は、電源パッドと
は別に設けられており、通常動作時には使用されない。
セル（代表的に１個示す）、１０はメモリセルのＭＯＳ
トランジスタ、１１はメモリセルのキャパシタ、ＢＬは
ビット線（代表的に１本示す）、１２はビット線プリチ
ャージ用ＭＯＳトランジスタ、１３はビット線プリチャ
ージ電源線、ΦPRE はプリチャージ信号、１４は上記ビ
ット線プリチャージ電源線１３に接続された第１のパッ
ド、ＷＬ１、ＷＬ２、ＷＬ３…はワード線である。この
ワード線ＷＬ１、ＷＬ２、ＷＬ３…は、通常動作時には
アドレス信号をデコードしたワード線選択信号により選
択制御される。さらに、各ワ−ド線ＷＬ１、ＷＬ２、Ｗ
Ｌ３…の他端には、それぞれＭＯＳトランジスタ２３、
２４、２５…のドレインが接続されている。このＭＯＳ
トランジスタ２３、２４、２５…のゲ−トは共通に接続
されており、第２のパッド２６に接続されている。ま
た、ＭＯＳトランジスタ２３、２４、２５…のソ−スも
共通に接続されており、第３のパッド２７に接続されて
いる。上記各パッド１４、２６、２７は、電源パッドと
は別に設けられており、通常動作時には使用されない。
【００２７】図３のＤＲＡＭをウェハ状態でバーンイン
する時には、ワード線以外の回路は非動作状態に制御
し、第３のパッド２７にはストレス電圧ＶSTを与える。
また、第２のパッド２６にはＶST＋ＶTH（ＭＯＳトラン
ジスタ２３〜２５の閾値電圧）以上のゲート制御電圧Ｖ
G を与える。そして、ＭＯＳトランジスタ２３、２４、
２５…をオンさせることにより、全てのワ−ド線ＷＬ
１、ＷＬ２、ＷＬ３…に所望の電圧ストレスを加える。
する時には、ワード線以外の回路は非動作状態に制御
し、第３のパッド２７にはストレス電圧ＶSTを与える。
また、第２のパッド２６にはＶST＋ＶTH（ＭＯＳトラン
ジスタ２３〜２５の閾値電圧）以上のゲート制御電圧Ｖ
G を与える。そして、ＭＯＳトランジスタ２３、２４、
２５…をオンさせることにより、全てのワ−ド線ＷＬ
１、ＷＬ２、ＷＬ３…に所望の電圧ストレスを加える。
【００２８】図１に示したようなＤＲＡＭの製造方法に
よれば、ウェハ状態での不良のスクリーニングに際し
て、テスターのプローブカードの接触端子をストレス試
験専用パッドに接触させることにより、ウェハ状態で不
良のスクリーニングを行ってウェハプロセス上の潜在不
良をスクリーニングすることが容易に可能になる。この
場合、プローブカードを用いるので、所望の回路配線に
対して電気的に接触して自由度の高いテストを行うこと
が可能になる。
よれば、ウェハ状態での不良のスクリーニングに際し
て、テスターのプローブカードの接触端子をストレス試
験専用パッドに接触させることにより、ウェハ状態で不
良のスクリーニングを行ってウェハプロセス上の潜在不
良をスクリーニングすることが容易に可能になる。この
場合、プローブカードを用いるので、所望の回路配線に
対して電気的に接触して自由度の高いテストを行うこと
が可能になる。
【００２９】また、各チップ領域のＤＲＡＭ回路に、外
部からストレス試験専用パッドを介して所定の回路配線
にストレス試験制御信号あるいは所望のストレス電圧が
印加されることにより、完成品状態での通常使用時より
も回路動作の活性化率、あるいは、ストレス印加効率が
高くなるような回路を形成しているので、ウェハ状態で
の電圧ストレス試験の効率を著しく向上させることが可
能になる。
部からストレス試験専用パッドを介して所定の回路配線
にストレス試験制御信号あるいは所望のストレス電圧が
印加されることにより、完成品状態での通常使用時より
も回路動作の活性化率、あるいは、ストレス印加効率が
高くなるような回路を形成しているので、ウェハ状態で
の電圧ストレス試験の効率を著しく向上させることが可
能になる。
【００３０】従って、ＤＲＡＭのウェハプロセス直後に
簡便に不良のスクリーニングすることが可能になるの
で、従来のようなアセンブリが済んでパッケージに収納
された最終製品の形態でＤＲＡＭを長時間バーンインす
る場合に使用されている巨大なオーブンを備えた不良の
スクリーニング装置が不要になる。これにより、不良の
スクリーニング装置の設備投資とその設置場所およびテ
スト時間を節約し、ＤＲＡＭの製造コストの大幅な低減
を図ることができる。勿論、ウェーハ状態で電気的、熱
的なストレスをかけることができる新規なバーンイン装
置は必要になるが、この装置は従来のバーンイン装置よ
りもはるかに簡便かつ小型で済み、省スペースも可能に
なる。
簡便に不良のスクリーニングすることが可能になるの
で、従来のようなアセンブリが済んでパッケージに収納
された最終製品の形態でＤＲＡＭを長時間バーンインす
る場合に使用されている巨大なオーブンを備えた不良の
スクリーニング装置が不要になる。これにより、不良の
スクリーニング装置の設備投資とその設置場所およびテ
スト時間を節約し、ＤＲＡＭの製造コストの大幅な低減
を図ることができる。勿論、ウェーハ状態で電気的、熱
的なストレスをかけることができる新規なバーンイン装
置は必要になるが、この装置は従来のバーンイン装置よ
りもはるかに簡便かつ小型で済み、省スペースも可能に
なる。
【００３１】しかも、ウェハ状態での不良のスクリーニ
ングに際して、冗長回路として用意されている予備の回
路にもストレスを印加することができる。これにより、
不良の回路を信頼性が高い予備の回路に置き換えて救済
することができる。従って、従来はアセンブリ後の不良
のスクリーニングにより不良品となっていた分を救済す
ることが不可能であったことと比べて、チップの歩留り
向上を期待でき、アセンブリ後の不良率を大幅に減らす
ことが可能になり、大幅なコストダウンの効果も期待で
きる。そして、各種の半導体装置に使用されるＤＲＡＭ
チップの信頼性保証を確実に行うことができる。
ングに際して、冗長回路として用意されている予備の回
路にもストレスを印加することができる。これにより、
不良の回路を信頼性が高い予備の回路に置き換えて救済
することができる。従って、従来はアセンブリ後の不良
のスクリーニングにより不良品となっていた分を救済す
ることが不可能であったことと比べて、チップの歩留り
向上を期待でき、アセンブリ後の不良率を大幅に減らす
ことが可能になり、大幅なコストダウンの効果も期待で
きる。そして、各種の半導体装置に使用されるＤＲＡＭ
チップの信頼性保証を確実に行うことができる。
【００３２】なお、図１の工程に、さらに必要な工程を
加えても差し支えない。例えば、ダイソートとは別に、
ウェハ状態でのバーンインの前（ウェハプロセスの終了
直後）に、バーンインで電圧ストレスを印加するチップ
を選別するためのダイソート（プレ・ダイソート）の工
程を挿入してもよい。
加えても差し支えない。例えば、ダイソートとは別に、
ウェハ状態でのバーンインの前（ウェハプロセスの終了
直後）に、バーンインで電圧ストレスを印加するチップ
を選別するためのダイソート（プレ・ダイソート）の工
程を挿入してもよい。
【００３３】また、図１の工程で示したように、チップ
自体のバーンインについてはウェハ状態で行ったとして
も、集積回路装置として組み立てる工程での不良を除く
ために、組み立て後のパッケージ状態で何らかのストレ
ス印加（例えば高温での放置など）を行う場合もある。
この組み立て工程での不良のスクリーニングのためのス
トレス印加は、従来のバーンインを短時間行うことで代
用することも可能である。この場合、チップのバーンイ
ンについても、例えば不良率が低くて短時間でスクリー
ニングできる回路（例えばＤＲＡＭの場合、メモリセル
以外の周辺回路）に対しては、ウェハ状態では行わず
に、従来通り、パッケージ状態で行うという方法も採用
し得る。
自体のバーンインについてはウェハ状態で行ったとして
も、集積回路装置として組み立てる工程での不良を除く
ために、組み立て後のパッケージ状態で何らかのストレ
ス印加（例えば高温での放置など）を行う場合もある。
この組み立て工程での不良のスクリーニングのためのス
トレス印加は、従来のバーンインを短時間行うことで代
用することも可能である。この場合、チップのバーンイ
ンについても、例えば不良率が低くて短時間でスクリー
ニングできる回路（例えばＤＲＡＭの場合、メモリセル
以外の周辺回路）に対しては、ウェハ状態では行わず
に、従来通り、パッケージ状態で行うという方法も採用
し得る。
【００３４】図４は、上記プレ・ダイソートの工程およ
び組立工程での不良のスクリーニングを行う工程を採用
する場合のＤＲＡＭの製造方法の工程のフローチャート
を示している。
び組立工程での不良のスクリーニングを行う工程を採用
する場合のＤＲＡＭの製造方法の工程のフローチャート
を示している。
【００３５】なお、前記したようにチップ領域における
電圧ストレスの印加効率を高めるための電圧ストレス印
加手段は、図３に示した回路に限らず、前記特願平１−
１６９６３１号により提案された回路、あるいは、本願
発明者の一人により提案された特願平２−１１９９４８
号の回路、あるいは、その他の後出のいくつかの実施態
様で述べるような回路を用いることが可能である。図５
は、上記特願平１−１６９６３１号により提案されたＤ
ＲＡＭ回路の一例である。
電圧ストレスの印加効率を高めるための電圧ストレス印
加手段は、図３に示した回路に限らず、前記特願平１−
１６９６３１号により提案された回路、あるいは、本願
発明者の一人により提案された特願平２−１１９９４８
号の回路、あるいは、その他の後出のいくつかの実施態
様で述べるような回路を用いることが可能である。図５
は、上記特願平１−１６９６３１号により提案されたＤ
ＲＡＭ回路の一例である。
【００３６】ＭＣは行列状に配置された複数個のメモリ
セル（代表的に１個示す）、５１はメモリセルのＭＯＳ
トランジスタ、５２はメモリセルのキャパシタ、ＢＬは
ビット線（代表的に１本示す）、５３はビット線プリチ
ャージ用ＭＯＳトランジスタ、５４はビット線プリチャ
ージ電源線、５５はこのビット線プリチャージ電源線５
４に接続された通常動作時には使用されない第１のパッ
ド、ＷＬ１、ＷＬ２…はワード線、５６１、５６２…は
複数のワード線ＷＬ１、ＷＬ２…に各対応して一端側が
接続され、他端側が共通接続され、各ゲートにアドレス
デコード信号が与えられるワード線駆動用ＭＯＳトラン
ジスタ、５７はこの各ワード線駆動用ＭＯＳトランジス
タ５６１、５６２…の他端側に共通接続された通常動作
時には使用されない第２のパッド、５８はワード線電位
昇圧回路、５９はこのワード線電位昇圧回路５８と前記
各ワード線選択用ＭＯＳトランジスタ５６１、５６２…
の他端側との間に接続されたトランスファゲート用ＭＯ
Ｓトランジスタ、ＶPLはキャパシタプレート電位、ΦPR
E はプリチャージ信号、ΦBOOTは昇圧信号、ΦONはトラ
ンスファゲート制御信号である。
セル（代表的に１個示す）、５１はメモリセルのＭＯＳ
トランジスタ、５２はメモリセルのキャパシタ、ＢＬは
ビット線（代表的に１本示す）、５３はビット線プリチ
ャージ用ＭＯＳトランジスタ、５４はビット線プリチャ
ージ電源線、５５はこのビット線プリチャージ電源線５
４に接続された通常動作時には使用されない第１のパッ
ド、ＷＬ１、ＷＬ２…はワード線、５６１、５６２…は
複数のワード線ＷＬ１、ＷＬ２…に各対応して一端側が
接続され、他端側が共通接続され、各ゲートにアドレス
デコード信号が与えられるワード線駆動用ＭＯＳトラン
ジスタ、５７はこの各ワード線駆動用ＭＯＳトランジス
タ５６１、５６２…の他端側に共通接続された通常動作
時には使用されない第２のパッド、５８はワード線電位
昇圧回路、５９はこのワード線電位昇圧回路５８と前記
各ワード線選択用ＭＯＳトランジスタ５６１、５６２…
の他端側との間に接続されたトランスファゲート用ＭＯ
Ｓトランジスタ、ＶPLはキャパシタプレート電位、ΦPR
E はプリチャージ信号、ΦBOOTは昇圧信号、ΦONはトラ
ンスファゲート制御信号である。
【００３７】６０はアドレスデコーダ（ワード線選択回
路）、６１は通常動作時には使用されない第３のパッド
である。制御回路６２は、内部アドレス信号Ａｄｄ、／
Ａｄｄおよび第３のパッド６１の信号が入力し、第３の
パッド６１の信号が非活性レベルの時（通常動作時）に
は上記内部アドレス信号をそのままアドレスデコーダ６
０に供給し、第３のパッド６１の信号が活性レベルの時
（ウェーハ状態でのバーンイン時）には内部アドレス信
号に拘らずに一定レベルをアドレスデコーダ６０に供給
するものである。
路）、６１は通常動作時には使用されない第３のパッド
である。制御回路６２は、内部アドレス信号Ａｄｄ、／
Ａｄｄおよび第３のパッド６１の信号が入力し、第３の
パッド６１の信号が非活性レベルの時（通常動作時）に
は上記内部アドレス信号をそのままアドレスデコーダ６
０に供給し、第３のパッド６１の信号が活性レベルの時
（ウェーハ状態でのバーンイン時）には内部アドレス信
号に拘らずに一定レベルをアドレスデコーダ６０に供給
するものである。
【００３８】図５のＤＲＡＭをウェハ状態でバーンイン
する時には、テスターのプローブカードの接触端子から
ＤＲＡＭチップ領域の電源パッド（図示せず）と接地パ
ッド（図示せず）との間に動作電源を供給する。そし
て、トランスファゲート用ＭＯＳトランジスタ５９をオ
フ状態に制御してワード線をワード線昇圧回路５８から
電気的に分離する。また、第３のパッド６１にストレス
試験用の信号を印加することにより、制御回路６２は一
定の信号をアドレスデコーダ６０に出力する。このアド
レスデコーダ６０の出力信号によりワード線駆動用ＭＯ
Ｓトランジスタ５６１、５６２…が全てオン状態に制御
される。この状態で、外部から第２のパッド５７に所望
のストレス電圧ＶSTを直流的（あるいは交流的）に与え
る。これにより、各ワード線選択用ＭＯＳトランジスタ
５６１、５６２…を介して全てのワード線を駆動するこ
とが可能になる。また、ビット線プリチャージ用ＭＯＳ
トランジスタ５３をオン状態に制御し、外部から第１の
パッド５５に例えば接地電位ＶSSを与えることにより、
ワード線とビット線との間、つまり、セルトランジスタ
５１のゲート・ドレイン間に所望の電圧ストレスをかけ
ることが可能になる。
する時には、テスターのプローブカードの接触端子から
ＤＲＡＭチップ領域の電源パッド（図示せず）と接地パ
ッド（図示せず）との間に動作電源を供給する。そし
て、トランスファゲート用ＭＯＳトランジスタ５９をオ
フ状態に制御してワード線をワード線昇圧回路５８から
電気的に分離する。また、第３のパッド６１にストレス
試験用の信号を印加することにより、制御回路６２は一
定の信号をアドレスデコーダ６０に出力する。このアド
レスデコーダ６０の出力信号によりワード線駆動用ＭＯ
Ｓトランジスタ５６１、５６２…が全てオン状態に制御
される。この状態で、外部から第２のパッド５７に所望
のストレス電圧ＶSTを直流的（あるいは交流的）に与え
る。これにより、各ワード線選択用ＭＯＳトランジスタ
５６１、５６２…を介して全てのワード線を駆動するこ
とが可能になる。また、ビット線プリチャージ用ＭＯＳ
トランジスタ５３をオン状態に制御し、外部から第１の
パッド５５に例えば接地電位ＶSSを与えることにより、
ワード線とビット線との間、つまり、セルトランジスタ
５１のゲート・ドレイン間に所望の電圧ストレスをかけ
ることが可能になる。
【００３９】これに対して、図５のＤＲＡＭをウェハか
ら個別に分離した後に製品化した状態（つまり、完成品
状態）で使用する時には、第１のパッド５５〜第３のパ
ッド６１にはストレス試験用の電圧とか信号は印加され
ない。そして、トランスファゲート用ＭＯＳトランジス
タ５９がオン状態に制御され、制御回路６２は、内部ア
ドレス信号入力をそのままアドレスデコーダ６０に入力
させる。これにより、アドレスデコード信号に応じてワ
ード線選択用ＭＯＳトランジスタ５６１、５６２…が選
択的にオン状態に駆動される。
ら個別に分離した後に製品化した状態（つまり、完成品
状態）で使用する時には、第１のパッド５５〜第３のパ
ッド６１にはストレス試験用の電圧とか信号は印加され
ない。そして、トランスファゲート用ＭＯＳトランジス
タ５９がオン状態に制御され、制御回路６２は、内部ア
ドレス信号入力をそのままアドレスデコーダ６０に入力
させる。これにより、アドレスデコード信号に応じてワ
ード線選択用ＭＯＳトランジスタ５６１、５６２…が選
択的にオン状態に駆動される。
【００４０】図６、図７、図８は、前記特願平２−１１
９９４８号により提案されたＤＲＡＭ回路の例である。
これらのＤＲＡＭ回路は、完成品状態での通常使用時に
電源電圧入力を昇圧すると共に昇圧出力を一部の回路に
だけ供給する昇圧回路を有し、外部から前記ストレス試
験専用パッドを介して所定の回路配線にストレス試験制
御信号が印加されることにより、上記昇圧回路の昇圧出
力の電位を低減させ、あるいは、昇圧前の電位と等しく
させ、あるいは、昇圧を停止させるように制御する制御
回路を有する。これにより、前記昇圧出力が供給されな
い残りの回路に対するストレス印加効率を完成品状態で
の通常使用時よりも高めることが可能になる。
９９４８号により提案されたＤＲＡＭ回路の例である。
これらのＤＲＡＭ回路は、完成品状態での通常使用時に
電源電圧入力を昇圧すると共に昇圧出力を一部の回路に
だけ供給する昇圧回路を有し、外部から前記ストレス試
験専用パッドを介して所定の回路配線にストレス試験制
御信号が印加されることにより、上記昇圧回路の昇圧出
力の電位を低減させ、あるいは、昇圧前の電位と等しく
させ、あるいは、昇圧を停止させるように制御する制御
回路を有する。これにより、前記昇圧出力が供給されな
い残りの回路に対するストレス印加効率を完成品状態で
の通常使用時よりも高めることが可能になる。
【００４１】図６のＤＲＡＭ回路において、ＮＡ１は二
入力ナンド回路、ＩＶ１〜ＩＶ３は第１〜第３のインバ
ータ、ＣはＭＯＳ型の昇圧用キャパシタ、ＰＴ１〜ＰＴ
３はそれぞれＮチャネルＭＯＳトランジスタからなる第
１〜第３のプリチャージ用トランジスタ、ＮＡ２は四入
力ナンド回路、ＦＦはＣＭＯＳ型のフリップフロップ回
路である。２１は外部からワード線非選択制御信号／Ｗ
ＬＤ（word Line Disable ）が入力する専用パッドであ
る。
入力ナンド回路、ＩＶ１〜ＩＶ３は第１〜第３のインバ
ータ、ＣはＭＯＳ型の昇圧用キャパシタ、ＰＴ１〜ＰＴ
３はそれぞれＮチャネルＭＯＳトランジスタからなる第
１〜第３のプリチャージ用トランジスタ、ＮＡ２は四入
力ナンド回路、ＦＦはＣＭＯＳ型のフリップフロップ回
路である。２１は外部からワード線非選択制御信号／Ｗ
ＬＤ（word Line Disable ）が入力する専用パッドであ
る。
【００４２】次に、図６の回路の動作を説明する。ま
ず、プリチャージ信号ＰＲＥが非活性状態（本例では
“Ｌ”レベル）になると、各プリチャージ用トランジス
タＰＴ１〜ＰＴ３がオフ状態になり、アドレス信号Ａｉ
ＲおよびＡｊＲが確定し、ワード線活性化制御信号ＸＶ
ＬＤが活性化状態（本例では“Ｈ”レベル）になる。
ず、プリチャージ信号ＰＲＥが非活性状態（本例では
“Ｌ”レベル）になると、各プリチャージ用トランジス
タＰＴ１〜ＰＴ３がオフ状態になり、アドレス信号Ａｉ
ＲおよびＡｊＲが確定し、ワード線活性化制御信号ＸＶ
ＬＤが活性化状態（本例では“Ｈ”レベル）になる。
【００４３】通常の動作時には、ワード線非選択制御信
号／ＷＬＤが非活性状態（本例では“Ｈ”レベル）にな
っており、アドレス信号ＡｉＲおよびＡｊＲが確定する
と共にワード線活性化制御信号ＸＶＬＤが活性化する
と、四入力ナンド回路ＮＡ２および第３のインバータＩ
Ｖ３の各出力が確定すると共に第１のインバータＩＶ１
の出力が“Ｈ”レベルになり、昇圧ノードＢＮには電源
電位ＶCCよりも高い昇圧電圧が現われる。これにより、
この昇圧電圧を電源としてフリップフロップ回路ＦＦお
よび第２のインバータＩＶ２が動作し、第２のインバー
タＩＶ２から出力する昇圧されたワード線駆動信号ＷＤ
ＲＶｋがワード線に供給される。
号／ＷＬＤが非活性状態（本例では“Ｈ”レベル）にな
っており、アドレス信号ＡｉＲおよびＡｊＲが確定する
と共にワード線活性化制御信号ＸＶＬＤが活性化する
と、四入力ナンド回路ＮＡ２および第３のインバータＩ
Ｖ３の各出力が確定すると共に第１のインバータＩＶ１
の出力が“Ｈ”レベルになり、昇圧ノードＢＮには電源
電位ＶCCよりも高い昇圧電圧が現われる。これにより、
この昇圧電圧を電源としてフリップフロップ回路ＦＦお
よび第２のインバータＩＶ２が動作し、第２のインバー
タＩＶ２から出力する昇圧されたワード線駆動信号ＷＤ
ＲＶｋがワード線に供給される。
【００４４】これに対して、スクリーニングに際して
は、ワード線非選択制御信号／ＷＬＤが活性状態（本例
では“Ｌ”レベル）になるので、第１のインバータＩＶ
１の出力が“Ｌ”レベルになり、昇圧ノードＢＮは電源
電位ＶCCになる。これにより、電源電位ＶCCを電源とし
てフリップフロップ回路ＦＦおよび第２のインバータＩ
Ｖ２が動作するが、この時の四入力ナンド回路ＮＡ２の
出力レベル“Ｈ”によりフリップフロップ回路ＦＦの出
力（第２のインバータＩＶ２の入力）が“Ｈ”レベルに
なり、この第２のインバータＩＶ２の出力（ワード線駆
動信号ＷＤＲＶｋ）は“Ｌ”レベルになり、ワード線を
選択しない状態になる。
は、ワード線非選択制御信号／ＷＬＤが活性状態（本例
では“Ｌ”レベル）になるので、第１のインバータＩＶ
１の出力が“Ｌ”レベルになり、昇圧ノードＢＮは電源
電位ＶCCになる。これにより、電源電位ＶCCを電源とし
てフリップフロップ回路ＦＦおよび第２のインバータＩ
Ｖ２が動作するが、この時の四入力ナンド回路ＮＡ２の
出力レベル“Ｈ”によりフリップフロップ回路ＦＦの出
力（第２のインバータＩＶ２の入力）が“Ｈ”レベルに
なり、この第２のインバータＩＶ２の出力（ワード線駆
動信号ＷＤＲＶｋ）は“Ｌ”レベルになり、ワード線を
選択しない状態になる。
【００４５】図７の回路は、図６の回路と比べて、二入
力ナンド回路ＮＡ１に代えてワード線活性化制御信号Ｘ
ＶＬＤが入力する第４のインバータＩＶ４が用いられ、
四入力ナンド回路ＮＡ２に代えてワード線活性化制御信
号ＸＶＬＤ、アドレス信号ＡｉＲおよびＡｊＲが入力す
る三入力ナンド回路ＮＡ３が用いられ、ＶCCノードと昇
圧ノードＢＮとの間にＮチャネルＭＯＳトランジスタか
らなるスイッチ用トランジスタＳＴ１が接続され、この
スイッチ用トランジスタＳＴ１のゲートにワード線非昇
圧制御信号ＷＬＢＤ（word Line Boot Disable）が与え
られている点が異なる。
力ナンド回路ＮＡ１に代えてワード線活性化制御信号Ｘ
ＶＬＤが入力する第４のインバータＩＶ４が用いられ、
四入力ナンド回路ＮＡ２に代えてワード線活性化制御信
号ＸＶＬＤ、アドレス信号ＡｉＲおよびＡｊＲが入力す
る三入力ナンド回路ＮＡ３が用いられ、ＶCCノードと昇
圧ノードＢＮとの間にＮチャネルＭＯＳトランジスタか
らなるスイッチ用トランジスタＳＴ１が接続され、この
スイッチ用トランジスタＳＴ１のゲートにワード線非昇
圧制御信号ＷＬＢＤ（word Line Boot Disable）が与え
られている点が異なる。
【００４６】次に、図７の回路の動作を説明する。ま
ず、プリチャージ信号ＰＲＥが“Ｌ”レベルになると、
各プリチャージ用トランジスタＰＴ１〜ＰＴ３がオフ状
態になり、アドレス信号ＡｉＲおよびＡｊＲが確定し、
ワード線活性化制御信号ＸＶＬＤが“Ｈ”レベルにな
る。通常の動作時には、ワード線非昇圧制御信号ＷＬＢ
Ｄが非活性状態（本例では“Ｌ”レベル）になってスイ
ッチ用トランジスタＳＴ１がオフ状態になっており、ア
ドレス信号ＡｉＲおよびＡｊＲが確定すると共にワード
線活性化制御信号ＸＶＬＤが活性化すると、三入力ナン
ド回路ＮＡ３および第３のインバータＩＶ３の各出力が
確定すると共に第１のインバータＩＶ１の出力が“Ｈ”
レベルになり、昇圧ノードＢＮには電源電位ＶCCよりも
高い昇圧電圧が現われ、この昇圧電圧を電源としてフリ
ップフロップ回路ＦＦおよび第２のインバータＩＶ２が
動作する。これに対して、スクリーニングに際しては、
ワード線非非昇圧制御信号ＷＬＢＤが活性状態（本例で
は、ＶCC＋Ｖthレベル以上；Ｖthはスイッチ用トランジ
スタＳＴ１の閾値電圧）になってスイッチ用トランジス
タＳＴ１がオンになり、昇圧ノードＢＮは電源電位ＶCC
に固定されるので、第１のインバータＩＶ１の出力が
“Ｈ”レベルになっても電荷は全て電源電位ＶCCに逆流
する。そして、この電源電位ＶCCを電源としてフリップ
フロップ回路ＦＦおよび第２のインバータＩＶ２が動作
し、この時の三入力ナンド回路ＮＡ３および第３のイン
バータＩＶ３の出力に応じてフリップフロップ回路ＦＦ
が駆動され、このフリップフロップ回路ＦＦの出力が第
２のインバータＩＶ２で反転された出力によりワード線
が駆動されるようになる。
ず、プリチャージ信号ＰＲＥが“Ｌ”レベルになると、
各プリチャージ用トランジスタＰＴ１〜ＰＴ３がオフ状
態になり、アドレス信号ＡｉＲおよびＡｊＲが確定し、
ワード線活性化制御信号ＸＶＬＤが“Ｈ”レベルにな
る。通常の動作時には、ワード線非昇圧制御信号ＷＬＢ
Ｄが非活性状態（本例では“Ｌ”レベル）になってスイ
ッチ用トランジスタＳＴ１がオフ状態になっており、ア
ドレス信号ＡｉＲおよびＡｊＲが確定すると共にワード
線活性化制御信号ＸＶＬＤが活性化すると、三入力ナン
ド回路ＮＡ３および第３のインバータＩＶ３の各出力が
確定すると共に第１のインバータＩＶ１の出力が“Ｈ”
レベルになり、昇圧ノードＢＮには電源電位ＶCCよりも
高い昇圧電圧が現われ、この昇圧電圧を電源としてフリ
ップフロップ回路ＦＦおよび第２のインバータＩＶ２が
動作する。これに対して、スクリーニングに際しては、
ワード線非非昇圧制御信号ＷＬＢＤが活性状態（本例で
は、ＶCC＋Ｖthレベル以上；Ｖthはスイッチ用トランジ
スタＳＴ１の閾値電圧）になってスイッチ用トランジス
タＳＴ１がオンになり、昇圧ノードＢＮは電源電位ＶCC
に固定されるので、第１のインバータＩＶ１の出力が
“Ｈ”レベルになっても電荷は全て電源電位ＶCCに逆流
する。そして、この電源電位ＶCCを電源としてフリップ
フロップ回路ＦＦおよび第２のインバータＩＶ２が動作
し、この時の三入力ナンド回路ＮＡ３および第３のイン
バータＩＶ３の出力に応じてフリップフロップ回路ＦＦ
が駆動され、このフリップフロップ回路ＦＦの出力が第
２のインバータＩＶ２で反転された出力によりワード線
が駆動されるようになる。
【００４７】図８の回路は、図７の回路と比べて、スイ
ッチ用トランジスタＳＴ１に代えて昇圧用キャパシタＣ
に並列にＮチャネルＭＯＳトランジスタからなるスイッ
チ用トランジスタＳＴ２が接続され、このスイッチ用ト
ランジスタＳＴ２のゲートにワード線非昇圧制御信号Ｗ
ＬＢＤが与えられている点が異なる。図８の回路の動作
は、前述した図７の回路とほぼ同様である。
ッチ用トランジスタＳＴ１に代えて昇圧用キャパシタＣ
に並列にＮチャネルＭＯＳトランジスタからなるスイッ
チ用トランジスタＳＴ２が接続され、このスイッチ用ト
ランジスタＳＴ２のゲートにワード線非昇圧制御信号Ｗ
ＬＢＤが与えられている点が異なる。図８の回路の動作
は、前述した図７の回路とほぼ同様である。
【００４８】図９に示すＤＲＡＭ回路は、リフレッシュ
用アドレスカウンタ９０を有しており、バーンイン時
に、完成品状態での通常使用時のリフレッシュ動作時よ
りもメモリセルアレイのワード線の活性化率が高くなる
ように構成されている。
用アドレスカウンタ９０を有しており、バーンイン時
に、完成品状態での通常使用時のリフレッシュ動作時よ
りもメモリセルアレイのワード線の活性化率が高くなる
ように構成されている。
【００４９】アドレスカウンタ９０の出力側とロウアド
レスデコーダ９１との間に制御回路９２が挿入され、こ
の制御回路９２にストレス試験専用パッド９３が接続さ
れている。上記制御回路９２は、ウェハー状態でのバー
ンイン時にストレス試験専用パッド９３からの制御信号
が入力すると、完成品状態での通常使用時のリフレッシ
ュ動作時にロウアドレスデコーダ９１にり活性化される
メモリセルアレイのワード線の本数よりも多くのワード
線を活性化するように制御するように構成されている。
レスデコーダ９１との間に制御回路９２が挿入され、こ
の制御回路９２にストレス試験専用パッド９３が接続さ
れている。上記制御回路９２は、ウェハー状態でのバー
ンイン時にストレス試験専用パッド９３からの制御信号
が入力すると、完成品状態での通常使用時のリフレッシ
ュ動作時にロウアドレスデコーダ９１にり活性化される
メモリセルアレイのワード線の本数よりも多くのワード
線を活性化するように制御するように構成されている。
【００５０】また、走査用信号により選択的に活性化さ
れる回路配線を有する半導体装置の場合には、完成品状
態での通常使用時に走査用信号により選択的に活性化さ
れる回路配線の全部（あるいは、通常使用時に選択され
るより多くの一部）に対して直接的あるいは間接的に共
通に接続された回路配線にストレス試験専用パッドを接
続しておく。これにより、外部から上記ストレス試験専
用パッドに所望のストレス電圧を印加することにより、
完成品状態での通常使用時よりも回路動作の活性化率を
高めることが可能になる。
れる回路配線を有する半導体装置の場合には、完成品状
態での通常使用時に走査用信号により選択的に活性化さ
れる回路配線の全部（あるいは、通常使用時に選択され
るより多くの一部）に対して直接的あるいは間接的に共
通に接続された回路配線にストレス試験専用パッドを接
続しておく。これにより、外部から上記ストレス試験専
用パッドに所望のストレス電圧を印加することにより、
完成品状態での通常使用時よりも回路動作の活性化率を
高めることが可能になる。
【００５１】また、前記実施例において、ストレス試験
専用パッドとしては、ボンディングパッドを形成しても
よいが、これに限らず、ウェハ状態でのバーンインに際
して使用されるテスターの接触端子、例えばプローブカ
ードに接触可能な構造を有する端子であればよく、材質
として例えば導電性ゴムを用いたものでもよく、形状と
しては例えばＴＡＢ（Tape Automated Bonding）技術で
用いられるバンプなどでもよい。
専用パッドとしては、ボンディングパッドを形成しても
よいが、これに限らず、ウェハ状態でのバーンインに際
して使用されるテスターの接触端子、例えばプローブカ
ードに接触可能な構造を有する端子であればよく、材質
として例えば導電性ゴムを用いたものでもよく、形状と
しては例えばＴＡＢ（Tape Automated Bonding）技術で
用いられるバンプなどでもよい。
【００５２】また、前記実施例では、各ＤＲＡＭ領域毎
にストレス試験専用パッドを設けたが、上記パッドを任
意数の複数個のＤＲＡＭ領域で共用し得るようにするた
めに、半導体ウェハ上で任意数の複数個のＤＲＡＭチッ
プ領域毎にストレス試験専用パッドを設け、このパッド
を上記複数個のＤＲＡＭチップ領域内の所定の回路配線
にそれぞれ接続するための配線を半導体ウェハ上の例え
ばダイシングライン上に形成すればよい。但し、この場
合、従来の製造工程でマスク合わせに必要とされている
マークなどをダイシングライン上に形成することが不可
能になるので、その対策を要する。
にストレス試験専用パッドを設けたが、上記パッドを任
意数の複数個のＤＲＡＭ領域で共用し得るようにするた
めに、半導体ウェハ上で任意数の複数個のＤＲＡＭチッ
プ領域毎にストレス試験専用パッドを設け、このパッド
を上記複数個のＤＲＡＭチップ領域内の所定の回路配線
にそれぞれ接続するための配線を半導体ウェハ上の例え
ばダイシングライン上に形成すればよい。但し、この場
合、従来の製造工程でマスク合わせに必要とされている
マークなどをダイシングライン上に形成することが不可
能になるので、その対策を要する。
【００５３】なお、スクリーニング用の配線を自由な位
置に形成する技術として、ウェハ上に絶縁膜を介してス
クリーニング用の配線層を形成してウェハ上のパッドに
接続しておき、ウェハ状態でスクリーニングを実施した
後に上記スクリーニング用の配線層および絶縁膜を除去
する技術があるが、ウェハプロセスが大幅に増加すると
いう問題があるので、実用化には不向きである。
置に形成する技術として、ウェハ上に絶縁膜を介してス
クリーニング用の配線層を形成してウェハ上のパッドに
接続しておき、ウェハ状態でスクリーニングを実施した
後に上記スクリーニング用の配線層および絶縁膜を除去
する技術があるが、ウェハプロセスが大幅に増加すると
いう問題があるので、実用化には不向きである。
【００５４】また、前記実施例では、ＤＲＡＭチップを
製造する場合を示したが、本発明は、その他のメモリ
（例えばＳＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ
など）チップ場合にも適用可能である。
製造する場合を示したが、本発明は、その他のメモリ
（例えばＳＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ
など）チップ場合にも適用可能である。
【００５５】また、本発明は、メモリ回路を搭載したメ
モリ混載チップ、例えばＤＲＡＭ回路が論理回路やＣＰ
Ｕ（中央演算処理ユニット）に組み込まれた混載メモリ
（エンベデッド・メモリ）を形成する場合にも適用可能
である。この場合、ウェハ状態でスクリーニングに際し
て、ＤＲＡＭ回路を論理回路やＣＰＵから電気的に切り
離し、ＤＲＡＭ回路に対して最適なストレス条件でバー
ンインが可能になる。このＤＲＡＭ回路と同時あるいは
時系列的に、上記論理回路やＣＰＵについても、最適な
条件のストレスを印加することにより、ウェハ状態での
スクリーニングが可能になる。
モリ混載チップ、例えばＤＲＡＭ回路が論理回路やＣＰ
Ｕ（中央演算処理ユニット）に組み込まれた混載メモリ
（エンベデッド・メモリ）を形成する場合にも適用可能
である。この場合、ウェハ状態でスクリーニングに際し
て、ＤＲＡＭ回路を論理回路やＣＰＵから電気的に切り
離し、ＤＲＡＭ回路に対して最適なストレス条件でバー
ンインが可能になる。このＤＲＡＭ回路と同時あるいは
時系列的に、上記論理回路やＣＰＵについても、最適な
条件のストレスを印加することにより、ウェハ状態での
スクリーニングが可能になる。
【００５６】また、本発明は、例えばISSCC 89,Digest
ofTech.Papers pp.240-241 "200MbWafer Memory"に記載
されているように、半導体ウェハ上で相互に接続されて
製品化されることが予定されている集積回路領域（ブロ
ック領域）を複数個有するウェハスケール集積回路装置
にも適用可能である。
ofTech.Papers pp.240-241 "200MbWafer Memory"に記載
されているように、半導体ウェハ上で相互に接続されて
製品化されることが予定されている集積回路領域（ブロ
ック領域）を複数個有するウェハスケール集積回路装置
にも適用可能である。
【００５７】次に、前記図１を参照しながら、ウェハス
ケール半導体装置の集積回路領域の一部にＤＲＡＭ領域
を有する場合について、ウェハスケール半導体装置の製
造方法の一実施例を説明する。
ケール半導体装置の集積回路領域の一部にＤＲＡＭ領域
を有する場合について、ウェハスケール半導体装置の製
造方法の一実施例を説明する。
【００５８】まず、ウェハ製造工程（ウェハプロセス）
では、半導体ウェハ上に、冗長回路を備えたＤＲＡＭ回
路を有する集積回路領域を少なくとも１個は含む集積回
路領域を複数個形成すると共に、上記少なくとも１個の
ＤＲＡＭ領域の電源配線以外の回路配線にストレス試験
電圧あるいはストレス試験信号を印加するための少なく
とも１個のストレス試験専用パッドを形成する。
では、半導体ウェハ上に、冗長回路を備えたＤＲＡＭ回
路を有する集積回路領域を少なくとも１個は含む集積回
路領域を複数個形成すると共に、上記少なくとも１個の
ＤＲＡＭ領域の電源配線以外の回路配線にストレス試験
電圧あるいはストレス試験信号を印加するための少なく
とも１個のストレス試験専用パッドを形成する。
【００５９】この後、半導体ウェハのままで前記ストレ
ス試験専用パッドにテスターのプローブカードの接触端
子を接触させて集積回路領域に対して所要のストレス試
験制御信号あるいはストレス電圧を印加してバーンイン
を行う。
ス試験専用パッドにテスターのプローブカードの接触端
子を接触させて集積回路領域に対して所要のストレス試
験制御信号あるいはストレス電圧を印加してバーンイン
を行う。
【００６０】この後、ダイソート試験を行って前記各集
積回路領域の電気的特性の良否を選別する。この工程に
より前記冗長回路を備えたＤＲＡＭ回路が不良と判別さ
れた場合には上記冗長回路による救済を行う。そして、
上記工程により救済がなされたＤＲＡＭ領域および前記
ダイソート試験の工程により正常と判別された集積回路
領域をウェハ上で相互に電気的に接続した後にウェハス
ケール集積回路として組み立て、出荷用最終テストを行
う。
積回路領域の電気的特性の良否を選別する。この工程に
より前記冗長回路を備えたＤＲＡＭ回路が不良と判別さ
れた場合には上記冗長回路による救済を行う。そして、
上記工程により救済がなされたＤＲＡＭ領域および前記
ダイソート試験の工程により正常と判別された集積回路
領域をウェハ上で相互に電気的に接続した後にウェハス
ケール集積回路として組み立て、出荷用最終テストを行
う。
【００６１】上記したようなウェハスケール集積回路装
置の製造方法によれば、ウェハ上の各構成要素の信頼性
を予め保証することができるので、初期不良のみなら
ず、信頼性上の不良がスクリーニングされたウェハスケ
ール集積回路装置を実現することができる。
置の製造方法によれば、ウェハ上の各構成要素の信頼性
を予め保証することができるので、初期不良のみなら
ず、信頼性上の不良がスクリーニングされたウェハスケ
ール集積回路装置を実現することができる。
【００６２】また、本発明は、半導体基板上に集積回路
が形成される半導体装置だけでなく、絶縁基板上に形成
された半導体層（例えばＳＯＩ；Silicon-On-Insulato
r）上に集積回路が形成される半導体装置を製造する場
合にも適用可能である。
が形成される半導体装置だけでなく、絶縁基板上に形成
された半導体層（例えばＳＯＩ；Silicon-On-Insulato
r）上に集積回路が形成される半導体装置を製造する場
合にも適用可能である。
【００６３】図１０は、ＳＯＩ型の半導体装置の一部を
示す断面図である。１０１はシリコン基板、１０２は上
記基板上に形成された絶縁層、１０３は上記絶縁層上に
形成された半導体層である。この半導体層１０３には、
Ｎチャネル型ＭＯＳトランジスタのｎ型ドレイン領域１
０４、ｎ型ソース領域１０５、ｐ型チャネル領域１０６
が形成されている。１０７は上記半導体層上に形成され
たゲート絶縁膜、１０８は上記ゲート絶縁膜上に形成さ
れたゲート電極である。
示す断面図である。１０１はシリコン基板、１０２は上
記基板上に形成された絶縁層、１０３は上記絶縁層上に
形成された半導体層である。この半導体層１０３には、
Ｎチャネル型ＭＯＳトランジスタのｎ型ドレイン領域１
０４、ｎ型ソース領域１０５、ｐ型チャネル領域１０６
が形成されている。１０７は上記半導体層上に形成され
たゲート絶縁膜、１０８は上記ゲート絶縁膜上に形成さ
れたゲート電極である。
【００６４】なお、上記各実施例では、バーンインに際
しての電圧ストレス試験を例にとって説明したが、本発
明は、温度加速に関係なく電圧ストレス試験を行う場合
にも有効であることはいうまでもない。
しての電圧ストレス試験を例にとって説明したが、本発
明は、温度加速に関係なく電圧ストレス試験を行う場合
にも有効であることはいうまでもない。
【００６５】
【発明の効果】上述したように本発明の半導体装置の製
造方法によれば、ウェハ状態で不良のスクリーニングを
行うことによりウェハプロセス上の潜在不良を効率的に
スクリーニングすることが容易に可能になり、ウェハ状
態で不良のスクリーニングを行うことによる多大な利点
が得られると共にスクリーニング試験時間を大幅に短縮
でき、製造コストを大幅に低減することができる。
造方法によれば、ウェハ状態で不良のスクリーニングを
行うことによりウェハプロセス上の潜在不良を効率的に
スクリーニングすることが容易に可能になり、ウェハ状
態で不良のスクリーニングを行うことによる多大な利点
が得られると共にスクリーニング試験時間を大幅に短縮
でき、製造コストを大幅に低減することができる。
【図１】本発明の半導体装置の製造方法の一例における
工程を示すフローチャート。
工程を示すフローチャート。
【図２】図１中のウェハプロセスで形成された半導体ウ
ェハのチップ領域の一部およびストレス試験用パッドの
配置例を示す平面図。
ェハのチップ領域の一部およびストレス試験用パッドの
配置例を示す平面図。
【図３】図２中のチップ領域に形成されたＤＲＡＭの一
部を示す回路図。
部を示す回路図。
【図４】図１の工程にプレ・ダイソートの工程および組
立工程での不良のスクリーニングを行う工程を追加した
場合の半導体装置の製造方法の工程を示すフローチャー
ト。
立工程での不良のスクリーニングを行う工程を追加した
場合の半導体装置の製造方法の工程を示すフローチャー
ト。
【図５】図２のＤＲＡＭの他の例における一部を示す回
路図。
路図。
【図６】図２のＤＲＡＭのさらに他の例における一部を
示す回路図。
示す回路図。
【図７】図２のＤＲＡＭのさらに他の例における一部を
示す回路図。
示す回路図。
【図８】図２のＤＲＡＭのさらに他の例における一部を
示す回路図。
示す回路図。
【図９】図２のＤＲＡＭのさらに他の例における一部を
示す回路図。
示す回路図。
【図１０】本発明を適用可能なＳＯＩ半導体装置の一部
を示す断面図。
を示す断面図。
１…半導体ウェハ、２…チップ領域、３、１４、２１、
２６、２７、５５、５７、６１、９３…電圧ストレス試
験専用端子、６２、９２…制御回路、ＢＬ…ビット線、
ＷＬ１、ＷＬ２、ＷＬ３…ワード線。
２６、２７、５５、５７、６１、９３…電圧ストレス試
験専用端子、６２、９２…制御回路、ＢＬ…ビット線、
ＷＬ１、ＷＬ２、ＷＬ３…ワード線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 27/04
Claims (15)
- 【請求項１】 半導体ウェハの複数個のチップ領域にそ
れぞれ冗長回路を備えた集積回路を形成すると共に、上
記複数個のチップ領域の各領域毎に、または、任意数の
複数個のチップ領域毎に、前記集積回路の電源配線以外
の回路配線にストレス試験電圧あるいはストレス試験信
号を印加するための少なくとも１個のストレス試験専用
端子を形成するウェハ製造工程と、 この工程後に半導体ウェハのままで前記ストレス試験専
用端子にテスターの接触端子を接触させて任意数の複数
個のチップ領域に対して同時に所要のストレス試験制御
信号あるいはストレス電圧を印加して不良のスクリーニ
ングを行う工程と、 この工程後にダイソート試験を行って前記各チップ領域
の電気的特性の良否を選別する工程と、 この工程により不良と判別されたチップ領域の集積回路
に対して前記冗長回路による救済を行う工程と、 この工程後に前記複数個のチップ領域をウェハから個別
に分離した後に集積回路装置として組み立てる組立工程
とを具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記ウェハ製造工程と不良のスクリーニングを行う工程
との間に、不良のスクリーニングを行うための電圧スト
レスを印加するチップを選別するためのプレ・ダイソー
ト工程をさらに具備することを特徴とする半導体装置の
製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記組立工程において生じた不良のスクリーニングを組
立後のパッケージ状態で行う工程をさらに具備すること
を特徴とする半導体装置の製造方法。 - 【請求項４】 請求項２記載の半導体装置の製造方法に
おいて、 前記組立工程において生じた不良のスクリーニングを組
立後のパッケージ状態で行う工程をさらに具備すること
を特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
半導体装置の製造方法において、 前記集積回路はメモリセルおよびセル周辺回路を有する
メモリ回路であり、 上記メモリセルに対しては前記不良のスクリーニングを
行い、上記セル周辺回路に対しては前記組立工程後のパ
ッケージ状態で不良のスクリーニングを行うことを特徴
とする半導体装置の製造方法。 - 【請求項６】 請求項１乃至４のいずれか１項に記載の
半導体装置の製造方法において、 前記集積回路は、外部から前記ストレス試験専用端子を
介して前記所定の回路配線にストレス試験制御信号ある
いはストレス電圧が印加されることにより、完成品状態
での通常使用時よりも回路動作の活性化率あるいはスト
レス印加効率が高くなるような回路を有することを特徴
とする半導体装置の製造方法。 - 【請求項７】 請求項１乃至４のいずれか１項に記載の
半導体装置の製造方法において、 前記所定の回路配線は、完成品状態での通常使用時に選
択的に活性化される回路配線の全部あるいは通常使用時
に選択されるより多くの一部に対して直接的あるいは間
接的に共通に接続されており、外部から前記ストレス試
験専用端子を介して所望のストレス電圧が印加されるこ
とを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項７記載の半導体装置の製造方法に
おいて、 前記通常使用時に選択的に活性化される回路配線は、ア
ドレス信号をデコードした信号あるいは走査用信号によ
り選択的に活性化される配線であることを特徴とする半
導体装置の製造方法。 - 【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、 前記チップ領域は、メモリチップ領域あるいはメモリ回
路を搭載したメモリ混載チップ領域であり、 前記所定の回路配線に共通に接続される配線は、上記積
回路領域におけるメモリセルアレイのワード線および／
あるいはビット線であることを特徴とする半導体装置の
製造方法。 - 【請求項１０】 請求項１乃至４のいずれか１項に記載
の半導体装置の製造方法において、 前記チップ領域は、完成品状態での通常使用時に電源電
圧入力を昇圧すると共に昇圧出力を一部の回路にだけ供
給する昇圧回路を有し、外部から前記ストレス試験専用
端子を介して前記所定の回路配線にストレス試験制御信
号が印加されることにより、前記昇圧回路の昇圧出力の
電位を低減させ、あるいは、昇圧前の電位と等しくさ
せ、あるいは、昇圧を停止させるように制御する制御回
路を有することを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項１０記載の半導体装置の製造方
法において、 前記チップ領域は、ダイナミック型メモリチップ領域あ
るいはダイナミック型メモリ回路を搭載したメモリ混載
チップ領域であり、 前記昇圧回路はワード線電圧昇圧回路であることを特徴
とする半導体装置の製造方法。 - 【請求項１２】 請求項１乃至４のいずれか１項に記載
の半導体装置の製造方法において、 前記チップ領域は、メモリチップ領域あるいはメモリ回
路を搭載したメモリ混載チップ領域であり、リフレッシ
ュアドレスカウンタタと、外部から前記ストレス試験専
用端子を介してストレス試験制御信号が印加されること
により、完成品状態での通常使用時のリフレッシュ動作
時よりもメモリセルアレイのワード線の活性化率が高く
なるように前記アドレスカウンタを制御する制御回路と
を有することを特徴とする半導体装置の製造方法。 - 【請求項１３】 請求項１乃至４のいずれか１項に記載
の半導体装置の製造方法において、 前記ストレス試験専用端子は、前記チップ領域に複数個
づつ形成され、上記チップ領域の一辺部にほぼ集中して
配置されていることを特徴とする半導体装置の製造方
法。 - 【請求項１４】 半導体ウェハ上に冗長回路を備えた集
積回路を有する集積回路領域を少なくとも１個は含む集
積回路領域を複数個形成すると共に、上記少なくとも１
個の集積回路領域の電源配線以外の回路配線にストレス
試験電圧あるいはストレス試験信号を印加するための少
なくとも１個のストレス試験専用端子を形成するウェハ
製造工程と、 この工程後に半導体ウェハのままで前記ストレス試験専
用端子にテスターの接触端子を接触させて集積回路領域
に対して所要のストレス試験制御信号あるいはストレス
電圧を印加して不良のスクリーニングを行う工程と、 この工程後にダイソート試験を行って前記各集積回路領
域の電気的特性の良否を選別する工程と、 この工程により前記冗長回路を備えた集積回路が不良と
判別された場合には上記冗長回路による救済を行う工程
と、 この工程により救済がなされた集積回路領域および前記
ダイソート試験の工程により正常と判別された集積回路
領域をウェハ上で相互に電気的に接続した後にウェハス
ケール集積回路として組み立てる組立工程とを具備する
ことを特徴とする半導体装置の製造方法。 - 【請求項１５】 請求項１乃至４、１４のいずれか１項
に記載の半導体装置の製造方法において、前記半導体ウ
ェハは、半導体基板である、または、絶縁層上に半導体
層が形成された基板であることを特徴とする半導体装置
の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41878090 | 1990-12-27 | ||
| JP2-418780 | 1990-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0574898A JPH0574898A (ja) | 1993-03-26 |
| JPH0766935B2 true JPH0766935B2 (ja) | 1995-07-19 |
Family
ID=18526565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3344238A Expired - Fee Related JPH0766935B2 (ja) | 1990-12-27 | 1991-12-26 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5298433A (ja) |
| JP (1) | JPH0766935B2 (ja) |
| KR (1) | KR960007478B1 (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2533221B2 (ja) * | 1990-05-11 | 1996-09-11 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
| JPH04225182A (ja) * | 1990-12-26 | 1992-08-14 | Toshiba Corp | 半導体記憶装置 |
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