JP2006267056A - 半導体装置およびそのテスト方法 - Google Patents

半導体装置およびそのテスト方法 Download PDF

Info

Publication number
JP2006267056A
JP2006267056A JP2005089485A JP2005089485A JP2006267056A JP 2006267056 A JP2006267056 A JP 2006267056A JP 2005089485 A JP2005089485 A JP 2005089485A JP 2005089485 A JP2005089485 A JP 2005089485A JP 2006267056 A JP2006267056 A JP 2006267056A
Authority
JP
Japan
Prior art keywords
test
rank
semiconductor device
rank data
product
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005089485A
Other languages
English (en)
Inventor
Takanori Yoshimatsu
孝典 吉松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2005089485A priority Critical patent/JP2006267056A/ja
Priority to US11/388,479 priority patent/US7660257B2/en
Publication of JP2006267056A publication Critical patent/JP2006267056A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56008—Error analysis, representation of errors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H01L2223/5444—Marks applied to semiconductor devices or parts containing identification or tracking information for electrical read out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

【課題】 半導体装置およびそのテスト方法における製品テストでの歩留まりを向上させる。
【解決手段】 本発明の半導体装置およびそのテスト方法は、ウェハ状態において複数の基準値に基づいて行われるランク分けテストのテスト結果を示すランクデータ１１と、ランクデータ１１が格納されたヒューズ部１５と、パッケージング後に行われる製品テストで利用するために、ランクデータ１１をヒューズ部１５から読み出す制御回路１６を有する。
【選択図】 図１

Description

本発明は、チップ識別機能を有する半導体装置およびそのテスト方法に関する。
チップ識別機能を有する従来の半導体装置およびそのテスト方法では、チップ製造プロセスにおける前工程後に、チップＩＤなどの識別情報やウェハ状態でのテスト結果などの品質情報をヒューズなどの不揮発性記憶手段に書き込んでいた（例えば、「特許文献１」および「特許文献２」を参照。）。そして、パッケージング後にこれらの情報を読み出してアセンブリ工程の合理化や不良解析の合理化に利用していた。
しかしながら、パッケージング前のウェハ状態では厳密なテストを行えないため、従来の半導体装置およびそのテスト方法では、簡単な機能テストしか行われていなかった。特に、ＤＲＡＭ部を持つ半導体装置の場合は、ポーズタイム（Pause Time）やアクセスタイム（Access Time）などＤＲＡＭセル固有のテスト項目に対しては、できるだけ厳しい仕様でウェハ状態でのテスト（以下、「Ｄ/Ｓ（ダイソート）」という。）が行われていた。これは、前工程でのプロセスパラメータのわずかな揺らぎによってこれらの性能が大きくばらつくためである。それでも、従来の半導体装置およびそのテスト方法では、パッケージング後のテスト（以下、「製品テスト」という。）においては、これらのテスト項目で製品歩留まりがバラツキによって大幅に低下するという問題があった。
また、ＤＲＡＭ部の製品仕様は、そのばらつきの大きさ故に、テスト項目ごとに数種類のランクに分けられていることが多い。このため、ユーザの特別な要求仕様の組み合わせに対しては、製品テストも特別仕様となり、製品歩留まりがさらに低下するとともに、出荷までの納期が長くなるという問題もあった。
特開平８−２１３４６４号公報 特開２００４−４０１０３号公報
本発明は、製品テストでの歩留まり低下を抑制することができる半導体装置およびそのテスト方法を提供する。
本発明の一態様によれば、ウェハ状態において複数の基準値に基づいて行われるランク分けテストのテスト結果を示すランクデータと、前記ランクデータが格納された不揮発性記憶手段と、パッケージング後に行われる製品テストで利用するために、前記ランクデータを前記不揮発性記憶手段から読み出す制御手段を有することを特徴とする半導体装置が提供される。
本発明の別の一態様によれば、ウェハ状態で行われるテストにおいて、複数の基準値に基づいてチップごとにランク分けが行われるウェハテストステップと、前記ウェハテストステップにおける前記ランク分けのテスト結果がランクデータとして不揮発性記憶手段へ格納される書き込みステップを有することを特徴とする半導体装置のテスト方法が提供される。
本発明によれば、Ｄ/Ｓ時にウェハ状態でランク分けを行うので、製品テストでの歩留まり低下を大幅に抑制することができる。
以下、図面を参照しながら、本発明の実施例を説明する。
図１は、本発明の実施例１に係わる半導体装置を示す回路ブロック図である。ここでは、主に、ランク分けテストとそのテスト結果であるランクデータ１１にかかわる部分を示した。また、一例として、ＤＲＡＭ部１２とＬｏｇｉｃ部１３が混載された機能ユニット１４を有する半導体装置のランク分けテストについて説明する。
本発明の実施例１に係わる半導体装置は、ＤＲＡＭ部１２およびＬｏｇｉｃ部１３を有する機能ユニット１４、ランクデータ１１が格納されたヒューズ部１５、およびヒューズ部１５にアクセスするための制御回路１６を備えている。
制御回路１６の制御入力は外部制御信号を受信する制御端子１７に接続され、データ入出力は外部とのデータ授受のために入出力端子１８に接続されている。また、制御回路１６のデータ入力にはヒューズ部１５からの読み出しデータが入力され、データ出力はヒューズ部１５へ書き込みデータを供給している。
機能ユニット１４は、チップ本来の機能を実現する回路部分であり、ランク分けテストの対象となるＤＲＡＭ部１２およびＬｏｇｉｃ部１３を備えている。
ヒューズ部１５は、ランクデータ１１を記憶する複数のｅ-Ｆｕｓｅ（Electrical Fuse）とその周辺回路で構成され、制御回路１６からのランクデータ１１に従ってｅ-Ｆｕｓｅを電気的に溶断して、ランクデータ１１を記憶する。また、ヒューズ部１５は、ｅ-Ｆｕｓｅから読み出したランクデータ１１を制御回路１６へ供給する。
制御回路１６は、制御端子１７を介して受信した外部からの制御信号に基づいて、入出力端子１８を介して外部とランクデータ１１を入出力する。また、制御回路１６は、ランクデータ１１のｅ-Ｆｕｓｅへの書き込みおよび読み出しに際して、ヒューズ部１５を制御する。
次に、上述した構成を持つ半導体装置のテスト方法について説明する。
図２は、本発明の実施例１に係わる半導体装置のテスト方法を示すフロー図である。ここでは、主に、Ｄ/Ｓ時のランク分けテスト、および製品テスト時のランクテストにかかわる部分を示した。また、一例として、３つの基準値に基づいて４つにランク分け（ランクＡ〜ランクＤ）する場合を示した。
図２に示したように、ＳＴ２１〜ＳＴ２３はウェハ状態で作業され、ＳＴ２６〜ＳＴ２８はパッケージ状態で作業される。
本発明の実施例１に係わる半導体装置のテスト方法は、ウェハテストステップ（ＳＴ２１）、書き込みステップ（ＳＴ２２）、Ｆｉｎａｌ Ｄ/Ｓステップ（ＳＴ２３）、パッケージングステップ（ＳＴ２４）、読み出しステップ（ＳＴ２５）、およびランクテストステップ（ＳＴ２６〜２８）を備えている。
ＳＴ２１では、通常のＰｒｅ-Ｄ/Ｓの他に、テスト装置により機能ユニット１４のランク分けテストが行われる。ランク分けテストでは、１つのテスト項目に対して複数の基準値を用いてテストが行われ、チップが４つのランク（例えば、ランクＡ〜ランクＤ。詳細は、具体例を用いて図３で後述する。）に分類される。
ＳＴ２２では、ＳＴ２１でランク分けされたチップに対して、そのランクデータ１１がヒューズ部１５に書き込まれる。
ＳＴ２３では、ＳＴ２２での書き込みが正常に行われたかを含めて、ウェハ状態での最終的なテストが行われる。
ＳＴ２４では、ウェハがチップごとに切り分けられ、モールド樹脂などに封入され、パッケージされる。
ＳＴ２４でパッケージされた製品は、製品テストの前に、ランクデータ１１に従って分類される（図２には、一例として、３つの製品テストに分類する場合を示した。）。すなわち、ＳＴ２５で、ヒューズ部１５からランクデータ１１が読み出され、その値に従って、ＳＴ２６〜ＳＴ２８の製品テストが選択される。
ＳＴ２６では、通常の製品テストとともに、ランクデータ（ランクＡ）に基づいて、ＳＴ２１でのランク分けに対応する基準値を用いた製品テストが行われる。この製品テストで用いる基準値は、ＳＴ２１のランク分けで用いたランクＡの基準値より厳しく（詳細は、具体例を用いて図３で後述する。）なっている。
ＳＴ２７およびＳＴ２８はＳＴ２６と同様である。ＳＴ２６との違いは、テストに用いる基準値がそれぞれのランクデータ１１に対応して異なっていることである。
図３は、本発明の実施例１に係わる半導体装置のテスト方法におけるランク分けおよびランクテストの基準値を示すテーブルである。ここでは、一例として、ＤＲＡＭ部１２のポーズタイム（Pause Time）を４つにランク分け（ランクＡ〜ランクＤ）し、製品テストを行う場合を示した。
図３に示した左側の欄は、ランク分け（ＳＴ２１）で使用する基準値を示し、右側の欄は、製品テスト（ＳＴ２６〜ＳＴ２８）で使用する基準値を示している。また、中央の欄は、それらに対応するランクデータ１１を示している。
ＳＴ２１におけるランク分けの基準値は、図３に示したように、１３６ｍｓ、２６４ｍｓ、および１０３２ｍｓである。ＳＴ２１では、まず、１０３２ｍｓでポーズテストが行われ、パスしたチップがランクＡに分類される。
次に、２６４ｍｓでポーズテストが行われ、パスしたチップがランクＢに分類される。次に、１３６ｍｓでポーズテストが行われ、パスしたチップがランクＣに分類され、このテストでパスしなかったチップは、ランクＤ（通常のＰｒｅ-Ｄ/Ｓ、例えば、６４ｍｓはパスしているので、不良品には分類しない。）に分類される。
そして、ＳＴ２２で、チップのヒューズ部１５にそれぞれランクデータ１１が書き込まれる。
ＳＴ２６〜２８における製品テストの基準値は、図３に示したように、１２８ｍｓ、２５６ｍｓ、および１０２４ｍｓである。例えば、ＳＴ２５で読み出されたランクデータ１１がランクＡである場合には、ＳＴ２６でランクＡの基準値、つまり、１０２４ｍｓを用いてポーズテストが実行される。
同様に、ランクＢならばＳＴ２７で２５６ｍｓが用いられ、ランクＣならばＳＴ２８で１２８ｍｓが用いられる。ランクＤの場合は、製品テストは行わず、特定仕様向けとして留保する。
ＳＴ２１におけるランク分けの基準値が製品テストでの基準値より緩いのは、ウェハ状態ではテスト環境が異なるので、厳密なテストを行うと製品テストでパスするはずのチップまでＳＴ２１の段階で落としてしまう危険を減らすためである。
上記実施例１によれば、Ｄ/Ｓ時にウェハ状態でランク分けを行うので、製品テストでの歩留まり低下を大幅に抑制することができる半導体装置およびそのテスト方法を実現することができる。
さらに、上記実施例１によれば、製品テスト前にランクデータ１１に従って分類し、ランクごとに数量を管理することができるので、ユーザ要求仕様が汎用の仕様と異なる場合でも迅速に対応することができる。
上述の実施例１では、機能ユニット１４はＤＲＡＭ部１２とＬｏｇｉｃ部１３で構成されているとしたが、本発明はこれに限られるものではなく、機能ユニット１４が、複数の基準値でランク分け可能なテスト項目を持つ回路部分を有していれば、原理的には適用可能である。
また、上述の実施例１では、ヒューズ部１５はｅ-Ｆｕｓｅであるとしたが、本発明はこれに限られるものではなく、例えば、レーザーＦｕｓｅ、ＥＥＰＲＯＭ（Electrical Erasable PROM）などの不揮発性記憶手段が使用可能である。
さらに、上述の実施例１では、ヒューズ部１５の制御回路１６はテスト専用回路であるとしたが、本発明はこれに限られるものではなく、例えば、機能ユニット１４内の回路と兼用するように構成することもできる。
さらに、上述の実施例１では、ＳＴ２１におけるランク分けのテスト項目はＤＲＡＭ部１２のポーズタイムを例として説明したが、本発明はこれに限られるものではなく、複数の基準値でランク分け可能なテスト項目であれば、原理的には適用可能である。また、ランク分けを３つの基準値によって行っているが、本発明はこれに限られるものではない。
さらに、上述の実施例１では、ＳＴ２１におけるランクテストは、厳しい基準値によるテストから順次行っているが、本発明はこれに限られるものではなく、例えば、緩い基準値のテストから行い、まず、ランクＤを選別するようにしても良い。
本発明の実施例２に係わる半導体装置の構成および機能は実施例１と同様であるので、実施例１と同じ符号を用い、説明は省略する。
図４は、本発明の実施例２に係わる半導体装置のテスト方法を示すフロー図である。ここでは、主に、Ｄ/Ｓ時のランク分けテスト、および製品テスト時のユーザテストにかかわる部分を示した。また、一例として、３つのユーザ仕様（ユーザＡ〜ユーザＣ）に基づきそれぞれ異なる製品テストを行う場合を示した。
図４に示したように、ＳＴ４１〜ＳＴ４３はウェハ状態で作業され、ＳＴ４６〜ＳＴ４８はパッケージ状態で作業される。
本発明の実施例２に係わる半導体装置のテスト方法は、ウェハテストステップ（ＳＴ４１）、書き込みステップ（ＳＴ４２）、Ｆｉｎａｌ Ｄ/Ｓステップ（ＳＴ４３）、パッケージングステップ（ＳＴ４４）、選別ステップ（ＳＴ４５）、およびユーザテストステップ（ＳＴ４６〜４８）を備えている。
ＳＴ４１〜ＳＴ４４は、実施例１で図２に示したＳＴ２１〜ＳＴ２４と同様であるので、説明は省略する。実施例１との違いは、ＳＴ４１で複数のテスト項目に対してそれぞれランク分けを行うことである。
図５は、本発明の実施例２に係わる半導体装置のテスト方法におけるランク分けおよびランクテストの別の基準値を示すテーブルである。ここでは、他のテスト項目の一例として、ＤＲＡＭ部１２のアクセスタイム（Access Time）を４つにランク分け（ランクＡ〜ランクＤ）し、製品テストを行う場合を示した。
テーブルの構成は図２と同様なので、詳しい説明は省略する。
ＳＴ４５では、ユーザの要求仕様に基づいて、各ユーザ向けの製品テストを行うチップを選別する。選別の対象となるテスト項目は、ＳＴ４１でランク分けに用いられたテスト項目で、これらのランクデータ１１の組み合わせで特定ユーザ向け製品テスト（ＳＴ４６〜ＳＴ４８）が選択される。
図６は、本発明の実施例２に係わる半導体装置のテスト方法におけるユーザ要求仕様とランクデータ１１に基づく選別の一例を示すテーブルである。ここでは、ＤＲＡＭ部１２のポーズタイムおよびアクセスタイムの組み合わせによる選別の一例を示した。
図６（ａ）は、ユーザＡ〜ユーザＣのポーズタイムおよびアクセスタイムの要求値を示し、図６（ｂ）は、各ユーザ向けの製品テスト（ＳＴ４６〜ＳＴ４８）にかけるチップのランクデータ１１の組み合わせを示している。
ＳＴ４６では、ＳＴ４５でユーザＡからの要求仕様に基づいて選別されたチップが、通常の製品テストに加えて、ユーザＡの要求仕様でも製品テストされる。すなわち、図６（ａ）の要求仕様であれば、ポーズタイムがランクＤでアクセスタイムがランクＡのチップが、ＳＴ４５で選別され、ＳＴ４６のユーザＡ向け製品テストにかけられる。
同様に、ＳＴ４７ではユーザＢからの要求仕様が用いられ、ＳＴ４８ではユーザＣからの要求仕様が用いられる。
上記実施例２によれば、実施例１での効果に加えて、Ｄ/Ｓ時に複数のテスト項目に対してランク分けが行われるので、ユーザからの要求仕様が汎用仕様と異なる場合でも、製品テストでの歩留まり低下を抑制でき、かつ、短い納期で特定ユーザ向け製品を出荷することができる。
上述の実施例２では、ＳＴ４５での選別は、説明を簡単にするためＤＲＡＭ部１２のポーズタイムとアクセスタイムの組み合わせであるとしたが、本発明はこれに限られるものではなく、ＳＴ４１でランク分け可能なテスト項目であれば、原理的には任意の数の組み合わせで適用可能である。
本発明の実施例１に係わる半導体装置を示す回路ブロック図。 本発明の実施例１に係わる半導体装置のテスト方法を示すフロー図。 本発明の実施例１に係わる半導体装置のテスト方法におけるランク分けおよびランクテストの基準値を示すテーブル。 本発明の実施例２に係わる半導体装置のテスト方法を示すフロー図。 本発明の実施例２に係わる半導体装置のテスト方法におけるランク分けおよびランクテストの別の基準値を示すテーブル。 本発明の実施例２に係わる半導体装置のテスト方法におけるユーザ要求仕様とランクデータ１１に基づく選別の一例を示すテーブル。
符号の説明
１１ ランクデータ
１２ ＤＲＡＭ部
１３ Ｌｏｇｉｃ部
１４ 機能ユニット
１５ ヒューズ部
１６ 制御回路
ＳＴ２１、ＳＴ４１ ウェハテストステップ
ＳＴ２２、ＳＴ４２ 書き込みステップ
ＳＴ２５ 読み出しステップ
ＳＴ２６〜２８ ランクテストステップ
ＳＴ４５ 選別ステップ
ＳＴ４６〜４８ ユーザテストステップ

Claims (5)

  1. ウェハ状態において複数の基準値に基づいて行われるランク分けテストのテスト結果を示すランクデータと、
    前記ランクデータが格納された不揮発性記憶手段と、
    パッケージング後に行われる製品テストで利用するために、前記ランクデータを前記不揮発性記憶手段から読み出す制御手段を有することを特徴とする半導体装置。
  2. ウェハ状態で行われるテストにおいて、複数の基準値に基づいてチップごとにランク分けが行われるウェハテストステップと、
    前記ウェハテストステップにおける前記ランク分けのテスト結果がランクデータとして不揮発性記憶手段へ格納される書き込みステップを有することを特徴とする半導体装置のテスト方法。
  3. パッケージング後に前記ランクデータが前記不揮発性記憶手段から読み出される読み出しステップと、
    前記読み出しステップで読み出された前記ランクデータに基づいて、ランクごとに異なる基準値を用いて製品テストが行われるランクテストステップをさらに有することを特徴とする請求項２に記載の半導体装置のテスト方法。
  4. 前記書き込みステップで書き込まれる前記ランクデータは、前記ウェハテストステップで複数のテスト項目に対してそれぞれ行われた前記ランク分けのテスト結果を示していることを特徴とする請求項２に記載の半導体装置のテスト方法。
  5. パッケージング後に前記ランクデータに基づいて、前記複数のテスト項目の組み合わせでチップが選別される選別ステップと、
    前記選別ステップで選別された前記チップに対して、前記複数のテスト項目のそれぞれについて前記ランクデータに対応する基準値で製品テストが行われるユーザテストステップをさらに有することを特徴とする請求項４に記載の半導体装置のテスト方法。
JP2005089485A 2005-03-25 2005-03-25 半導体装置およびそのテスト方法 Pending JP2006267056A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005089485A JP2006267056A (ja) 2005-03-25 2005-03-25 半導体装置およびそのテスト方法
US11/388,479 US7660257B2 (en) 2005-03-25 2006-03-23 Semiconductor device and test method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005089485A JP2006267056A (ja) 2005-03-25 2005-03-25 半導体装置およびそのテスト方法

Publications (1)

Publication Number Publication Date
JP2006267056A true JP2006267056A (ja) 2006-10-05

Family

ID=37203185

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005089485A Pending JP2006267056A (ja) 2005-03-25 2005-03-25 半導体装置およびそのテスト方法

Country Status (2)

Country Link
US (1) US7660257B2 (ja)
JP (1) JP2006267056A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011158359A (ja) * 2010-02-01 2011-08-18 Renesas Electronics Corp 集積回路及び集積回路の選別テスト方法
CN114300391A (zh) * 2021-12-29 2022-04-08 上海赛美特软件科技有限公司 一种晶圆试验方法、装置、电子设备以及存储介质

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109411390B (zh) * 2018-09-11 2020-12-01 深圳赛意法微电子有限公司 半导体器件的自动化分级封装方法及系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01302600A (ja) * 1988-05-31 1989-12-06 Mitsubishi Electric Corp 半導体集積回路
JPH0323600A (ja) * 1989-06-21 1991-01-31 Mitsubishi Electric Corp 半導体記憶装置
JPH08162512A (ja) * 1994-12-08 1996-06-21 Nec Corp 半導体装置の製造方法及びその装置
JPH09289234A (ja) * 1996-04-22 1997-11-04 Nec Corp 半導体装置とその試験方法及び半導体装置の試験治具

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4510673A (en) 1983-06-23 1985-04-16 International Business Machines Corporation Laser written chip identification method
KR960007478B1 (ko) * 1990-12-27 1996-06-03 가부시키가이샤 도시바 반도체장치 및 반도체장치의 제조방법
US5867505A (en) * 1996-08-07 1999-02-02 Micron Technology, Inc. Method and apparatus for testing an integrated circuit including the step/means for storing an associated test identifier in association with integrated circuit identifier for each test to be performed on the integrated circuit
US6119049A (en) 1996-08-12 2000-09-12 Tandon Associates, Inc. Memory module assembly using partially defective chips
US5966459A (en) * 1997-07-17 1999-10-12 Advanced Micro Devices, Inc. Automatic defect classification (ADC) reclassification engine
US7079960B2 (en) 2002-11-02 2006-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Auto classification shipping system

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01302600A (ja) * 1988-05-31 1989-12-06 Mitsubishi Electric Corp 半導体集積回路
JPH0323600A (ja) * 1989-06-21 1991-01-31 Mitsubishi Electric Corp 半導体記憶装置
JPH08162512A (ja) * 1994-12-08 1996-06-21 Nec Corp 半導体装置の製造方法及びその装置
JPH09289234A (ja) * 1996-04-22 1997-11-04 Nec Corp 半導体装置とその試験方法及び半導体装置の試験治具

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011158359A (ja) * 2010-02-01 2011-08-18 Renesas Electronics Corp 集積回路及び集積回路の選別テスト方法
CN114300391A (zh) * 2021-12-29 2022-04-08 上海赛美特软件科技有限公司 一种晶圆试验方法、装置、电子设备以及存储介质
CN114300391B (zh) * 2021-12-29 2022-11-11 上海赛美特软件科技有限公司 一种晶圆试验方法、装置、电子设备以及存储介质

Also Published As

Publication number Publication date
US20070007521A1 (en) 2007-01-11
US7660257B2 (en) 2010-02-09

Similar Documents

Publication Publication Date Title
EP0555307B1 (en) A fault tolerant data storage system
US6365421B2 (en) Method and apparatus for storage of test results within an integrated circuit
EP0849675B1 (en) Volatile memory chip with non-volatile memory locations for storing quality information
US7405989B2 (en) Electrical fuses with redundancy
US7263010B2 (en) Semiconductor memory device with test circuit
US7702976B2 (en) Integration of LBIST into array BISR flow
KR960008855A (ko) 반도체 메모리 장치의 컬럼 리던던시 회로 및 그 방법
JPH10125742A (ja) 半導体集積回路の良否判定方法及び半導体集積回路
KR101228519B1 (ko) 반도체 메모리 장치, 그것을 포함한 테스트 시스템, 그리고반도체 메모리 장치의 리페어 방법
US6812557B2 (en) Stacked type semiconductor device
JP2007048394A (ja) 電気ヒューズモジュールを備えた半導体記憶装置
US7706198B2 (en) Multi-chip and repairing method based on remaining redundancy cells
US7222274B2 (en) Testing and repair methodology for memories having redundancy
US6895538B2 (en) Method for testing a device and a test configuration including a device with a test memory
JP2006267056A (ja) 半導体装置およびそのテスト方法
US8743638B2 (en) Method and circuit for testing a multi-chip package
US7123527B2 (en) Redundancy fuse circuit
JP4891748B2 (ja) 半導体集積回路およびそのテスト方法
US9607718B2 (en) Semiconductor memory device and test operation method thereof
US20060151618A1 (en) Multi-chip devices, circuits, methods, and computer program products for reading programmed device information therein
KR20130104732A (ko) 테스트 회로, 메모리 시스템 및 메모리 시스템의 테스트 방법
US7075836B2 (en) Semiconductor memory having testable redundant memory cells
US6667915B2 (en) Semiconductor memory device having redundancy structure with defect relieving function
US6209110B1 (en) Circuitry, apparatus and method for embedding a test status outcome within a circuit being tested
US6181615B1 (en) Circuitry, apparatus and method for embedding quantifiable test results within a circuit being tested

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080117

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101015

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110225