JPH08162512A - 半導体装置の製造方法及びその装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 151
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 238000000034 method Methods 0.000 claims abstract description 76
- 238000012360 testing method Methods 0.000 claims abstract description 50
- 238000003860 storage Methods 0.000 claims abstract description 7
- 238000005259 measurement Methods 0.000 claims description 38
- 230000002950 deficient Effects 0.000 claims description 9
- 238000012545 processing Methods 0.000 claims description 7
- 238000005520 cutting process Methods 0.000 claims description 3
- 230000008569 process Effects 0.000 abstract description 67
- 238000007689 inspection Methods 0.000 abstract description 4
- 235000012431 wafers Nutrition 0.000 description 183
- 239000000047 product Substances 0.000 description 34
- 238000009826 distribution Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 15
- 238000002372 labelling Methods 0.000 description 5
- 239000003086 colorant Substances 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000010330 laser marking Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 ウェハ検査工程で各良品半導体チップの電気
特性データを測定/記録し、そのデータを基に同一グレ
ード毎に半導体チップを製品に組立、選別を行い、これ
により選別時間の効果的な短縮、歩留まり向上を実現す
る。 【構成】 ウェハ検査工程においてウェハ上の各半導体
チップの良否判定を行うと同時に良品の半導体チップに
対して電気特性データを測定しディスク(5b)に記録
する。組立工程では、良品の半導体チップを、ウェハ検
査工程で記録されたデータを基に、グレード別に分類さ
れ、組み立てを行う。ここで、ディスク(5b)のデー
タと、ウェハの一致を確認するため、ウェハ貼付シート
上にウェハ(1W)上のウェハID(1a)を変換した
バーコード(5a)を貼り付け、ディスクの中にはウェ
ハID(1a)を記録する。組み立てられた製品は、同
一グレード毎にロットまとめられ、選別工程に送られ
る。
特性データを測定/記録し、そのデータを基に同一グレ
ード毎に半導体チップを製品に組立、選別を行い、これ
により選別時間の効果的な短縮、歩留まり向上を実現す
る。 【構成】 ウェハ検査工程においてウェハ上の各半導体
チップの良否判定を行うと同時に良品の半導体チップに
対して電気特性データを測定しディスク(5b)に記録
する。組立工程では、良品の半導体チップを、ウェハ検
査工程で記録されたデータを基に、グレード別に分類さ
れ、組み立てを行う。ここで、ディスク(5b)のデー
タと、ウェハの一致を確認するため、ウェハ貼付シート
上にウェハ(1W)上のウェハID(1a)を変換した
バーコード(5a)を貼り付け、ディスクの中にはウェ
ハID(1a)を記録する。組み立てられた製品は、同
一グレード毎にロットまとめられ、選別工程に送られ
る。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
及びその装置に関し、特にウェハ上の半導体をウェハテ
スト、組立、選別を行う半導体集積回路の製造方法に関
する。
及びその装置に関し、特にウェハ上の半導体をウェハテ
スト、組立、選別を行う半導体集積回路の製造方法に関
する。
【0002】
【従来の技術】従来、ウェハ上の半導体を測定し、パッ
ケージに組み立て及び選別を行う技術として図6、図7
に示すものが知られている。なお、以後、ウェハ上の半
導体集積回路を「半導体チップ」、パッケージに組み立
てられた半導体集積回路を「半導体装置」という。従来
工程について図6、図7を参照して説明する。図6
(h)〜(l)は、それぞれ従来工程における各工程毎
のウェハ状態を示す説明図であり、図7は図6の各工程
毎のウェハ加工を行うための製造装置ブロック図であ
る。
ケージに組み立て及び選別を行う技術として図6、図7
に示すものが知られている。なお、以後、ウェハ上の半
導体集積回路を「半導体チップ」、パッケージに組み立
てられた半導体集積回路を「半導体装置」という。従来
工程について図6、図7を参照して説明する。図6
(h)〜(l)は、それぞれ従来工程における各工程毎
のウェハ状態を示す説明図であり、図7は図6の各工程
毎のウェハ加工を行うための製造装置ブロック図であ
る。
【0003】まず、ウェハテスト工程について示す。ウ
ェハテスト工程では、図6(h)に示すウェハ(W5)
上に形成された半導体チップ(1e)を測定する。この
測定は、図7に示すディスクユニット(1f)を有する
プローバ(2f)に、GP−IBケーブル(3f)で接
続されているテスタ(4f)で測定する。この測定結果
のうち、良品又は不良品に対応する位置座標データのみ
をディスクユニット(1f)のディスク(5f)に記憶
する。
ェハテスト工程では、図6(h)に示すウェハ(W5)
上に形成された半導体チップ(1e)を測定する。この
測定は、図7に示すディスクユニット(1f)を有する
プローバ(2f)に、GP−IBケーブル(3f)で接
続されているテスタ(4f)で測定する。この測定結果
のうち、良品又は不良品に対応する位置座標データのみ
をディスクユニット(1f)のディスク(5f)に記憶
する。
【0004】次に、同じウェハテスト工程では、図7に
示すディスクユニット(6f)を有するマーキング専用
機(7f)に、ディスク(5f)を移して、ディスク
(5f)のデータを読み取る。ディスク(5f)より読
み取ったデータに基づき、図6(i)の(W5)上に、
図6(j)に示すようにウェハ(W6)上の不良の半導
体チップの表面にマーキング(m1)を行う。マーキン
グ(m1)を行った後ウェハ(W6)を、図7に示すウ
ェハマウント装置(8f)にセットし、図6(k)に示
すようにウェハリング(2e)のウェハ貼付シート(3
e)に貼り付ける。
示すディスクユニット(6f)を有するマーキング専用
機(7f)に、ディスク(5f)を移して、ディスク
(5f)のデータを読み取る。ディスク(5f)より読
み取ったデータに基づき、図6(i)の(W5)上に、
図6(j)に示すようにウェハ(W6)上の不良の半導
体チップの表面にマーキング(m1)を行う。マーキン
グ(m1)を行った後ウェハ(W6)を、図7に示すウ
ェハマウント装置(8f)にセットし、図6(k)に示
すようにウェハリング(2e)のウェハ貼付シート(3
e)に貼り付ける。
【0005】次に、図7に示すダイシング装置(9f)
により、ウェハ(W6)上の各半導体チップ毎に図6
(k)に示すスクライブ線(4e)に沿って切断加工を
行う。次に、切断加工を行った、図6(I)に示すウェ
ハ(W7)を貼り付けたウェハリング(2e)を図7に
示すマウント装置(10f)にセットする。図7に示す
マウント装置(10f)では、白黒画像を認識可能なカ
メラ(11f)でウェハ(W7)の表面画像を取り込
み、カメラ(11f)に配線(12f)で接続される画
像認識部(13f)で、ウェハ(W7)の表面画像を2
値化画像データとして処理し、ウェハ(W7)のマーキ
ング(m1)を施していない半導体チップのみを良品と
判断し、図示はしていないが、リードフレームに登載接
着している。
により、ウェハ(W6)上の各半導体チップ毎に図6
(k)に示すスクライブ線(4e)に沿って切断加工を
行う。次に、切断加工を行った、図6(I)に示すウェ
ハ(W7)を貼り付けたウェハリング(2e)を図7に
示すマウント装置(10f)にセットする。図7に示す
マウント装置(10f)では、白黒画像を認識可能なカ
メラ(11f)でウェハ(W7)の表面画像を取り込
み、カメラ(11f)に配線(12f)で接続される画
像認識部(13f)で、ウェハ(W7)の表面画像を2
値化画像データとして処理し、ウェハ(W7)のマーキ
ング(m1)を施していない半導体チップのみを良品と
判断し、図示はしていないが、リードフレームに登載接
着している。
【0006】上記従来技術として、例えば、特開平1−
194331号が提案されている。この半導体装置製造
方法では、電気特性の例として、メモリDRAMの動作
速度について、そのグレード別分類を各グレードに対応
した色付きのインク表示により行うことが言及されてい
る。具体的に、特開平1−194331号が、上記従来
技術の工程と異なる点は、ウェハテスト工程に於いて取
られたデータの内、図6(h)に示すウェハ(W5)上
に形成されている各半導体チップの、良品の動作速度と
それに対応する位置座標データを、図7に示すディスク
(5f)に書き込むこと、マーキング専用機(7f)で
ディスク(5f)から読み出したデータを用いて良品の
半導体チップの表面に動作速度に対応して異なる色でマ
ーキングを行うこと、またマウント装置(10f)に於
いてカラー撮影カメラによりマーキングの色を認識し同
一動作速度のチップを選別しながらリードフレームにマ
ウントし同一動作速度単位で組み立てを行うことであ
る。本発明の目的は、ウェハ検査工程で各良品半導体チ
ップの電気特性データを測定/記録し、そのデータを基
に同一グレード毎に半導体チップを製品に組立、選別を
行い、これにより選別時間の効果的な短縮、歩留まり向
上を実現するものである。
194331号が提案されている。この半導体装置製造
方法では、電気特性の例として、メモリDRAMの動作
速度について、そのグレード別分類を各グレードに対応
した色付きのインク表示により行うことが言及されてい
る。具体的に、特開平1−194331号が、上記従来
技術の工程と異なる点は、ウェハテスト工程に於いて取
られたデータの内、図6(h)に示すウェハ(W5)上
に形成されている各半導体チップの、良品の動作速度と
それに対応する位置座標データを、図7に示すディスク
(5f)に書き込むこと、マーキング専用機(7f)で
ディスク(5f)から読み出したデータを用いて良品の
半導体チップの表面に動作速度に対応して異なる色でマ
ーキングを行うこと、またマウント装置(10f)に於
いてカラー撮影カメラによりマーキングの色を認識し同
一動作速度のチップを選別しながらリードフレームにマ
ウントし同一動作速度単位で組み立てを行うことであ
る。本発明の目的は、ウェハ検査工程で各良品半導体チ
ップの電気特性データを測定/記録し、そのデータを基
に同一グレード毎に半導体チップを製品に組立、選別を
行い、これにより選別時間の効果的な短縮、歩留まり向
上を実現するものである。
【0007】
【発明が解決しようとする課題】一般に半導体装置の市
場に、特にメモリの製品市場では、同一半導体装置でも
その半導体装置の電気特性によるグレードにより需要も
価格も異なる。例えば、同じ4DMRAMでも動作速度
60[nsec]のものの方が、80[nsec]のも
のより高価で売買されており又需要も多い。動作速度に
関しては、60[nsec]以下、60[nsec]〜
80[nsec]、80[nsec]以上とするのが一
般的であるが、拡散を含めた半導体装置製造工程では、
作り込みレベルで動作速度を単一グレードに制御するこ
とは不可能であり、全てを組み立て後選別を行う。この
ため、需要の少ない80[nsec]以上の半導体装置
を組み立てることになり、製造コスト及び在庫コストが
かかる欠点がある。
場に、特にメモリの製品市場では、同一半導体装置でも
その半導体装置の電気特性によるグレードにより需要も
価格も異なる。例えば、同じ4DMRAMでも動作速度
60[nsec]のものの方が、80[nsec]のも
のより高価で売買されており又需要も多い。動作速度に
関しては、60[nsec]以下、60[nsec]〜
80[nsec]、80[nsec]以上とするのが一
般的であるが、拡散を含めた半導体装置製造工程では、
作り込みレベルで動作速度を単一グレードに制御するこ
とは不可能であり、全てを組み立て後選別を行う。この
ため、需要の少ない80[nsec]以上の半導体装置
を組み立てることになり、製造コスト及び在庫コストが
かかる欠点がある。
【0008】この問題を解決するために、前述した特開
平1−194331号には、ウェハテスト工程に於いて
取られている半導体チップの動作速度データをもとに、
良品半導体チップ上へグレード毎に異なる色でマーキン
グし、ダイボンディング工程に於いて各半導体チップ上
の色でグレード別分類を物理的に行い、同一グレード毎
に組み立て及び選別を行うことが提案されている。しか
し現状は、動作速度と同様に、作り込みレベルの制御項
目として、他にホールド特性があり、一般にこれは4k
リフレッシュ品、2kリフレッシュ品の2分類にグレー
ド分けされている。
平1−194331号には、ウェハテスト工程に於いて
取られている半導体チップの動作速度データをもとに、
良品半導体チップ上へグレード毎に異なる色でマーキン
グし、ダイボンディング工程に於いて各半導体チップ上
の色でグレード別分類を物理的に行い、同一グレード毎
に組み立て及び選別を行うことが提案されている。しか
し現状は、動作速度と同様に、作り込みレベルの制御項
目として、他にホールド特性があり、一般にこれは4k
リフレッシュ品、2kリフレッシュ品の2分類にグレー
ド分けされている。
【0009】したがって、動作速度とホールド特性とを
同時にグレード別分類すると6分類となり、マーキング
装置に最低6色のインクを登載し、かつダイボンディン
グ工程に於いても6色以上の認識能力が必要となる。し
かし、これは技術とコストの兼ね合いにより事実上不可
能である。また、次世代のメモリの16MDRAMの選
別時間は、4MDRAMと比較して1.7倍となるよう
に、半導体装置の選別時間は増加傾向にあり、これによ
る設備投資額の増加は製造コストの増加につながるた
め、選別時間の効果的短縮が必須である。
同時にグレード別分類すると6分類となり、マーキング
装置に最低6色のインクを登載し、かつダイボンディン
グ工程に於いても6色以上の認識能力が必要となる。し
かし、これは技術とコストの兼ね合いにより事実上不可
能である。また、次世代のメモリの16MDRAMの選
別時間は、4MDRAMと比較して1.7倍となるよう
に、半導体装置の選別時間は増加傾向にあり、これによ
る設備投資額の増加は製造コストの増加につながるた
め、選別時間の効果的短縮が必須である。
【0010】
【課題を解決するための手段】本発明は、ウェハテスト
工程、組立工程、選別工程を含む半導体集積回路の製造
方法において、ウェハ上の所定位置に形成された複数の
半導体集積回路を測定し、個々の該半導体集積回路の位
置データと電気特性とを対応して記憶装置に記憶し、前
記ウェハ上の前記半導体集積回路を個片に切断した後、
該記憶装置から読み出した個々の半導体集積回路に対応
する位置データと電気特性にもとづき、不良品でない同
一電気特性の半導体集積回路を2分類以上の部分集合に
分類し、該部分集合毎にパッケージに組み立て及び選別
を行う半導体集積回路の製造方法である。また本発明
は、ウェハ状態での半導体集積回路の電気特性測定が、
選別におけるパッケージに組み立てられた半導体集積回
路の電気特性測定の測定精度よりプラス側及びマイナス
側にシフトさせた範囲の値で測定し、ウェハテストにお
ける測定結果でグレード別分類されたデータにもとずい
て、部分集合毎にパッケージに組み立て及び選別を行う
ことを特徴とする半導体集積回路の製造方法である。
工程、組立工程、選別工程を含む半導体集積回路の製造
方法において、ウェハ上の所定位置に形成された複数の
半導体集積回路を測定し、個々の該半導体集積回路の位
置データと電気特性とを対応して記憶装置に記憶し、前
記ウェハ上の前記半導体集積回路を個片に切断した後、
該記憶装置から読み出した個々の半導体集積回路に対応
する位置データと電気特性にもとづき、不良品でない同
一電気特性の半導体集積回路を2分類以上の部分集合に
分類し、該部分集合毎にパッケージに組み立て及び選別
を行う半導体集積回路の製造方法である。また本発明
は、ウェハ状態での半導体集積回路の電気特性測定が、
選別におけるパッケージに組み立てられた半導体集積回
路の電気特性測定の測定精度よりプラス側及びマイナス
側にシフトさせた範囲の値で測定し、ウェハテストにお
ける測定結果でグレード別分類されたデータにもとずい
て、部分集合毎にパッケージに組み立て及び選別を行う
ことを特徴とする半導体集積回路の製造方法である。
【0011】また本発明は、ウェハテスト手段、組立手
段、選別手段を含む半導体集積回路の製造装置におい
て、ウェハ状態での半導体集積回路の電気特性測定シス
テム、個々の該半導体集積回路の位置データと電気特性
とを対応して記憶させるシステム、前記ウェハ上の前記
半導体集積回路を個片に切断するシステム、個片に切断
された半導体集積回路を部分集合毎にパッケージに組み
立て及び選別を行うシステムを有し、ウェハ状態での半
導体集積回路の電気特性測定システムと、パッケージに
組み立てられた半導体集積回路の電気特性測定システム
の間の測定精度の差を統計的処理にて求め、前記ウェハ
状態での半導体集積回路の電気特性測定システムの電気
特性を決定する際の境界値と、前記パッケージに組み立
てられた半導体集積回路測定システムの電気特性を決定
する際の境界値を、前記統計的処理の結果により異なる
値に設定することで、選別時間をより効果的に短縮する
半導体集積回路の製造装置である。
段、選別手段を含む半導体集積回路の製造装置におい
て、ウェハ状態での半導体集積回路の電気特性測定シス
テム、個々の該半導体集積回路の位置データと電気特性
とを対応して記憶させるシステム、前記ウェハ上の前記
半導体集積回路を個片に切断するシステム、個片に切断
された半導体集積回路を部分集合毎にパッケージに組み
立て及び選別を行うシステムを有し、ウェハ状態での半
導体集積回路の電気特性測定システムと、パッケージに
組み立てられた半導体集積回路の電気特性測定システム
の間の測定精度の差を統計的処理にて求め、前記ウェハ
状態での半導体集積回路の電気特性測定システムの電気
特性を決定する際の境界値と、前記パッケージに組み立
てられた半導体集積回路測定システムの電気特性を決定
する際の境界値を、前記統計的処理の結果により異なる
値に設定することで、選別時間をより効果的に短縮する
半導体集積回路の製造装置である。
【0012】
【作用】本発明では、ウェハテスト工程に於いて取られ
たグレード別分類のデータを、半導体チップを物理的に
分類する工程に送り、そのデータを基に同一グレード毎
に半導体装置を組み立てるために、マーキング工程省略
を可能とし、これにより、分類数の上限を理論的に無く
すことが可能となるものである。次に選別時間の短縮方
法の説明を行う。選別工程でのグレード判別について図
9、図10に示す。図9は、「製品がAグレードのみの
グレード判定」、「製品がBグレードのみのグレード判
定」、「製品がCグレードのみのグレード判定」、「製
品がAとBグレードの時のグレード判定」及び「製品が
BとCグレードの時のグレード判定」、並びに図10は
「製品がAとBとCグレードの時のグレード判定」の選
別工程である。
たグレード別分類のデータを、半導体チップを物理的に
分類する工程に送り、そのデータを基に同一グレード毎
に半導体装置を組み立てるために、マーキング工程省略
を可能とし、これにより、分類数の上限を理論的に無く
すことが可能となるものである。次に選別時間の短縮方
法の説明を行う。選別工程でのグレード判別について図
9、図10に示す。図9は、「製品がAグレードのみの
グレード判定」、「製品がBグレードのみのグレード判
定」、「製品がCグレードのみのグレード判定」、「製
品がAとBグレードの時のグレード判定」及び「製品が
BとCグレードの時のグレード判定」、並びに図10は
「製品がAとBとCグレードの時のグレード判定」の選
別工程である。
【0013】選別工程でのグレード判別の回数は、図
9、図10に示すように、ロットに含まれるグレード数
により、これはロット中のグレード数が多ければ、グレ
ード判定に要する時間も長くなることを意味する。従っ
て、ロット中のグレード数を減らすことで選別時間の短
縮が可能になる。
9、図10に示すように、ロットに含まれるグレード数
により、これはロット中のグレード数が多ければ、グレ
ード判定に要する時間も長くなることを意味する。従っ
て、ロット中のグレード数を減らすことで選別時間の短
縮が可能になる。
【0014】図8の(1)は任意の電気特性に対する製
品の分布を示し、及び図8の(2)はウェハテスト〜選
別工程間の測定相関分布を示すものである。ウェハテス
ト工程の測定精度は、半導体デバイス選別工程間の測定
精度より劣っている。このために、選別の測定値を真値
とするとき、真値が図8に点線で示す「m」以上でも、
ウェハテスト測定値が「m」未満と、又真値が「m」未
満でもウェハテスト測定値が「m」以上と誤りの判定を
してしまう。この「誤りの判定」の起こる確率の分布が
測定相関分布であり、測定相関分布は図8の(2)に示
すように、「m」を母平均とする正規分布となる。この
「誤りの判定」により、ウェハテスト工程に於いて半導
体チップのグレード別分類を行っても、選別工程に於い
て再度グレード分けを行わなければならない。
品の分布を示し、及び図8の(2)はウェハテスト〜選
別工程間の測定相関分布を示すものである。ウェハテス
ト工程の測定精度は、半導体デバイス選別工程間の測定
精度より劣っている。このために、選別の測定値を真値
とするとき、真値が図8に点線で示す「m」以上でも、
ウェハテスト測定値が「m」未満と、又真値が「m」未
満でもウェハテスト測定値が「m」以上と誤りの判定を
してしまう。この「誤りの判定」の起こる確率の分布が
測定相関分布であり、測定相関分布は図8の(2)に示
すように、「m」を母平均とする正規分布となる。この
「誤りの判定」により、ウェハテスト工程に於いて半導
体チップのグレード別分類を行っても、選別工程に於い
て再度グレード分けを行わなければならない。
【0015】ここで、ある電気特性に対する、半導体装
置の存在確率分布が図8の(1)の時、電気特性「X」
での前述の「誤りの判定」が起こる半導体装置の割合
は、Xでの(1)の値Yと、(2)の値Y´の積 Y×
Y´になる。ここで、(1)は正規分布なので、(1)
の分散値がσの時、|m−X|≧4σで、Y=0とみな
せ、Y×Y´=0となる。換言すると、m−4σ<X<
m+4σの範囲で、前述の「誤りの判定」が起こること
を意味する。
置の存在確率分布が図8の(1)の時、電気特性「X」
での前述の「誤りの判定」が起こる半導体装置の割合
は、Xでの(1)の値Yと、(2)の値Y´の積 Y×
Y´になる。ここで、(1)は正規分布なので、(1)
の分散値がσの時、|m−X|≧4σで、Y=0とみな
せ、Y×Y´=0となる。換言すると、m−4σ<X<
m+4σの範囲で、前述の「誤りの判定」が起こること
を意味する。
【0016】今、半導体装置のグレード分けが、Aグレ
ード<X1、X1≦Bグレード<X2、X2≦Cグレー
ド、ウェハテスト〜選別工程間測定相関分布の分散値が
σ1、(|X2−4σ1|−|X1+4σ1|)>0の
場合、ウェハテスト工程の分類スペックをX1及びX2
とする。すなわち、Aグレード<X1、X1≦Bグレー
ド<X2、X2≦Cグレードとする。この時、前記の
「誤りの判定」が起きる範囲はX1±4σ1の区間と、
X2±4σ1の区間になる。
ード<X1、X1≦Bグレード<X2、X2≦Cグレー
ド、ウェハテスト〜選別工程間測定相関分布の分散値が
σ1、(|X2−4σ1|−|X1+4σ1|)>0の
場合、ウェハテスト工程の分類スペックをX1及びX2
とする。すなわち、Aグレード<X1、X1≦Bグレー
ド<X2、X2≦Cグレードとする。この時、前記の
「誤りの判定」が起きる範囲はX1±4σ1の区間と、
X2±4σ1の区間になる。
【0017】従って、Aグレードと判定される半導体チ
ップを組み立てると、AかBグレードの半導体装置のど
ちらかになる。Bグレードと判定される半導体チップを
組み立てると、AかBかCグレードの半導体装置のどれ
かになる。Cグレードと判定される半導体チップを組み
立てると、BかCグレードのどちらかになる。ここで、
ウェハテストの分類スペックをX1+4σ1、X2−4
σ1に設定すると、すなわち、Aグレード<X1+4σ
1、X1+4σ1≦Bグレード<X2−4σ1、X2−
4σ1≦Cグレードとすると、前記「誤りの判定」の範
囲は、X1〜X1+8σ1の区間とX2−8σ1〜X2
の区間となり、全てBグレードの中に収まる。
ップを組み立てると、AかBグレードの半導体装置のど
ちらかになる。Bグレードと判定される半導体チップを
組み立てると、AかBかCグレードの半導体装置のどれ
かになる。Cグレードと判定される半導体チップを組み
立てると、BかCグレードのどちらかになる。ここで、
ウェハテストの分類スペックをX1+4σ1、X2−4
σ1に設定すると、すなわち、Aグレード<X1+4σ
1、X1+4σ1≦Bグレード<X2−4σ1、X2−
4σ1≦Cグレードとすると、前記「誤りの判定」の範
囲は、X1〜X1+8σ1の区間とX2−8σ1〜X2
の区間となり、全てBグレードの中に収まる。
【0018】従って、Aグレードと判定される半導体チ
ップを組み立てると、AかBグレードの半導体装置のど
ちらかになる。Bグレードと判定される半導体チップを
組み立てるとBグレードの半導体装置になる。Cグレー
ドと判定される半導体チップを組み立てると、BかCグ
レードのどちらかになる。従って、ウェハテストの分類
スペックをX1及びX2とした場合にウェハテストでB
グレードと判定される半導体チップにはA、B、Cの3
つの半導体装置が含まれていたのに対してウェハテスト
の分類スペックをX1+4σ1及び、X2−4σ1とす
ることによって、Bグレードと判定される半導体チップ
にはBの半導体装置しか含まれていないので選別時間が
短縮できる。このように、ウェハテストにおいて、グレ
ード別分類され同一グレード毎にまとめられた半導体チ
ップのロットは、選別工程において1グレード以上の半
導体製品に再分類される。しかし、スペックを測定相関
の4σ分シフトさせれば、ウェハテストでグレード別分
類したロット中のグレード数は変化し、選別時間を短縮
することができる。
ップを組み立てると、AかBグレードの半導体装置のど
ちらかになる。Bグレードと判定される半導体チップを
組み立てるとBグレードの半導体装置になる。Cグレー
ドと判定される半導体チップを組み立てると、BかCグ
レードのどちらかになる。従って、ウェハテストの分類
スペックをX1及びX2とした場合にウェハテストでB
グレードと判定される半導体チップにはA、B、Cの3
つの半導体装置が含まれていたのに対してウェハテスト
の分類スペックをX1+4σ1及び、X2−4σ1とす
ることによって、Bグレードと判定される半導体チップ
にはBの半導体装置しか含まれていないので選別時間が
短縮できる。このように、ウェハテストにおいて、グレ
ード別分類され同一グレード毎にまとめられた半導体チ
ップのロットは、選別工程において1グレード以上の半
導体製品に再分類される。しかし、スペックを測定相関
の4σ分シフトさせれば、ウェハテストでグレード別分
類したロット中のグレード数は変化し、選別時間を短縮
することができる。
【0019】ここで、通常、同一半導体装置のロットの
電気的特性による分布は、どのロットも同様の分布にな
り、従って幾つかのロットの選別結果からその半導体装
置の分布を求めることができる。また、測定相関も同じ
理由から、幾つかのロットのウェハテストと選別の測定
値を比較し求めることができる。半導体装置の分布と測
定相関から、ウェハテスト分類後の各ロットの半導体チ
ップの分布が求められ、又各々の選別時間も計算でき
る。以上より、ウェハテストのスペックを選別のスペッ
クに対しプラス側及びマイナス側に4σシフトさせ、ウ
ェハテスト分類後のグレード数を変えた全ての場合の選
別時間計算を実施、最も効率の良いウェハテストのスペ
ックを採用することで選別時間を短縮する。
電気的特性による分布は、どのロットも同様の分布にな
り、従って幾つかのロットの選別結果からその半導体装
置の分布を求めることができる。また、測定相関も同じ
理由から、幾つかのロットのウェハテストと選別の測定
値を比較し求めることができる。半導体装置の分布と測
定相関から、ウェハテスト分類後の各ロットの半導体チ
ップの分布が求められ、又各々の選別時間も計算でき
る。以上より、ウェハテストのスペックを選別のスペッ
クに対しプラス側及びマイナス側に4σシフトさせ、ウ
ェハテスト分類後のグレード数を変えた全ての場合の選
別時間計算を実施、最も効率の良いウェハテストのスペ
ックを採用することで選別時間を短縮する。
【0020】
【実施例】次に本発明について図面を参照して説明す
る。 [実施例1]本発明の第1の実施例を図1、図2、図
3、図4で説明する。図1は、それぞれ本発明の実施例
における各工程毎のウェハ状態を示す説明図であり、
図2及び図3は、本発明の実施例におけるウェハテスト
工程、組立工程、選別工程を示した工程説明図で、図2
と図3は続いているものである。また、図4のAは、図
2及び図3のディスクユニットによりディスクに書き込
まれるデータのフォーマット図であり、図4のBはウェ
ハ上に刻印されるウェハIDの例を示す図である。
る。 [実施例1]本発明の第1の実施例を図1、図2、図
3、図4で説明する。図1は、それぞれ本発明の実施例
における各工程毎のウェハ状態を示す説明図であり、
図2及び図3は、本発明の実施例におけるウェハテスト
工程、組立工程、選別工程を示した工程説明図で、図2
と図3は続いているものである。また、図4のAは、図
2及び図3のディスクユニットによりディスクに書き込
まれるデータのフォーマット図であり、図4のBはウェ
ハ上に刻印されるウェハIDの例を示す図である。
【0021】図1(a)に示すウェハ(W1)を、図2
に示すレーザマーキング装置(1b)にセットし、ウェ
ハ(W1)上にレーザによりウェハ固有の、数字と文字
及び記号で構成されたID表示(以後ウェハIDと記
す)を刻印する。ウェハ上に刻印されるウェハIDの例
を4図のBに示す。次に、図1(b)のウェハ(W2)
上のウェハID(1a)を、図2に示すプローバ(2
b)に取り付けられた画像処理機能及び文字認識機能を
有するウェハID認識装置(3b)により認識し、認識
したウェハID(1a)を、ディスクユニット(4b)
内のディスク(5b)に記録する。
に示すレーザマーキング装置(1b)にセットし、ウェ
ハ(W1)上にレーザによりウェハ固有の、数字と文字
及び記号で構成されたID表示(以後ウェハIDと記
す)を刻印する。ウェハ上に刻印されるウェハIDの例
を4図のBに示す。次に、図1(b)のウェハ(W2)
上のウェハID(1a)を、図2に示すプローバ(2
b)に取り付けられた画像処理機能及び文字認識機能を
有するウェハID認識装置(3b)により認識し、認識
したウェハID(1a)を、ディスクユニット(4b)
内のディスク(5b)に記録する。
【0022】その後、ウェハ(W2)上に形成されてい
る半導体チップ(2a)を、図2に示すプローバ(2
b)にGP−IBケーブル(6b)で接続されているテ
スタ(7b)で測定する。測定結果の電気特性データは
ディスクユニット(4b)内のディスク(5b)に記憶
する。ウェハ(W2)は複数の集合でロットを構成して
おり、ディスク(5b)はロットに1枚がマッチング
し、ディスク(5b)中には各ウェハIDをキーコード
としてロットの全ウェハ分の電気特性データが記録され
る。
る半導体チップ(2a)を、図2に示すプローバ(2
b)にGP−IBケーブル(6b)で接続されているテ
スタ(7b)で測定する。測定結果の電気特性データは
ディスクユニット(4b)内のディスク(5b)に記憶
する。ウェハ(W2)は複数の集合でロットを構成して
おり、ディスク(5b)はロットに1枚がマッチング
し、ディスク(5b)中には各ウェハIDをキーコード
としてロットの全ウェハ分の電気特性データが記録され
る。
【0023】以上で半導体製造工程でのウェハテスト工
程を終了し、検査済みの図1(c)のウェハ(W3)
は、測定結果を記録したディスク(5b)と一緒に梱包
されて、半導体製造工程での組立工程へ搬送される。上
記の説明においては、便宜上各1枚のウェハの処置につ
いて詳細を述べているが、実際には、複数のウェハ全て
についてこれを繰り返しロット単位で各工程での処理を
行う。
程を終了し、検査済みの図1(c)のウェハ(W3)
は、測定結果を記録したディスク(5b)と一緒に梱包
されて、半導体製造工程での組立工程へ搬送される。上
記の説明においては、便宜上各1枚のウェハの処置につ
いて詳細を述べているが、実際には、複数のウェハ全て
についてこれを繰り返しロット単位で各工程での処理を
行う。
【0024】組み立て工程では、まず測定された図1
(c)のウェハ(W3)を図2に示すウェハマウント装
置(8b)で、図1(d)のウェハリング(3a)のウ
ェハ貼付シート(4a)に貼り付ける。次に、図1
(d)に示すウェハ(W3)を貼り付けたウェハリング
(3a)を、図2に示すバーコードラベリング装置(9
b)にセットし、同時にバーコードラベリング装置(9
b)のディスクユニット(10b)にディスク(5b)
を移す。このバーコードラベリング装置(9b)では、
ウェハID認識装置(11b)によりウェハ(W3)上
のウェハID(1a)を認識し、ディスクユニット(1
0b)のディスク(5b)に記録されたウェハIDのデ
ータの中に、ウェハID(1a)が含まれることを確認
した後、ウェハID(1a)をバーコードに変換した図
1(e)のバーコードラベル(5a)を、ウェハ貼付シ
ート(4a)上に貼り付ける。
(c)のウェハ(W3)を図2に示すウェハマウント装
置(8b)で、図1(d)のウェハリング(3a)のウ
ェハ貼付シート(4a)に貼り付ける。次に、図1
(d)に示すウェハ(W3)を貼り付けたウェハリング
(3a)を、図2に示すバーコードラベリング装置(9
b)にセットし、同時にバーコードラベリング装置(9
b)のディスクユニット(10b)にディスク(5b)
を移す。このバーコードラベリング装置(9b)では、
ウェハID認識装置(11b)によりウェハ(W3)上
のウェハID(1a)を認識し、ディスクユニット(1
0b)のディスク(5b)に記録されたウェハIDのデ
ータの中に、ウェハID(1a)が含まれることを確認
した後、ウェハID(1a)をバーコードに変換した図
1(e)のバーコードラベル(5a)を、ウェハ貼付シ
ート(4a)上に貼り付ける。
【0025】次に、図3に示すダイシング装置(12
b)で、図1(e)のウェハ(W3)を、ウェハ(W
3)上の各半導体チップ間にあるスクライダ線(6a)
に沿って、各半導体チップ毎に切断する。次に、図3の
ソーティングマウント装置(1c)に、図1(f)の各
半導体チップ毎に切断されたウェハ(W4)を貼り付け
た状態のウェハリング(3a)をセットし、同時にソー
ティングマウント装置(1c)のディスクユニット(2
c)に、図2のディスク(5b)を移す。
b)で、図1(e)のウェハ(W3)を、ウェハ(W
3)上の各半導体チップ間にあるスクライダ線(6a)
に沿って、各半導体チップ毎に切断する。次に、図3の
ソーティングマウント装置(1c)に、図1(f)の各
半導体チップ毎に切断されたウェハ(W4)を貼り付け
た状態のウェハリング(3a)をセットし、同時にソー
ティングマウント装置(1c)のディスクユニット(2
c)に、図2のディスク(5b)を移す。
【0026】図3に示すソーティングマウント装置(1
c)では、バーコードリーダー(3c)が図1(f)の
ウェハ貼付シート(4a)上のバーコードラベル(5
a)から読み取ったウェハIDが、ディスク(5b)に
記録されたウェハIDデータの中に含まれることを確認
する。なお、この実施例では、ウエハテスト工程等での
測定結果の電気特性データをディスクに記憶する場合に
ついて示したが、記録情報伝達媒体はディスクに限るも
のではなく、どのような記録媒体でも用いることがで
き、また測定結果のデータを通信回線を用いて情報を伝
達し、記録することもできるものである。その後、ディ
スクに記録された電気特性データにより、ユーザより要
求のあったグレードの半導体チップを同一グレード毎
に、図示はしていないが、リードフレームに接着して行
く。この時、使用した半導体チップのデータはディスク
より削除する。また現段階では需要のない半導体チップ
は、そのまま図1(f)に示すウェハリング(3a)の
ウェハ貼付シート(4a)からピックアップせずに、デ
ィスク(5b)と共に保管する。
c)では、バーコードリーダー(3c)が図1(f)の
ウェハ貼付シート(4a)上のバーコードラベル(5
a)から読み取ったウェハIDが、ディスク(5b)に
記録されたウェハIDデータの中に含まれることを確認
する。なお、この実施例では、ウエハテスト工程等での
測定結果の電気特性データをディスクに記憶する場合に
ついて示したが、記録情報伝達媒体はディスクに限るも
のではなく、どのような記録媒体でも用いることがで
き、また測定結果のデータを通信回線を用いて情報を伝
達し、記録することもできるものである。その後、ディ
スクに記録された電気特性データにより、ユーザより要
求のあったグレードの半導体チップを同一グレード毎
に、図示はしていないが、リードフレームに接着して行
く。この時、使用した半導体チップのデータはディスク
より削除する。また現段階では需要のない半導体チップ
は、そのまま図1(f)に示すウェハリング(3a)の
ウェハ貼付シート(4a)からピックアップせずに、デ
ィスク(5b)と共に保管する。
【0027】次に、リードフレームに接着された半導体
チップは、図3のソーティングマウント装置(1c)以
後の組立工程にて、同一グレード毎に半導体装置(D
1)に組み立てられ、各グレード毎に分割して選別工程
へと送られる。選別工程では、図3に示すテスタ(4
c)にGP−IBケーブル(5c)でつながれたハンド
ラ(6c)上で、半導体装置(D1)を測定し最終的な
良否判定及び製品のグレード分けを行う。ここで、選別
工程における図3に示すテスタ(4c)と、図2に示す
ウェハテスト工程に於けるテスタ(7b)とは予め電気
特性の判別している複数の半導体装置によって測定相関
は調査及び調整済みであり、前記[作用]で述べた計算
方式にしたがって、テスタ(7b)のスペックをプラス
側又はマイナス側に「4σ」分シフトさせている。
チップは、図3のソーティングマウント装置(1c)以
後の組立工程にて、同一グレード毎に半導体装置(D
1)に組み立てられ、各グレード毎に分割して選別工程
へと送られる。選別工程では、図3に示すテスタ(4
c)にGP−IBケーブル(5c)でつながれたハンド
ラ(6c)上で、半導体装置(D1)を測定し最終的な
良否判定及び製品のグレード分けを行う。ここで、選別
工程における図3に示すテスタ(4c)と、図2に示す
ウェハテスト工程に於けるテスタ(7b)とは予め電気
特性の判別している複数の半導体装置によって測定相関
は調査及び調整済みであり、前記[作用]で述べた計算
方式にしたがって、テスタ(7b)のスペックをプラス
側又はマイナス側に「4σ」分シフトさせている。
【0028】すなわち、幾つかのロットの選別結果から
その半導体装置の分布を求めることができ、また、測定
相関も同じ理由から、幾つかのロットのウェハテストと
選別の測定値を比較し求めることができる。半導体装置
の分布と測定相関から、ウェハテスト分類後の各ロット
の半導体チップの分布が求められ、又各々の選別時間も
計算できる。そしてウェハテストのスペックを選別のス
ペックに対しプラス側及びマイナス側に4σシフトさ
せ、ウェハテスト分類後のグレード数を変えた全ての場
合の選別時間計算を実施、最も効率の良いウェハテスト
のスペックを採用することで選別時間を短縮することが
できるものである。また、図9、図10に示すように、
選別工程でのグレード判別の回数は、ロット中のグレー
ド数を減らすことで選別時間の短縮が可能になるもので
ある。
その半導体装置の分布を求めることができ、また、測定
相関も同じ理由から、幾つかのロットのウェハテストと
選別の測定値を比較し求めることができる。半導体装置
の分布と測定相関から、ウェハテスト分類後の各ロット
の半導体チップの分布が求められ、又各々の選別時間も
計算できる。そしてウェハテストのスペックを選別のス
ペックに対しプラス側及びマイナス側に4σシフトさ
せ、ウェハテスト分類後のグレード数を変えた全ての場
合の選別時間計算を実施、最も効率の良いウェハテスト
のスペックを採用することで選別時間を短縮することが
できるものである。また、図9、図10に示すように、
選別工程でのグレード判別の回数は、ロット中のグレー
ド数を減らすことで選別時間の短縮が可能になるもので
ある。
【0029】図4のAは、図2のディスクユニット(4
b)により、ディスク(5b)に書き込まれるデータの
フォーマット図である。図4のAに示すように、データ
はウェハIDデータ(1)、位置座標データ(2)とし
てX座標2x(X方向2x)及びY座標データ2y(Y
方向2y)、電気特性データ(3)から構成されてい
る。位置座標データ(2)及び電気特性データ(3)
は、図1のウェハ(W2)上に存在する良品の半導体チ
ップ分だけ繰り返し書き込まれる。
b)により、ディスク(5b)に書き込まれるデータの
フォーマット図である。図4のAに示すように、データ
はウェハIDデータ(1)、位置座標データ(2)とし
てX座標2x(X方向2x)及びY座標データ2y(Y
方向2y)、電気特性データ(3)から構成されてい
る。位置座標データ(2)及び電気特性データ(3)
は、図1のウェハ(W2)上に存在する良品の半導体チ
ップ分だけ繰り返し書き込まれる。
【0030】次に、上記ウェハテスト工程、組立工程、
選別工程の各工程での、図4のAのデータ利用形態及び
加工について述べる。ウェハテスト工程で受け入れられ
る図1に示すウェハ(W2)上のウェハID(1a)
を、図2に示すプローバ(2b)のウェハID認識装置
(3b)により認識し、認識したウェハID(1a)を
ディスクユニット(4b)でディスク(5b)のウェハ
IDデータ(1)に書き込む。図2に示すテスタ(7
b)でウェハ(W2)の測定を開始するとき、良品の半
導体チップであった場合は、プローバ(2b)から得ら
れた半導体チップの位置座標をディスク(5b)の位置
座標データ(2)に書き込み、テスタ(7b)から得ら
れた半導体チップの電気特性を、ディスク(5b)の電
気特性データ(3)に書き込む。
選別工程の各工程での、図4のAのデータ利用形態及び
加工について述べる。ウェハテスト工程で受け入れられ
る図1に示すウェハ(W2)上のウェハID(1a)
を、図2に示すプローバ(2b)のウェハID認識装置
(3b)により認識し、認識したウェハID(1a)を
ディスクユニット(4b)でディスク(5b)のウェハ
IDデータ(1)に書き込む。図2に示すテスタ(7
b)でウェハ(W2)の測定を開始するとき、良品の半
導体チップであった場合は、プローバ(2b)から得ら
れた半導体チップの位置座標をディスク(5b)の位置
座標データ(2)に書き込み、テスタ(7b)から得ら
れた半導体チップの電気特性を、ディスク(5b)の電
気特性データ(3)に書き込む。
【0031】以後、ウェハ1枚分の測定が終了するまで
は、良品の半導体チップであった場合、ディスク(5
b)内へのデータ書き込みを繰り返す。また、ウェハ1
枚分の測定が終了したならば、次のウェハに交換し、測
定を開始するときウェハIDをディスク(5b)のウェ
ハIDデータ(1)へ書き込み、以後は1ロット分のウ
ェハの測定が終了するまで上記を繰り返す。1ロット分
の測定が終了したならば、その測定が終了したロット
と、そのロットに対応するデータを書き込まれたディス
クを次工程に送る。
は、良品の半導体チップであった場合、ディスク(5
b)内へのデータ書き込みを繰り返す。また、ウェハ1
枚分の測定が終了したならば、次のウェハに交換し、測
定を開始するときウェハIDをディスク(5b)のウェ
ハIDデータ(1)へ書き込み、以後は1ロット分のウ
ェハの測定が終了するまで上記を繰り返す。1ロット分
の測定が終了したならば、その測定が終了したロット
と、そのロットに対応するデータを書き込まれたディス
クを次工程に送る。
【0032】図2に示すバーコードラベリング装置(9
b)では、ウェハのID認識装置(11b)によりウェ
ハ(W3)上のウェハID(1a)を認識し、ディスク
ユニットのディスク(5b)に記録されたウェハIDデ
ータ(1)の内ウェハID(2a)と一致するデータが
あることを確認した後、ウェハID(2a)をバーコー
ドに変換したバーコードラベル(5a)を、ウェハ貼付
シート(4a)上に貼り付ける。ウェハ貼付シート(4
a)にバーコードラベル(5a)を貼り付け終えたら、
次のウェハに交換し、以後1ロット分の作業が終了する
まで前記作業を繰り返す。1ロット分の作業が終了後、
そのロットとそのロットに対応するデータが書き込まれ
たディスクを次工程に送る。
b)では、ウェハのID認識装置(11b)によりウェ
ハ(W3)上のウェハID(1a)を認識し、ディスク
ユニットのディスク(5b)に記録されたウェハIDデ
ータ(1)の内ウェハID(2a)と一致するデータが
あることを確認した後、ウェハID(2a)をバーコー
ドに変換したバーコードラベル(5a)を、ウェハ貼付
シート(4a)上に貼り付ける。ウェハ貼付シート(4
a)にバーコードラベル(5a)を貼り付け終えたら、
次のウェハに交換し、以後1ロット分の作業が終了する
まで前記作業を繰り返す。1ロット分の作業が終了後、
そのロットとそのロットに対応するデータが書き込まれ
たディスクを次工程に送る。
【0033】図3に示すソーティングマウント装置(1
c)では、ディスク(5b)に記録されたウェハIDデ
ータ(1)の中で、バーコードリーダ(3c)がウェハ
貼付シート(4a)上のバーコードラベル(5a)から
交換したウェハIDと一致するウェハIDデータ(1)
を検索し、ディスク(5b)に記録されたそのウェハI
Dデータ(1)の後に続く位置座標データ(2)及び電
気特性データ(3)により、必要グレードの半導体チッ
プを同一グレード毎に、図示はしてないが、リードフレ
ームに接着する。
c)では、ディスク(5b)に記録されたウェハIDデ
ータ(1)の中で、バーコードリーダ(3c)がウェハ
貼付シート(4a)上のバーコードラベル(5a)から
交換したウェハIDと一致するウェハIDデータ(1)
を検索し、ディスク(5b)に記録されたそのウェハI
Dデータ(1)の後に続く位置座標データ(2)及び電
気特性データ(3)により、必要グレードの半導体チッ
プを同一グレード毎に、図示はしてないが、リードフレ
ームに接着する。
【0034】ウェハ1枚分の作業が終了したら次のウェ
ハをセットし、前記作業を繰り返す。1ロット分の作業
が終了したら、現段階で需要のない半導体チップを張り
付けられたままのロットを、それに対応するデータが書
き込まれたディスクと共に保管する。なお、図4のAの
電気特性データ(3)には、主として動作速度データ、
ホールド特性データ、品種データ等が書き込まれる。半
導体チップは、それら書き込まれた任意の電気特性デー
タの任意のグレードもしくは複数グレードの組み合わせ
によって各グレード毎に分けられる。例えば動作速度が
Aグレードでなおかつホールド特性がDグレードという
ように、図3のソーティングマウント装置(1c)でグ
レード毎に分け、同一グレード毎に半導体装置に組み立
てることも可能である。この実施例ではウェハ貼付シー
ト(4a)に貼付された半導体チップは半導体チップ毎
の位置座標データ(2)及び電気特性データ(3)が記
録されたディスク(5b)と共に保管されているので、
後から従来のグレードにはない特殊グレード規格(たと
えば動作速度70ns〜90ns等)の設定の必要が生
じた時も、ディスク(5b)内の電気特性データ(3)
を参照することにより、規格を満足する必要な半導体チ
ップだけを選択して組立てることができる。
ハをセットし、前記作業を繰り返す。1ロット分の作業
が終了したら、現段階で需要のない半導体チップを張り
付けられたままのロットを、それに対応するデータが書
き込まれたディスクと共に保管する。なお、図4のAの
電気特性データ(3)には、主として動作速度データ、
ホールド特性データ、品種データ等が書き込まれる。半
導体チップは、それら書き込まれた任意の電気特性デー
タの任意のグレードもしくは複数グレードの組み合わせ
によって各グレード毎に分けられる。例えば動作速度が
Aグレードでなおかつホールド特性がDグレードという
ように、図3のソーティングマウント装置(1c)でグ
レード毎に分け、同一グレード毎に半導体装置に組み立
てることも可能である。この実施例ではウェハ貼付シー
ト(4a)に貼付された半導体チップは半導体チップ毎
の位置座標データ(2)及び電気特性データ(3)が記
録されたディスク(5b)と共に保管されているので、
後から従来のグレードにはない特殊グレード規格(たと
えば動作速度70ns〜90ns等)の設定の必要が生
じた時も、ディスク(5b)内の電気特性データ(3)
を参照することにより、規格を満足する必要な半導体チ
ップだけを選択して組立てることができる。
【0035】[実施例2]次に、第2の実施例について
図5を用いて説明を行う。図5は、本発明の第2の実施
例で、特にチップリーティング以降の工程を示した説明
図である。図3のダイシング装置(12b)までの工
程、すなわち、図2及び図3に示すウェハテスト工程及
び組み立て工程は、上記第1の実施例と同様であり、そ
の説明を省略する。ダイシングを終了した図1(f)に
示すウェハ(W4)を、図5に示すチップソート装置
(1d)にセットし、また、チップソート装置(1d)
のディスクユニット(2d)にディスク(5b)を移
す。
図5を用いて説明を行う。図5は、本発明の第2の実施
例で、特にチップリーティング以降の工程を示した説明
図である。図3のダイシング装置(12b)までの工
程、すなわち、図2及び図3に示すウェハテスト工程及
び組み立て工程は、上記第1の実施例と同様であり、そ
の説明を省略する。ダイシングを終了した図1(f)に
示すウェハ(W4)を、図5に示すチップソート装置
(1d)にセットし、また、チップソート装置(1d)
のディスクユニット(2d)にディスク(5b)を移
す。
【0036】チップソート装置(1d)ではバーコード
リーダ(3d)が、図1(f)のウェハ貼付シート(4
a)上のバーコード(5a)から読み取ったウェハID
と、ディスク(5b)に記録されたウェハIDデータ
(1)が一致することを確認する。その後、ディスク
(5b)に記録された電気特性データ(3)に従い、ウ
ェハ(W6)上の半導体チップを、同一グレード毎に異
なるウェハリングのウェハ貼付シートに貼り付け直す。
リーダ(3d)が、図1(f)のウェハ貼付シート(4
a)上のバーコード(5a)から読み取ったウェハID
と、ディスク(5b)に記録されたウェハIDデータ
(1)が一致することを確認する。その後、ディスク
(5b)に記録された電気特性データ(3)に従い、ウ
ェハ(W6)上の半導体チップを、同一グレード毎に異
なるウェハリングのウェハ貼付シートに貼り付け直す。
【0037】次に,必要なグレードの半導体チップが貼
り付けたウェハ貼付シート(4d)のウェハリング(5
d)をマウント装置(6d)にセットする。マウント装
置(6d)では、半導体チップ(7d)をウェハリング
のウェハ貼付シート(5d)からピックアップし、図示
はしてないが、リードフレームに接着する。又、現段階
で需要のない半導体チップ(8d)は、各グレード毎に
それぞれ異なるウェハリング(9d)及び(10d)の
ウェハ貼付シート(11d)及び(12d)に貼り付け
直して保管する。
り付けたウェハ貼付シート(4d)のウェハリング(5
d)をマウント装置(6d)にセットする。マウント装
置(6d)では、半導体チップ(7d)をウェハリング
のウェハ貼付シート(5d)からピックアップし、図示
はしてないが、リードフレームに接着する。又、現段階
で需要のない半導体チップ(8d)は、各グレード毎に
それぞれ異なるウェハリング(9d)及び(10d)の
ウェハ貼付シート(11d)及び(12d)に貼り付け
直して保管する。
【0038】リードフレームに接着された半導体チップ
(7d)は、マウント装置(6d)以後の半導体装置組
立工程で半導体装置(D2)に組み立てられる。半導体
装置組立工程以後の工程は、第1の実施例と同様にな
る。また、ウェハテスト工程に於いて測定されたデータ
のディスク(5b)への記録方法及びスペックの設定方
法も第1の実施例と同様になる。この第2の実施例の利
点は、ウェハリングのウェハ貼付シートに半導体チップ
を同一グレード毎に貼り付け直すため、リードフレーム
に対する半導体チップの接着を従来のマウント装置で行
える点、また、需要のない半導体チップも、同一グレー
ド毎にウェハリングのウェハ貼付シートに貼り付け直し
保管するため、保管してある半導体チップのディスクに
よる管理を行う必要が無く点が挙げられる。
(7d)は、マウント装置(6d)以後の半導体装置組
立工程で半導体装置(D2)に組み立てられる。半導体
装置組立工程以後の工程は、第1の実施例と同様にな
る。また、ウェハテスト工程に於いて測定されたデータ
のディスク(5b)への記録方法及びスペックの設定方
法も第1の実施例と同様になる。この第2の実施例の利
点は、ウェハリングのウェハ貼付シートに半導体チップ
を同一グレード毎に貼り付け直すため、リードフレーム
に対する半導体チップの接着を従来のマウント装置で行
える点、また、需要のない半導体チップも、同一グレー
ド毎にウェハリングのウェハ貼付シートに貼り付け直し
保管するため、保管してある半導体チップのディスクに
よる管理を行う必要が無く点が挙げられる。
【0039】以上、各実施例で示したように、本発明
は、ウェハ検査工程においてウェハ上の各半導体チップ
の良否判定を行うと同時に良品の半導体チップに対して
電気特性データを測定してディスクに記録し、組立工程
では、良品の半導体チップを、ウェハ検査工程で記録さ
れたデータを基に、グレード別に分類され、組み立てを
行うもので、そしてディスクのデータと、ウェハの一致
を確認するため、ウェハ貼付シート上にウェハIDを変
換したバーコードを貼り付け、ディスクの中にはウェハ
IDを記録する。組み立てられた製品は、同一グレード
毎にロットにまとめられ、選別工程に送られるものであ
る。
は、ウェハ検査工程においてウェハ上の各半導体チップ
の良否判定を行うと同時に良品の半導体チップに対して
電気特性データを測定してディスクに記録し、組立工程
では、良品の半導体チップを、ウェハ検査工程で記録さ
れたデータを基に、グレード別に分類され、組み立てを
行うもので、そしてディスクのデータと、ウェハの一致
を確認するため、ウェハ貼付シート上にウェハIDを変
換したバーコードを貼り付け、ディスクの中にはウェハ
IDを記録する。組み立てられた製品は、同一グレード
毎にロットにまとめられ、選別工程に送られるものであ
る。
【0040】
【発明の効果】以上説明したように本発明によれば、ウ
ェハテスト工程でのデータを活用することにより、選別
工程に於けるテスト時間を短縮することを可能にする。
選別工程テスト時間の短縮は従来比で1割短縮可能であ
る。また、従来ホールド特性によるグレード分けについ
ては、同一の半導体チップを任意に4kリフレッシュ品
と2kリフレッシュ品とに製品別に分け、全て組み立て
た後に選別を行っていたため、4kリフレッシュ品とし
て組み立てられた半導体装置の中に含まれるホールド特
性の劣る製品(2kリフレッシュ製品レベル)は不良と
して廃棄されていた。そこでホールド特性データによる
分類をウェハテストに於いて行うことにより、従来4k
リフレッシュ品として組み立てられていた中の2kリフ
レッシュ品のホールド特性を有する製品を、2kリフレ
ッシュ品として組み立てることが可能となり、これによ
り選別時の歩留まりが5%向上する。さらに、需要の少
ないグレードの製品も最後まで完成させなくても良くな
り、製造コストと在庫コストを低減できる効果がある。
ェハテスト工程でのデータを活用することにより、選別
工程に於けるテスト時間を短縮することを可能にする。
選別工程テスト時間の短縮は従来比で1割短縮可能であ
る。また、従来ホールド特性によるグレード分けについ
ては、同一の半導体チップを任意に4kリフレッシュ品
と2kリフレッシュ品とに製品別に分け、全て組み立て
た後に選別を行っていたため、4kリフレッシュ品とし
て組み立てられた半導体装置の中に含まれるホールド特
性の劣る製品(2kリフレッシュ製品レベル)は不良と
して廃棄されていた。そこでホールド特性データによる
分類をウェハテストに於いて行うことにより、従来4k
リフレッシュ品として組み立てられていた中の2kリフ
レッシュ品のホールド特性を有する製品を、2kリフレ
ッシュ品として組み立てることが可能となり、これによ
り選別時の歩留まりが5%向上する。さらに、需要の少
ないグレードの製品も最後まで完成させなくても良くな
り、製造コストと在庫コストを低減できる効果がある。
【図1】 本発明の実施例における各工程毎のウェハ状
態を示す説明図。
態を示す説明図。
【図2】 本発明の一つの実施例におけるウェハテスト
工程、組立工程、選別工程を示した工程説明図。
工程、組立工程、選別工程を示した工程説明図。
【図3】 本発明の一つの実施例におけるウェハテスト
工程、組立工程、選別工程を示したもので図2に続く工
程説明図。
工程、組立工程、選別工程を示したもので図2に続く工
程説明図。
【図4】 ディスクに書き込まれるデータのフォーマッ
ト図及びウェハ上に刻印されるウェハIDの例を示す
図。
ト図及びウェハ上に刻印されるウェハIDの例を示す
図。
【図5】 本発明の第2の実施例を示した説明図。
【図6】 従来技術における各工程毎のウェハ状態を示
す説明図。
す説明図。
【図7】 従来技術の各工程毎の製造装置ブロック図。
【図8】 電気特性に対する製品の分布及び測定相関分
布を示す図。
布を示す図。
【図9】 ロット中の製品グレード判定フローの例を示
す図
す図
【図10】 ロット中の製品グレード判定フローの例を
示す図
示す図
1 ウェハIDデータ 2 位置座標データ 2x x方向 2y y方向 3 電気特性データ 1a ウェハID 2a 半導体チップ 3a ウェハリング 4a ウェハ貼付シート 5a バーコードラベル 6a スクライブ線 1b レーザマーキング装置 2b プローバ 3b ウェハID認識装置 4b ディスクユニット 5b ディスク 6b GP−IBケーブル 7b テスタ 8b ウェハマウント装置 9b バーコードラベリング装置 10b ディスクユニット 11b ウェハID認識装置 12b ダイシング装置 1c ソーティングマウント装置 2c ディスクユニット 3c バーコードリーダ 4c テスタ 5c GP−IBケーブル 1d チップソート装置 2d ディスクユニット 3d バーコードリーダ 4d、11d、12d ウェハ貼付シート 5d、9d、10d ウェハリング 6d マウント装置 7d、8d 半導体チップ 1e 半導体チップ 2e ウェハリング 3e ウェハ貼付シート 4e スクライブ線 1f ディスクユニット 2f プローバ 3f GP−IBケーブル 4f テスタ 5f ディスク 6f ディスクユニット 7f マーキング専用機 8f ウェハマウント装置 9f ダイシング装置 10f マウント装置 11f カメラ 12f 配線 13f 画像認識部 D1 半導体装置 D2 半導体装置 ml マーキング W1〜8 ウェハ
Claims (3)
- 【請求項1】 ウェハテスト工程、組立工程、選別工程
を含む半導体集積回路の製造方法において、ウェハ上の
所定位置に形成された複数の半導体集積回路を測定し、
個々の該半導体集積回路の位置データと電気特性とを対
応して記憶装置に記憶し、前記ウェハ上の前記半導体集
積回路を個片に切断した後、該記憶装置から読み出した
個々の半導体集積回路に対応する位置データと電気特性
にもとづき、不良品でない同一電気特性の半導体集積回
路を2分類以上の部分集合に分類し、該部分集合毎にパ
ッケージに組み立て及び選別を行う半導体集積回路の製
造方法。 - 【請求項2】 ウェハ状態での半導体集積回路の電気特
性測定が、選別におけるパッケージに組み立てられた半
導体集積回路の電気特性測定の測定精度よりプラス側及
びマイナス側にシフトさせた範囲の値で測定し、ウェハ
テストにおける測定結果でグレード別分類されたデータ
にもとずいて、部分集合毎にパッケージに組み立て及び
選別を行うことを特徴とする請求項1に記載の半導体集
積回路の製造方法。 - 【請求項3】 ウェハテスト手段、組立手段、選別手段
を含む半導体集積回路の製造装置において、ウェハ状態
での半導体集積回路の電気特性測定システム、個々の該
半導体集積回路の位置データと電気特性とを対応して記
憶させるシステム、前記ウェハ上の前記半導体集積回路
を個片に切断するシステム、個片に切断された半導体集
積回路を部分集合毎にパッケージに組み立て及び選別を
行うシステムを有し、ウェハ状態での半導体集積回路の
電気特性測定システムと、パッケージに組み立てられた
半導体集積回路の電気特性測定システムの間の測定精度
の差を統計的処理にて求め、前記ウェハ状態での半導体
集積回路の電気特性測定システムの電気特性を決定する
際の境界値と、前記パッケージに組み立てられた半導体
集積回路測定システムの電気特性を決定する際の境界値
を、前記統計的処理の結果により異なる値に設定するこ
とで、選別時間をより効果的に短縮する半導体集積回路
の製造装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6331112A JP2755195B2 (ja) | 1994-12-08 | 1994-12-08 | 半導体装置の製造方法及びその装置 |
US08/569,842 US5726074A (en) | 1994-12-08 | 1995-12-08 | Method and apparatus for manufacturing semiconductor device |
KR1019950049118A KR100230118B1 (ko) | 1994-12-08 | 1995-12-08 | 반도체 집적 회로 제조 방법 및 장치 |
GB9525185A GB2295923B (en) | 1994-12-08 | 1995-12-08 | Method and apparatus for manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6331112A JP2755195B2 (ja) | 1994-12-08 | 1994-12-08 | 半導体装置の製造方法及びその装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08162512A true JPH08162512A (ja) | 1996-06-21 |
JP2755195B2 JP2755195B2 (ja) | 1998-05-20 |
Family
ID=18239998
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6331112A Expired - Fee Related JP2755195B2 (ja) | 1994-12-08 | 1994-12-08 | 半導体装置の製造方法及びその装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5726074A (ja) |
JP (1) | JP2755195B2 (ja) |
KR (1) | KR100230118B1 (ja) |
GB (1) | GB2295923B (ja) |
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WO2013108367A1 (ja) * | 2012-01-17 | 2013-07-25 | パイオニア株式会社 | 電子部品実装装置および電子部品実装方法 |
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JP2755195B2 (ja) | 1998-05-20 |
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