WO2010067472A1 - 試験装置および試験方法 - Google Patents

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WO2010067472A1
WO2010067472A1 PCT/JP2009/002405 JP2009002405W WO2010067472A1 WO 2010067472 A1 WO2010067472 A1 WO 2010067472A1 JP 2009002405 W JP2009002405 W JP 2009002405W WO 2010067472 A1 WO2010067472 A1 WO 2010067472A1
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WO
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test
unit
device under
program
packet
Prior art date
Application number
PCT/JP2009/002405
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English (en)
French (fr)
Inventor
愼一 石川
徹 片桐
優 碁石
浩康 中山
勝 津藤
Original Assignee
株式会社アドバンテスト
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Publication date
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Priority to US13/118,470 priority patent/US8666691B2/en

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L43/00—Arrangements for monitoring or testing data switching networks
    • H04L43/50—Testing arrangements
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
    • G01R31/2834—Automated test systems [ATE]; using microprocessors or computers

Definitions

  • the present invention relates to a test apparatus and a test method.
  • This application is related to the following US applications and claims priority from the following US applications: For designated countries where incorporation by reference of documents is permitted, the contents described in the following application are incorporated into this application by reference and made a part of this application.
  • the quality of a device under test is determined by measuring a signal output from the device under test according to a test signal having a predetermined pattern.
  • determining the quality of a device under test or the like it is known to use a Shmoo diagram indicating a test determination result (pass or fail) on coordinates corresponding to a test parameter. Shmoo is described in Patent Document 1, for example.
  • the test apparatus determines pass / fail of the device under test based on whether or not the output signal of the device under test matches a predetermined expected value. As a result, the test apparatus can classify the device under test into two ranks of good or defective, but it is difficult to classify the device under test into three or more ranks.
  • a test apparatus for testing a device under test which stores a program in which an instruction to be executed branches according to a detected branch condition
  • a test apparatus comprising: a test unit that executes a program to test a device under test; a test result in the test unit; and a log memory that associates and stores an instruction path of the program executed to obtain the test result I
  • the test unit sequentially changes the characteristics of the test signal given to the device under test, and determines the quality of the device under test for each characteristic of the test signal.
  • the log memory provides a test apparatus that stores the test result in the test unit and the instruction path of the program in association with each other for each characteristic of the test signal.
  • a display unit for displaying the test result for each characteristic of the test signal stored in the log memory in a different manner for each instruction path of the program is further provided.
  • a test apparatus is provided.
  • the test unit sequentially changes one or more characteristics of the test signal applied to the device under test, and changes one or more characteristics of the test signal.
  • the display unit displays a test result corresponding to the change in one or more characteristics of the test signal in a coordinate system with each of the one or more characteristics of the test signal as an axis.
  • a test apparatus for plotting and displaying different modes for each instruction path of a program.
  • the test unit measures the state of the device under test, and executes the program using the measurement result in the measurement unit as a branching condition. And a test apparatus having a portion.
  • the sixth aspect of the present invention further includes a grade determination unit that determines the grade of the device under test based on an instruction path of a program corresponding to each test result in the test unit. Providing test equipment.
  • a test apparatus tests a plurality of devices under test generated from one wafer, and determines whether each device under test is good or bad.
  • a test apparatus for displaying in association with the position of a device under test above.
  • the test unit determines pass / fail for a plurality of locations of the device under test
  • the display unit includes the device under test that is the target of the pass / fail determination.
  • a test apparatus that displays test results in different manners for each portion.
  • FIG. 1 shows a configuration of a test apparatus 10 according to the present embodiment.
  • An operation flow when the test apparatus 10 tests the device under test 200 is shown.
  • An example of data stored in the log memory 108 by the test unit 100 is shown.
  • An example of Shmoo displaying instruction path information for each test signal timing and voltage level is shown.
  • An example of a program for testing the device under test 200 is shown.
  • 6 shows an outline of a packet sequence when the program shown in FIG. 5 is executed.
  • the display example of the grade determination result of the device under test 200 is shown.
  • An example of Shmoo of the device under test 200 determined as grade A is shown.
  • movement flow of the test apparatus 10 which concerns on other embodiment is shown.
  • An example of the configuration of the execution processing unit 11 is shown.
  • An example of the structure of the pattern generation part 12 is shown.
  • An example of the structure of the measurement part 14 is shown.
  • test equipment 11 execution processing unit, 12 pattern generation unit, 14 measurement unit, 20 packet list storage unit, 22 packet list processing unit, 24 packet instruction sequence storage unit, 26 packet data sequence storage unit, 28 lower sequencer, 32 data Processing unit, 34 transmission unit, 40 common data storage unit, 42 common data pointer, 44 individual data storage unit, 82 reception unit, 84 determination unit, 100 test unit, 102 main control unit, 104 main memory, 106 display unit, 108 Log memory, 110 grade determination unit, 112 test program storage unit, 114 program supply unit, 116 flow control unit, 200 device under test, 300 wafer
  • FIG. 1 shows a configuration of a test apparatus 10 according to the present embodiment.
  • the test apparatus 10 communicates with the device under test 200 and tests the device under test 200.
  • the test apparatus 10 may test the device under test 200 by transmitting / receiving a packet including data of a predetermined test pattern to / from the device under test 200.
  • the test apparatus 10 includes a test unit 100, a main control unit 102, a main memory 104, a display unit 106, a log memory 108, and a grade determination unit 110.
  • the test unit 100 stores a program in which an instruction to be executed branches according to the detected branch condition, and tests the device under test 200 by executing the program.
  • the program may be a procedure in which packet sequence information that specifies the order of packets transmitted to and received from the device under test 200 is described.
  • the procedure describes a packet list that is information indicating the order in which a plurality of different types of functions are executed, including control instructions for transmitting and receiving packets.
  • the test unit 100 reads data from the device under test 200 as a packet to be transmitted / received to / from the device under test 200, a write packet having a function of writing data to the device under test 200.
  • a plurality of types of packets such as a read packet having a function and a test packet having a function of inputting test data to the device under test 200 may be transmitted and received.
  • the test apparatus 10 may transmit a wait packet including information indicating an idle state in which the function is not executed to the device under test 200 while not transmitting the packet that executes the function.
  • the test unit 100 determines the type and packet of the packet to be transmitted / received to / from the device under test 200 according to the response result of the device under test 200 or the variable value set from the outside. Switch the order.
  • the test unit 100 includes an execution processing unit 11, a pattern generation unit 12, and a measurement unit 14.
  • the execution processing unit 11 executes a test program including one or more continuous procedures.
  • the pattern generation unit 12 transmits a test packet including data of a predetermined test pattern to the device under test 200.
  • the pattern generation unit 12 assembles a packet specified by a packet list described in a procedure executed by the execution processing unit 11 into a predetermined format, and transmits the packet to the device under test 200.
  • the measuring unit 14 measures the state of the device under test 200. Specifically, the measurement unit 14 receives a response signal transmitted from the device under test 200 in response to the test packet transmitted to the device under test 200. The measurement unit 14 determines the quality of the device under test 200 by comparing the response signal with a predetermined expected value. The measurement unit 14 may input the data value included in the packet received from the device under test 200 to the execution processing unit 11 as a variable value.
  • the execution processing unit 11 may execute the program using the measurement result in the measurement unit 14 as a branch condition. Specifically, the execution processing unit 11 uses the different functions in the procedure according to the comparison result between the response signal in the measurement unit 14 and the predetermined expected value, and thereby uses different types via the pattern generation unit 12. May be transmitted to the device under test 200. For example, if the execution processing unit 11 determines that the measurement result in the measurement unit 14 does not match the expected value (hereinafter referred to as “failure determination”), the execution processing unit 11 responds to the branch condition described in the procedure. The test packet may be retransmitted.
  • a test packet may be transmitted after transmitting a write packet including a variable value for changing the value of a register in the device under test 200.
  • the execution processing unit 11 may execute the program using the variable value included in the packet received from the device under test 200 acquired from the measurement unit 14 as a branch condition. For example, the execution processing unit 11 retransmits the test packet when the variable value acquired from the measurement unit 14 is 0, and transmits the write packet when the variable value acquired from the measurement unit 14 is 1. You can do it.
  • the log memory 108 stores the test result in the test unit 100 and the instruction path of the program executed to obtain the test result in association with each other.
  • the instruction path is information indicating the order of functions in a procedure executed in the test, for example.
  • the test unit 100 may store information corresponding to the function name executed in the test or the order of the executed functions in the log memory 108 as an instruction path under the control of the execution processing unit 11.
  • the execution processing unit 11 may store numerical information previously assigned for each instruction path in the log memory 108. For example, the execution processing unit 11 may associate the test result determined as fail with the numerical information “0” assigned to the instruction path that retransmits the test packet, and store the result in the log memory 108. Further, the execution processing unit 11 associates the test result of the path determination with the numerical information “1” assigned to the instruction path that has transmitted a packet of a different type from the test packet, and stores it in the log memory 108. It's okay.
  • the test unit 100 sequentially changes the characteristics of the test signal applied to the device under test 200, and determines pass / fail of the device under test 200 for each test signal characteristic.
  • the test unit 100 may sequentially change the voltage, transition timing, or frequency of the test signal.
  • the log memory 108 stores the test result in the test unit 100 and the instruction path of the program in association with each test signal characteristic.
  • the test unit 100 may store information in which the test result and the instruction path of the program are associated with each other in a plurality of different address areas of the log memory 108 for each characteristic of the test signal.
  • the display unit 106 displays the test result for each characteristic of the test signal stored in the log memory 108 in a different manner for each instruction path of the program. For example, the display unit 106 assigns the first characteristic of the test signal to the horizontal axis and assigns the second characteristic of the test signal to the vertical axis according to the instruction path executed by the procedure in each test. Display different colors or patterns. For example, the display unit 106 displays the case where the pass is determined in the first test and the case where the pass is determined in the second test after the fail is determined in the first test in different colors. Good. The display unit 106 may display the test signal characteristics and the test results in the respective characteristics in a different form for each instruction path of the program in a tabular format.
  • the test unit 100 may sequentially change one or more characteristics of the test signal applied to the device under test 200, and determine whether the device under test 200 is good or not every time one or more characteristics of the test signal are changed. For example, the test unit 100 sequentially changes the timing of the test signal and the voltage level of the test signal, and sets the response signal transmitted by the device under test 200 to a predetermined expected value for each combination of timing and voltage level. The quality may be determined by comparison.
  • the timing of the test signal may be, for example, the transition phase of the test signal with respect to a reference clock that ensures synchronization between the test unit 100 and the device under test 200.
  • the test unit 100 may sequentially change the frequency and voltage level of the test signal.
  • the test unit 100 sequentially switches the timing of the test signal in a state where the voltage level of the test signal is set to the first value.
  • the test unit 100 switches the voltage level of the test signal to the second value.
  • the test unit 100 sequentially switches the test signal timing in a state where the voltage level of the test signal is set to the second value.
  • the test unit 100 determines whether the device under test 200 is good or not at all combinations of preset voltage levels and all timings by performing tests at all preset voltage levels.
  • the test unit 100 may sequentially change the voltage level with the timing set to a predetermined value.
  • the display unit 106 plots test results according to changes in one or more characteristics of the test signal in a coordinate system around each of the one or more characteristics of the test signal in different modes for each instruction path of the program. And display.
  • the display unit 106 may display two-dimensional coordinates in which the test signal timing value is assigned to the horizontal axis and the voltage level value of the test signal is assigned to the vertical axis.
  • the display unit 106 may display three-dimensional coordinates in which the test signal timing, voltage level, and frequency are assigned to three axes. Further, the display unit 106 may display only coordinates having a time axis by sequentially changing only the timing of the test signal.
  • the display unit 106 reads out the command path of the program in the test performed under the conditions corresponding to each coordinate from the log memory 108. For example, when a pass determination is made in the first test under a condition in which the first timing and the first voltage level are combined, the display unit 106 displays the coordinates corresponding to the combination in the first display mode. (For example, green). In the condition where the first timing and the second voltage level are combined, when the pass determination is made in the second test after the fail determination in the first test, the display unit 106 satisfies the condition. Corresponding coordinates are displayed in a second display mode (for example, yellow). In the condition where the second timing and the second voltage level are combined, if a failure is determined in the second test, the display unit 106 displays the coordinates corresponding to the condition in the third display mode (for example, , Red).
  • the third display mode for example, , Red
  • FIG. 2 shows an operation flow when the test apparatus 10 tests the device under test 200.
  • the test unit 100 executes the operation shown in the operation flow based on the test program.
  • the timing of the test signal is represented as t (m) (m is an integer)
  • the voltage level of the test signal is represented as v (n) (n is an integer).
  • the test unit 100 may change the timing of the test signal at predetermined timing intervals in the order of t (0), t (1),..., T (m) ,.
  • the test unit 100 changes the voltage level of the test signal at predetermined voltage intervals in the order of v (0), v (1),..., V (n) ,. You can.
  • the test unit 100 first sets the timing of the test signal to t (0) (S101). Further, the test unit 100 sets the voltage level of the test signal to v (0) (S102). The test unit 100 transmits a test packet to the device under test 200 and executes the first test. When the determination result in the measurement unit 14 that has received the response signal from the device under test 200 is a failure (S104), the test unit 100 associates the command path from S101 to S104 with the test result in the log memory 108. Store (S105).
  • the test unit 100 executes the second test and the third test.
  • the test unit 100 stores the test result in each instruction path in the log memory 108.
  • the test unit 100 changes the voltage level of the test signal. Specifically, when the voltage level set in S102 is not the maximum value v (n max ) of the predetermined voltage level, the voltage level is changed to the next level (S115), and the tests from S103 to S112 are performed. Execute.
  • test unit 100 changes the timing of the test signal to t (2) (S116, S101).
  • the test unit 100 changes the voltage level from v (0) to v (n max ) at the timing, and executes the operations from S102 to S113.
  • the test unit 100 ends the test when the timing of the test signal coincides with the maximum value t (m max ) in S114.
  • FIG. 3 shows an example of data stored in the log memory 108 by the test unit 100.
  • the log memory 108 stores information corresponding to the instruction path of the test result for each combination of the test signal timing and the voltage level of the test signal.
  • the instruction path “0” indicates that the test result is recorded in the log memory 108 in S112 through the instruction path from S103 to S110 in FIG.
  • the instruction path “3” indicates that the test result is stored in the log memory 108 in S105 through S103 and S104 in FIG.
  • the test unit 100 when the voltage level of the test signal is low and the timing value of the test signal with respect to the reference clock is small, the probability of fail determination is high. As a result, the test unit 100 has a high probability of storing “0” in the log memory 108 as information indicating an instruction path under the test conditions. On the other hand, when the voltage level of the test signal is high and the timing value of the test signal is large, the probability of path determination is high. As a result, under the test conditions, the test unit 100 has a high probability of storing “3” in the log memory 108 as information indicating an instruction path.
  • FIG. 4 shows an example of Shmoo displaying instruction path information for each test signal timing and voltage level.
  • the horizontal axis indicates the timing of the test signal
  • the vertical axis indicates the voltage level of the test signal.
  • the number at each coordinate indicates the command path of the test result.
  • the coordinates where “0” is displayed indicate that a fail determination has been made in three tests after passing through the command path from S103 to S110 in FIG. 2 at the timing and voltage level corresponding to the coordinates.
  • the coordinates at which “1” is displayed indicate that a pass determination was made in the third test through the command pass from S103 to S110 in FIG. 2 at the timing and voltage level corresponding to the coordinate.
  • the coordinate at which “2” is displayed is determined as a pass in the second test through the command path from S103 to S107 in FIG. 2 at the timing and voltage level corresponding to the coordinate, and “3” is displayed.
  • the coordinates to be shown indicate that the pass determination was made in the first test at the timing and voltage level corresponding to the coordinates.
  • the test unit 100 may change the display mode such as color or pattern for each command path. For example, the coordinates corresponding to the instruction path “0” that was a fail determination in three tests may be displayed in red, and the coordinates corresponding to the instruction path “3” that was a path determination in the first test are green. May be displayed.
  • the test apparatus 10 may display the same for a plurality of instruction paths. For example, the areas corresponding to the instruction path 1 and the instruction path 2 may be displayed in the same display mode.
  • the test apparatus 10 stores the instruction path of the test program in the log memory 108 in association with the test condition, and then displays a display corresponding to the instruction path for each coordinate according to the test condition. To do. Therefore, the test apparatus 10 can generate Shmoo indicating a variety of states as compared with the conventional Shmoo classified as either the failure determination state or the pass determination state. Moreover, the test apparatus 10 can generate Shmoo based on data stored in the log memory 108 after the test is completed. Therefore, after the test of the device under test 200 is completed, the instruction path type displayed on the Shmoo can be flexibly switched according to the instruction path condition setting by the user.
  • the test unit 100 determines pass / fail for a plurality of locations of the device under test 200, and the display unit 106 displays test results in different modes for each location of the device under test 200 that has been subjected to pass / fail determination. It's okay.
  • the test unit 100 may determine pass / fail by executing tests based on different procedures for different pins of the device under test 200.
  • the test unit 100 may generate Shmoo for each pin of the device under test 200 and display them in parallel with different colors or patterns on the same screen.
  • the test unit 100 may switch the type of Shmoo to be displayed in response to input of information specifying a pin of the device under test 200.
  • FIG. 5 shows an example of a program for testing the device under test 200.
  • FIG. 6 shows an outline of a packet sequence when the program shown in FIG. 5 is executed. The leftmost number in FIG. 5 is the line number of the program.
  • the test unit 100 transmits a plurality of types of test packets (Test_A, Test_B, Test_C in this example) according to the branching conditions in the program.
  • the pattern generation unit 12 transmits a test packet including predetermined test patterns 0x1234... To the device under test 200 (line 3).
  • the measurement unit 14 receives a response signal transmitted by the device under test 200 according to the test pattern.
  • the measurement unit 14 compares the value of the received response signal with the expected value, and notifies the pattern generation unit 12 of the comparison result.
  • the comparison result is a path determination (line 4)
  • the execution processing unit 11 transmits a write packet (line 15).
  • the execution processing unit 11 stores information indicating the instruction path corresponding to the line 3 -line 4 -line 15 in the log memory 108 in association with the test result.
  • the execution processing unit 11 executes Test_B (line 6).
  • the execution processing unit 11 transmits a read packet after executing Test_B (line 7), and acquires a register value in the device under test 200.
  • the register value may be a value indicating a bit error rate in the device under test 200, or may be a value indicating whether the bit error rate is equal to or less than a predetermined threshold.
  • the execution processing unit 11 determines that the retest is unnecessary because the bit error rate in the device under test 200 is lower than the threshold, and the instruction that leads to the determination The path may be stored in the log memory 108 in association with the test result. If the register value is not 0x01, the execution processing unit 11 determines that a retest is necessary because the bit error rate in the device under test 200 is higher than the threshold, and stores a predetermined value in the register of the device under test 200. A write packet for writing a value may be transmitted (line 9).
  • the execution processing unit 11 executes Test_C and transmits a test packet including a predetermined test pattern 0x7654 to the device under test 200 (line 10).
  • the execution processing unit 11 acquires the test result of Test_C from the measurement unit 14 and stores the instruction path leading to the acquisition operation in the log memory 108 in association with the test result.
  • the test apparatus 10 determines the grade of the device under test 200 based on the test result of the device under test 200. Specifically, the grade determination unit 110 determines the grade of the device under test 200 based on the instruction path of the program corresponding to each test result in the test unit 100. The grade determination unit 110 determines the grade of the device under test 200 by comparing a grade determination reference value determined in advance for each of a plurality of characteristics of the test signal with an instruction path of a program corresponding to a test result in each characteristic. You can do it.
  • the grade determination unit 110 determines a first grade (for example, grade A) when a pass determination is made in the first test in a test at a predetermined timing and voltage level, and passes in the second test. If it is determined, the second grade (for example, grade B) may be determined.
  • the test apparatus 10 tests a plurality of devices under test 200 generated from one wafer, and displays the quality or grade of each device under test 200 in association with the position of the device under test 200 on the wafer. Good.
  • FIG. 7 shows a display example of the grade determination result of the device under test 200.
  • the display unit 106 may display a quadrilateral indicating the device under test 200 inside a circle indicating the wafer 300.
  • the alphabets (A, B, C, D) in the figure indicate the grade of each device under test 200.
  • the test apparatus 10 displays grades from A to D for each position of the device under test 200 on the wafer.
  • the grade “A” indicates a grade when the instruction path is “3” under the condition of the predetermined timing and voltage level of the test signal.
  • Grades “B”, “C”, and “D” are grades when the instruction paths are “2”, “1”, and “0”, respectively, under the predetermined timing and voltage level conditions of the test signal. Indicates.
  • FIG. 8 shows an example of Shmoo of the device under test 200 determined as grade A.
  • the test apparatus 10 may determine the grade of the device under test 200 based on the command path having the largest number in a predetermined area in Shmoo. For example, in FIG. 8, since the instruction path with the largest number is “3” in the coordinate area (thick frame portion) where the timing and voltage level are each in the vicinity of the intermediate value, the test apparatus 10 The grade of the test device 200 may be determined as “A”.
  • FIG. 9 shows an operation flow of the test apparatus 10 according to another embodiment.
  • the test apparatus 10 transmits a write packet for writing a different variable to the register of the device under test 200 (S203, S206, S209).
  • the register may be a register that stores a threshold voltage of a comparator built in the device under test 200 or a value for setting a sampling timing phase value.
  • the test apparatus 10 can display the optimum variable value corresponding to the test condition on the Shmoo by associating the timing and voltage level of the test signal with the instruction path for writing different variables in the log memory 108 in association with each other. .
  • the register may be a register indicating information related to a data error such as a threshold of the bit error rate measured in the device under test 200 or the number of packet retransmissions between the test unit 100 and the device under test 200. Good.
  • the test apparatus 10 can indicate the data error rate corresponding to the test condition to Shmoo by associating the timing and voltage level of the test signal with the command path for writing different variables in the log memory 108 in association with each other.
  • the test apparatus 10 may display Shmoo in a different manner depending on the combination of the instruction path and the variable value for each test condition. Further, the test apparatus 10 may determine the grade of the device under test 200 according to the combination of the instruction path and the variable value.
  • FIG. 10 shows an example of the configuration of the execution processing unit 11.
  • the execution processing unit 11 includes a test program storage unit 112, a program supply unit 114, and a flow control unit 116.
  • the test program storage unit 112 stores a test program.
  • the test program storage unit 112 may acquire a test program from the main memory 104.
  • the program supply unit 114 extracts a plurality of packet lists from the test program stored in the test program storage unit 112 and stores them in the packet list storage unit 20 in the pattern generation unit 12 and the measurement unit 14.
  • the program supply unit 114 generates a control program describing a control flow for sequentially executing a plurality of packet lists extracted from the test program, and supplies the control program to the flow control unit 116.
  • the flow control unit 116 designates the order of executing each of the plurality of packet lists to the pattern generation unit 12 and the measurement unit 14 according to the execution flow of the test program. Specifically, the flow control unit 116 executes the control program supplied from the program supply unit 114 and specifies the packet list to be executed next for the pattern generation unit 12 and the measurement unit 14. For example, the flow control unit 116 may transmit the address of the packet list to be executed next to the pattern generation unit 12 and the measurement unit 14.
  • the flow control unit 116 may cause the main control unit 102 to execute when the control program includes an arithmetic expression such as a conditional branch, an unconditional branch, or a subroutine call. Then, the flow control unit 116 may specify a packet list to be executed next based on the calculation result of the calculation formula by the main control unit 102. In this case, the flow control unit 116 may wait for specification of the next packet list until receiving the calculation result from the main control unit 102, and may select the packet list to be specified according to the calculation result.
  • an arithmetic expression such as a conditional branch, an unconditional branch, or a subroutine call.
  • the flow control unit 116 may specify a packet list to be executed next based on the calculation result of the calculation formula by the main control unit 102. In this case, the flow control unit 116 may wait for specification of the next packet list until receiving the calculation result from the main control unit 102, and may select the packet list to be specified according to the calculation result.
  • FIG. 11 shows an example of the configuration of the pattern generator 12.
  • the pattern generation unit 12 includes a packet list storage unit 20, a packet list processing unit 22, a packet command sequence storage unit 24, a packet data sequence storage unit 26, a lower sequencer 28, a data processing unit 32, and a transmission unit 34.
  • the packet list storage unit 20 stores a plurality of packet lists supplied from the program supply unit 114.
  • the packet list processing unit 22 executes a packet list based on an address received from the flow control unit 116 among a plurality of packet lists stored in the packet list storage unit 20, and communicates with the device under test 200. Specify each packet sequentially.
  • the packet list processing unit 22 uses the address of an instruction sequence for generating the packet in the packet instruction sequence storage unit 24 (for example, the start address of the instruction sequence) for a packet communicated with the device under test 200. ) Is specified. Further, as an example, the packet list processing unit 22 addresses the data string included in the packet in the packet data string storage unit 26 (for example, the head address of the data string) for the packet communicated with the device under test 200. Is specified.
  • the packet list processing unit 22 individually designates the address of the instruction sequence for generating a packet and the address of the data sequence included in the packet. In this case, when a common instruction sequence or data sequence is specified for two or more packets in the packet list, the packet list processing unit 22 sets the same instruction sequence for the two or more packets. An address or an address of the same data string may be designated.
  • the packet instruction sequence storage unit 24 stores an instruction sequence for generating each of a plurality of types of packets for each type of packet. For example, the packet instruction sequence storage unit 24 stores an instruction sequence for generating a write packet, an instruction sequence for generating a read packet, an instruction sequence for generating a wait packet, and the like.
  • the packet data string storage unit 26 stores a data string included in each of a plurality of types of packets for each type of packet.
  • the packet data string storage unit 26 may include a data string included in the write packet, a data string included in the read packet, a data string included in the wait packet, and the like.
  • the packet data string storage unit 26 includes a common data storage unit 40, a common data pointer 42, a first individual data storage unit 44-1, a second individual data storage unit 44-2, The individual data pointer 46-1 and the second individual data pointer 46-2 may be included.
  • the common data storage unit 40 stores common data common to each type of packet in a data string included in each of a plurality of types of packets.
  • the common data storage unit 40 stores, for each type of packet, a start code indicating the start of the packet, an end code indicating the end of the packet, a command code for identifying the type of the packet, and the like.
  • the common data pointer 42 acquires from the packet list processing unit 22 the head address of a block in which common data included in the packet specified by the packet list processing unit 22 is stored. Further, the common data pointer 42 acquires the offset position in the block from the lower sequencer 28. Then, the common data pointer 42 gives an address (for example, an address obtained by adding the offset position to the head address) determined based on the head address and the offset position to the common data storage unit 40, and the common data stored in the address is subjected to data processing. To the unit 32.
  • the first and second individual data storage units 44-1 and 44-2 store individual data to be changed for each packet in a data string included in each of a plurality of types of packets.
  • each of the first and second individual data storage units 44-1 and 44-2 transmits the entity data transmitted to the device under test 200 or the entity data received from the device under test 200 included in each packet. You may remember.
  • the first individual data storage unit 44-1 stores predetermined individual data regardless of the test program to be executed.
  • the second individual data storage unit 44-2 stores individual data that is changed for each test program to be executed.
  • the second individual data storage unit 44-2 receives transfer of individual data from the main memory 104 before or during the test as appropriate.
  • the first and second individual data pointers 46-1 and 46-2 receive from the packet list processing unit 22 the head address of the block in which the individual data included in the packet designated by the packet list processing unit 22 is stored. . Further, the first and second individual data pointers 46-1 and 46-2 obtain the offset position in the block from the lower sequencer 28. The first and second individual data pointers 46-1 and 46-2 specify addresses determined based on the head address and the offset position (for example, an address obtained by adding the offset position to the head address) as the first and second individual data pointers. The data is supplied to the storage units 44-1 and 44-2, and the individual data stored at the address is supplied to the data processing unit 32.
  • the lower sequencer 28 reads out the instruction sequence of the packet specified by the packet list processing unit 22, that is, the instruction sequence whose address is specified by the packet list processing unit 22 from the packet instruction sequence storage unit 24, and converts it into the read instruction sequence. Each included instruction is executed sequentially. Further, the lower sequencer 28 sequentially converts the packet data sequence designated by the packet list processing unit 22, that is, the data sequence designated by the packet list processing unit 22 into the packet data sequence storage unit according to the execution of the instruction sequence. 26, a test data string used for a test with the device under test 200 is generated.
  • the lower sequencer 28 sets an offset position indicating the position of data corresponding to the executed instruction in the block in which the data string included in the packet specified by the packet list processing unit 22 is stored.
  • the lower sequencer 28 may generate an initial value in the first instruction and generate a count value that is incremented every time the instruction to be executed transitions as an offset position.
  • the instruction sequence executed by the lower sequencer 28 preferably does not include a forward jump instruction, a branch instruction, or the like. As a result, the lower sequencer 28 can realize high-speed processing with a simple configuration.
  • the lower sequencer 28 gives the data processing unit 32 control data instructing to perform specified processing (calculation or data conversion) on the read individual data and common data every time the instruction is executed. As a result, the lower sequencer 28 can set the designated data portion in the packet designated by the packet list processing unit 22 to data obtained by performing the designated processing on the read data.
  • the lower sequencer 28 performs common data, individual data (predetermined individual data regardless of the test program to be executed or individual data changed for each test program to be executed), and
  • the data processing unit 32 designates which of the processed data is output to the data processing unit 32. That is, each time the instruction is executed, the lower sequencer 28 designates the common data storage unit 40, the first individual data storage unit 44-1, the second individual data storage unit 44-2, or the designation in the data processing unit 32.
  • the data processing unit 32 is designated to read out and output data from any of the registers storing the processed data.
  • the lower sequencer 28 can generate a data portion to be changed for each packet in the packet designated by the packet list processing unit 22 from the individual data read from the individual data storage unit 44. Further, the lower sequencer 28 can generate a data portion common to each packet type in the packet designated by the packet list processing unit 22 from the common data read from the common data storage unit 40. Further, the lower sequencer 28 can set the designated data portion in the packet designated by the packet list processing unit 22 to data obtained by performing the designated processing on the read data.
  • the lower sequencer 28 on the transmission side notifies the lower sequencer 28 on the reception side that a test data sequence of a packet designated in advance has been transmitted to the device under test 200.
  • the transmission-side lower sequencer 28 determines whether the data sequence received by the reception unit 82 by the determination unit 84 until the reception-side lower sequencer 28 receives a notification from the transmission-side lower sequencer 28. It can be prohibited.
  • the transmission-side lower sequencer 28 receives a notification from the reception-side lower sequencer 28 that a data sequence that matches the generated test data sequence has been received, and the test data sequence of a packet designated in advance. Is generated.
  • the lower sequencer 28 on the transmission side can transmit a predetermined packet to the device under test 200 after receiving a predetermined packet from the device under test 200.
  • the data processing unit 32 inputs data from the common data storage unit 40, the first individual data storage unit 44-1 and the second individual data storage unit 44-2, and applies the lower sequencer 28 to the input data.
  • the process specified by is output as each data of the test data string.
  • the data processing unit 32 may output the input data as it is as the data of the test data string depending on the content specified by the lower sequencer 28.
  • the transmission unit 34 transmits the test data sequence output from the data processing unit 32 to the device under test 200.
  • FIG. 12 shows the configuration of the measurement unit 14.
  • the measurement unit 14 has substantially the same configuration and function as the pattern generation unit 12 shown in FIG.
  • members having substantially the same configuration and function as the members included in the pattern generation unit 12 are denoted by the same reference numerals, and description thereof is omitted except for differences.
  • the measurement unit 14 includes a packet list storage unit 20, a packet list processing unit 22, a packet instruction sequence storage unit 24, a packet data sequence storage unit 26, a lower sequencer 28, a data processing unit 32, and a reception unit 82. And a determination unit 84.
  • the receiving unit 82 receives a packet data string from the device under test 200.
  • the data processing unit 32 in the measurement unit 14 inputs the data string received by the receiving unit 82 and outputs the input data string together with the generated test data string.
  • the lower sequencer 28 in the measurement unit 14 outputs a data string expected to be output from the device under test 200 as a test data string. Further, the lower sequencer 28 in the measurement unit 14 designates the strobe timing for capturing the data value of the signal output from the device under test 200 to the reception unit 82.
  • the determination unit 84 receives the test data sequence and the data sequence received by the receiving unit 82 from the data processing unit 32.
  • the determining unit 84 determines the quality of communication with the device under test 200 based on the result of comparing the data sequence received by the receiving unit 82 with the test data sequence.
  • the determination unit 84 includes a logical comparison unit that compares whether the data sequence received by the reception unit 82 matches the test data sequence, and a fail memory that stores the comparison result.
  • the lower sequencer 28 in the measurement unit 14 communicates with the lower sequencer 28 on the transmission side included in the pattern generation unit 12 shown in FIG.
  • the reception-side lower sequencer 28 included in the measurement unit 14 performs handshaking with the transmission-side lower sequencer 28 included in the pattern generation unit 12 and executes the instruction sequence in synchronization with the transmission-side lower sequencer 28. be able to.
  • the reception-side lower sequencer 28 notifies the transmission-side lower sequencer 28 that a data sequence that matches the test data sequence generated by the reception-side lower sequencer 28 has been received.
  • the low-order sequencer 28 on the transmission side receives a notification from the low-order sequencer 28 on the reception side that it has received a data sequence that matches the generated test data sequence, and generates a test data sequence for a packet designated in advance. can do.
  • the reception-side lower sequencer 28 determines that the determination unit 84 until receiving a notification from the transmission-side lower sequencer 28 that a test data string of a packet designated in advance has been transmitted to the device under test 200. The determination of pass / fail of the data string received by the receiving unit 82 is prohibited. Thereby, the lower sequencer 28 on the receiving side can determine whether or not a response according to the predetermined packet is output from the device under test 200 after transmitting the predetermined packet to the device under test 200.

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Abstract

　被試験デバイスを試験する試験装置であって、検出される分岐条件に応じて実行すべき命令が分岐するプログラムを格納し、プログラムを実行して被試験デバイスを試験する試験部と、試験部における試験結果、および、当該試験結果を得るのに実行されたプログラムの命令パスを対応付けて格納するログメモリとを備える試験装置を提供する。試験部は、被試験デバイスに与える試験信号の特性を順次変更し、試験信号の特性ごとに被試験デバイスの良否を判定し、ログメモリは、試験信号の特性ごとに、試験部における試験結果と、プログラムの命令パスとを対応付けて格納する。

Description

試験装置および試験方法
　本発明は、試験装置および試験方法に関する。本出願は、下記の米国出願に関連し、下記の米国出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
　出願番号　１２／３２９，６３５　　出願日　２００８年１２月８日
　半導体デバイス等の試験装置においては、所定のパターンを有する試験信号に応じて被試験デバイスが出力する信号を測定することにより、被試験デバイスの良否を判定する。被試験デバイスの良否の判定等においては、試験パラメータに対応する座標上に試験の判定結果（パスまたはフェイル）を示すＳｈｍｏｏ図を用いることが知られている。Ｓｈｍｏｏについては、例えば、特許文献１に記載されている。
特開２００６－００３２１６号公報
　ところが、試験装置は、被試験デバイスの出力信号が所定の期待値に一致しているか否かにより、被試験デバイスの良否を判定する。その結果、試験装置は、被試験デバイスを良品または不良品の２つのランクに分類することができるが、被試験デバイスを３以上のランクに分類することは困難であった。
　上記課題を解決するために、本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、検出される分岐条件に応じて実行すべき命令が分岐するプログラムを格納し、プログラムを実行して被試験デバイスを試験する試験部と、試験部における試験結果、および、当該試験結果を得るのに実行されたプログラムの命令パスを対応付けて格納するログメモリとを備える試験装置を提供する。
　上記課題を解決するために、本発明の第２の態様においては、試験部は、被試験デバイスに与える試験信号の特性を順次変更し、試験信号の特性ごとに被試験デバイスの良否を判定し、ログメモリは、試験信号の特性ごとに、試験部における試験結果と、プログラムの命令パスとを対応付けて格納する試験装置を提供する。
　上記課題を解決するために、本発明の第３の態様においては、ログメモリが格納した試験信号の特性ごとの試験結果を、プログラムの命令パスごとに態様を異ならせて表示する表示部を更に備える試験装置を提供する。
　上記課題を解決するために、本発明の第４の態様においては、試験部は、被試験デバイスに与える試験信号の１つ以上の特性を順次変更し、試験信号の１つ以上の特性を変更するごとに被試験デバイスの良否を判定し、表示部は、試験信号の１つ以上の特性のそれぞれを軸とする座標系に、試験信号の１つ以上の特性の変更に応じた試験結果を、プログラムの命令パスごとに態様を異ならせてプロットして表示する試験装置を提供する。
　上記課題を解決するために、本発明の第５の態様においては、試験部は、被試験デバイスの状態を測定する測定部と、測定部における測定結果を分岐条件として、プログラムを実行する実行処理部とを有する試験装置を提供する。
　上記課題を解決するために、本発明の第６の態様においては、試験部における各試験結果に対応するプログラムの命令パスに基づいて、当該被試験デバイスのグレードを判定するグレード判定部を更に備える試験装置を提供する。
　上記課題を解決するために、本発明の第７の態様においては、試験装置は、1つのウエハから生成された複数の被試験デバイスを試験し、それぞれの被試験デバイスの良否およびグレードを、ウエハ上の被試験デバイスの位置と対応付けて表示する試験装置を提供する。
　上記課題を解決するために、本発明の第８の態様においては、試験部は、被試験デバイスの複数の箇所について良否を判定し、表示部は、良否判定の対象となった被試験デバイスの箇所ごとに態様を異ならせて試験結果を表示する試験装置を提供する。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る試験装置１０の構成を示す。 試験装置１０が被試験デバイス２００を試験する場合の動作フローを示す。 試験部１００がログメモリ１０８に格納したデータの一例を示す。 試験信号のタイミングおよび電圧レベルごとに命令パス情報を表示したＳｈｍｏｏの一例を示す。 被試験デバイス２００を試験するプログラムの一例を示す。 図５に示すプログラムを実行した場合のパケットシーケンスの概要を示す。 被試験デバイス２００のグレード判定結果の表示例を示す。 グレードＡと判定された被試験デバイス２００のＳｈｍｏｏの一例を示す。 他の実施形態に係る試験装置１０の動作フローを示す。 実行処理部１１の構成の一例を示す。 パターン発生部１２の構成の一例を示す。 測定部１４の構成の一例を示す。
　１０　試験装置、１１　実行処理部、１２　パターン発生部、１４　測定部、２０　パケットリスト記憶部、２２　パケットリスト処理部、２４　パケット命令列記憶部、２６　パケットデータ列記憶部、２８　下位シーケンサ、３２　データ処理部、３４　送信部、４０　共通データ記憶部、４２　共通データポインタ、４４　個別データ記憶部、８２　受信部、８４　判定部、１００　試験部、１０２　メイン制御部、１０４　メインメモリ、１０６　表示部、１０８　ログメモリ、１１０　グレード判定部、１１２　試験プログラム記憶部、１１４　プログラム供給部、１１６　フロー制御部、２００　被試験デバイス、３００　ウエハ
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本実施形態に係る試験装置１０の構成を示す。試験装置１０は、被試験デバイス２００と通信して、被試験デバイス２００を試験する。試験装置１０は、所定の試験パターンのデータを含むパケットを被試験デバイス２００との間で送受信することにより、被試験デバイス２００を試験してよい。試験装置１０は、試験部１００、メイン制御部１０２、メインメモリ１０４、表示部１０６、ログメモリ１０８、およびグレード判定部１１０を備える。
　試験部１００は、検出される分岐条件に応じて実行すべき命令が分岐するプログラムを格納し、プログラムを実行して被試験デバイス２００を試験する。当該プログラムは、一例として、被試験デバイス２００との間で送受信するパケットの順序を指定するパケット列情報が記述されているプロシージャであってよい。プロシージャには、パケットを送受信する制御命令を含む、複数の異なる種別の関数を実行する順序を示す情報であるパケットリストが記述される。
　具体的には、試験部１００は、被試験デバイス２００との間で送受信するパケットとして、被試験デバイス２００に対してデータを書き込む機能を有するライト（Ｗｒｉｔｅ）パケット、被試験デバイス２００からデータを読み出す機能を有するリード（Ｒｅａｄ）パケット、および、被試験デバイス２００に試験用データを入力する機能を有するテスト（Ｔｅｓｔ）パケット等の複数の種類のパケットを送受信してよい。試験装置１０は、上記機能を実行するパケットを送信しない間は、被試験デバイス２００に対して機能を実行しないアイドル状態を示す情報を含むウェイト（Ｗａｉｔ）パケットを送信してよい。試験部１００は、プロシージャの記述内容に基づいて、被試験デバイス２００の応答結果、あるいは、外部から設定される変数値等に応じて、被試験デバイス２００との間で送受信するパケットの種別およびパケットの順序を切り替える。
　試験部１００は、実行処理部１１、パターン発生部１２、および測定部１４を有する。実行処理部１１は、１以上の連続したプロシージャを含む試験プログラムを実行する。パターン発生部１２は、実行処理部１１の制御を受けて、被試験デバイス２００に対して、所定の試験パターンのデータを含むテストパケットを送信する。具体的には、パターン発生部１２は、実行処理部１１が実行するプロシージャに記述されているパケットリストにより指定されるパケットを所定の形式に組み立てた上で、被試験デバイス２００に送信する。
　測定部１４は、被試験デバイス２００の状態を測定する。具体的には、測定部１４は、被試験デバイス２００に送信したテストパケットに応じて被試験デバイス２００が送信する応答信号を受信する。測定部１４は、応答信号を所定の期待値と比較することにより、被試験デバイス２００の良否を判定する。測定部１４は、被試験デバイス２００から受信したパケットに含まれるデータ値を、変数値として実行処理部１１に入力してよい。
　実行処理部１１は、測定部１４における測定結果を分岐条件として、プログラムを実行してよい。具体的には、実行処理部１１は、測定部１４における応答信号と所定の期待値との比較結果に応じて、プロシージャ内の異なる関数を用いることにより、パターン発生部１２を介して、異なる種別のパケットを被試験デバイス２００に送信してよい。例えば、実行処理部１１は、測定部１４における測定結果が期待値と一致していないと判定（以下、「フェイル判定」と称する）した場合には、プロシージャに記述されている分岐条件に応じて、テストパケットを再送してよい。あるいは、実行処理部１１は、測定部１４における測定結果が期待値と一致していると判定（以下、「パス判定」と称する）した場合に、プロシージャに記述されている分岐条件に応じて、被試験デバイス２００内のレジスタの値を変更する変数値を含むライトパケットを送信した上で、テストパケットを送信してもよい。
　実行処理部１１は、測定部１４から取得した被試験デバイス２００から受信したパケットに含まれる変数値を分岐条件として、プログラムを実行してもよい。例えば、実行処理部１１は、測定部１４から取得した変数値が０である場合にはテストパケットを再送し、かつ、測定部１４から取得した変数値が１である場合にはライトパケットを送信してよい。
　ログメモリ１０８は、試験部１００における試験結果、および、当該試験結果を得るのに実行されたプログラムの命令パスを対応付けて格納する。命令パスとは、例えば、当該試験において実行されたプロシージャ内の関数の順序を示す情報である。試験部１００は、実行処理部１１の制御により、試験において実行した関数名、または、実行した関数の順序等に対応する情報を、命令パスとしてログメモリ１０８に格納してよい。
　実行処理部１１は、あらかじめ命令パスごとに割り当てた数値情報をログメモリ１０８に格納してもよい。例えば、実行処理部１１は、フェイル判定された試験結果と、テストパケットを再送した命令パスに割り当てた数値情報「０」とを対応付けて、ログメモリ１０８に格納してよい。また、実行処理部１１は、パス判定された試験結果と、その後にテストパケットと異なる種別のパケットを送信した命令パスに割り当てた数値情報「１」とを対応付けて、ログメモリ１０８に格納してよい。
　試験部１００は、被試験デバイス２００に与える試験信号の特性を順次変更し、試験信号の特性ごとに被試験デバイス２００の良否を判定する。試験部１００は、試験信号の電圧、遷移タイミング、あるいは周波数を順次変更してよい。ログメモリ１０８は、試験信号の特性ごとに、試験部１００における試験結果と、プログラムの命令パスとを対応付けて格納する。試験部１００は、試験信号の特性ごとに、ログメモリ１０８の複数の異なるアドレス領域に当該試験結果とプログラムの命令パスとを対応付けた情報を格納してよい。
　表示部１０６は、ログメモリ１０８が格納した試験信号の特性ごとの試験結果を、プログラムの命令パスごとに態様を異ならせて表示する。例えば、表示部１０６は、試験信号の第１の特性を横軸に割り当て、試験信号の第２の特性を縦軸に割り当てた座標軸上に、それぞれの試験においてプロシージャが実行した命令のパスに応じて異なる色または模様を付して表示する。表示部１０６は、一例として、１回目の試験においてパス判定された場合と、１回目の試験においてフェイル判定になった後に２回目の試験においてパス判定された場合とを、異なる色で表示してよい。表示部１０６は、試験信号の特性と、それぞれの特性における試験結果とを対応づける表形式で、プログラムの命令パスごとに異なる態様で表示してもよい。
　試験部１００は、被試験デバイス２００に与える試験信号の１つ以上の特性を順次変更し、試験信号の１つ以上の特性を変更するごとに被試験デバイス２００の良否を判定してよい。例えば、試験部１００は、試験信号のタイミングと試験信号の電圧レベルとを順次変更して、それぞれのタイミングおよび電圧レベルの組み合わせごとに、被試験デバイス２００が送信する応答信号を所定の期待値と比較して、良否を判定してよい。試験信号のタイミングは、例えば、試験部１００と被試験デバイス２００との間で同期が確保された基準クロックに対する試験信号の遷移位相であってよい。試験部１００は、試験信号の周波数および電圧レベルを順次変更してもよい。
　試験部１００は、一例として、試験信号の電圧レベルを第１の値に設定した状態で、試験信号のタイミングを順次切り替える。試験部１００は、予め設定した全てのタイミングでの試験を実施すると、試験信号の電圧レベルを第２の値に切り替える。試験部１００は、試験信号の電圧レベルを第２の値に設定した状態で、試験信号のタイミングを順次切り替える。試験部１００は、予め設定した全ての電圧レベルで試験を実施することにより、予め設定した全ての電圧レベルおよび全てのタイミングの組み合わせにおいて、被試験デバイス２００の良否を判定する。試験部１００は、タイミングを所定の値に設定した状態で、電圧レベルを順次変更してもよい。
　表示部１０６は、試験信号の１以上の特性のそれぞれを軸とする座標系に、試験信号の１以上の特性の変更に応じた試験結果を、プログラムの命令パスごとに態様を異ならせてプロットして表示する。例えば、表示部１０６は、横軸に試験信号のタイミング値、縦軸に試験信号の電圧レベル値を割り当てた２次元座標を表示してよい。表示部１０６は、試験信号のタイミング、電圧レベル、および、周波数を３つの軸に割り当てた３次元座標を表示してもよい。また、表示部１０６は、試験信号のタイミングのみを順次変更して、時間軸を有する座標を表示してもよい。
　表示部１０６は、それぞれの座標に対応する条件で実施した試験におけるプログラムの命令パスをログメモリ１０８から読み出す。例えば、第１のタイミングと第１の電圧レベルとを組み合わせた条件において、１回目の試験でパス判定となった場合には、表示部１０６は、当該組み合わせに対応する座標を第１の表示態様（例えば、緑色）で表示する。第１のタイミングと第２の電圧レベルとを組み合わせた条件において、１回目の試験でフェイル判定になった後に２回目の試験でパス判定となった場合には、表示部１０６は、当該条件に対応する座標を第２の表示態様（例えば、黄色）で表示する。第２のタイミングと第２の電圧レベルとを組み合わせた条件において、２回目の試験でもフェイル判定となった場合には、表示部１０６は、当該条件に対応する座標を第３の表示態様（例えば、赤色）で表示する。
　図２は、試験装置１０が被試験デバイス２００を試験する場合の動作フローを示す。試験部１００は、試験プログラムに基づいて、動作フローに示す動作を実行する。同図において、試験信号のタイミングをｔ（ｍ）（ｍは整数）と表し、試験信号の電圧レベルをｖ（ｎ）（ｎは整数）と表す。試験部１００は、ｔ（０）、ｔ（１）、・・・、ｔ（ｍ）、・・・ｔ（ｍｍａｘ）の順に、所定のタイミング間隔で試験信号のタイミングを変化させてよい。また、試験部１００は、ｖ（０）、ｖ（１）、・・・、ｖ（ｎ）、・・・ｖ（ｎｍａｘ）の順に、所定の電圧間隔で試験信号の電圧レベルを変化させてよい。
　試験部１００は、まず、試験信号のタイミングをｔ（０）に設定する（Ｓ１０１）。また、試験部１００は、試験信号の電圧レベルをｖ（０）に設定する（Ｓ１０２）。試験部１００は、テストパケットを被試験デバイス２００に送信して、１回目の試験を実行する。被試験デバイス２００から応答信号を受信した測定部１４における判定結果がフェイルの場合には（Ｓ１０４）、試験部１００は、Ｓ１０１からＳ１０４までの命令パスと試験結果とを対応付けてログメモリ１０８に格納する（Ｓ１０５）。
　同様に、試験部１００は、２回目の試験および３回目の試験を実行する。試験部１００は、それぞれの命令パスにおける試験結果をログメモリ１０８に格納する。３回目の試験が終了すると（Ｓ１１２）、試験部１００は、試験信号の電圧レベルを変化させる。具体的には、Ｓ１０２で設定した電圧レベルが予め定めた電圧レベルの最大値ｖ（ｎｍａｘ）でない場合には、次の段階の電圧レベルに変化させて（Ｓ１１５）、Ｓ１０３からＳ１１２の試験を実行する。
　Ｓ１１３において、Ｓ１０２で設定した電圧レベルが予め定めた電圧レベルの最大値に一致する場合には、試験部１００は、試験信号のタイミングをｔ（２）に変化させる（Ｓ１１６、Ｓ１０１）。試験部１００は、当該タイミングにおいて、電圧レベルをｖ（０）からｖ（ｎｍａｘ）まで変化させて、Ｓ１０２からＳ１１３の動作を実行する。試験部１００は、Ｓ１１４において、試験信号のタイミングが最大値ｔ（ｍｍａｘ）に一致すると、試験を終了する。
　図３は、試験部１００がログメモリ１０８に格納するデータの一例を示す。ログメモリ１０８は、試験信号の試験信号のタイミングおよび電圧レベルのそれぞれの組み合わせに対して、試験結果の命令パスに対応する情報を格納する。例えば、命令パス「０」は、図２においてＳ１０３からＳ１１０の命令パスを経てＳ１１２においてログメモリ１０８に試験結果が記録されたことを示す。命令パス「３」は、図２においてＳ１０３およびＳ１０４を経て、Ｓ１０５においてログメモリ１０８に試験結果が格納されたことを示す。
　本実施形態においては、試験信号の電圧レベルが低く、かつ、試験信号の基準クロックに対するタイミング値が小さい場合には、フェイル判定される確率が高い。その結果、当該試験条件において、試験部１００は、命令パスを示す情報として「０」をログメモリ１０８に格納する確率が高い。これに対して、試験信号の電圧レベルが高く、かつ、試験信号のタイミング値が大きい場合には、パス判定される確率が高い。その結果、当該試験条件において、試験部１００は、命令パスを示す情報として「３」をログメモリ１０８に格納する確率が高い。
　図４は、試験信号のタイミングおよび電圧レベルごとに命令パス情報を表示したＳｈｍｏｏの一例を示す。当該Ｓｈｍｏｏにおいて、横軸は試験信号のタイミング、縦軸は試験信号の電圧レベルを示す。それぞれの座標における数字は、試験結果の命令パスを示す。
　例えば、「０」が表示される座標は、当該座標に対応するタイミングおよび電圧レベルにおいて、図２におけるＳ１０３からＳ１１０の命令パスを経た上で、３回の試験においてフェイル判定されたことを示す。「１」が表示される座標は、当該座標に対応するタイミングおよび電圧レベルにおいて、図２におけるＳ１０３からＳ１１０の命令パスを経て、３回目の試験においてパス判定されたことを示す。同様に、「２」が表示される座標は、当該座標に対応するタイミングおよび電圧レベルにおいて、図２におけるＳ１０３からＳ１０７の命令パスを経て、２回目の試験においてパス判定され、「３」が表示される座標は、当該座標に対応するタイミングおよび電圧レベルにおいて、１回目の試験においてパス判定されたことを示す。
　試験部１００は、命令パスごとに色または模様などの表示態様を変化させてよい。例えば、３回の試験においてフェイル判定であった命令パス「０」に対応する座標を赤色で表示してよく、１回目の試験においてパス判定であった命令パス「３」に対応する座標を緑色で表示してよい。試験装置１０は、複数の命令パスに対して、同一の表示をしてもよい。例えば、命令パス１および命令パス２に対応する領域を同一の表示態様で表示してもよい。
　このように、本実施形態に係る試験装置１０は、試験条件に対応付けて試験プログラムの命令パスをログメモリ１０８に格納した上で、試験条件に応じた座標ごとに命令パスに対応する表示をする。従って、試験装置１０は、フェイル判定またはパス判定のいずれかの状態に分類された従来のＳｈｍｏｏに比べて、多種類の状態を示すＳｈｍｏｏを生成することができる。また、試験装置１０は、試験が終了した後にログメモリ１０８に格納されたデータに基づいてＳｈｍｏｏを生成できる。従って、被試験デバイス２００の試験終了後に、ユーザによる命令パス条件の設定に従って、Ｓｈｍｏｏに表示する命令パスの種別を柔軟に切り替えることができる。
　試験部１００は、被試験デバイス２００の複数の箇所について良否を判定し、表示部１０６は、良否判定の対象となった被試験デバイス２００の箇所ごとに更に態様を異ならせて試験結果を表示してよい。例えば、試験部１００は、被試験デバイス２００の異なるピンに対して異なるプロシージャに基づく試験を実行して良否を判定してよい。試験部１００は、被試験デバイス２００のピンごとにＳｈｍｏｏを生成した上で、同一画面上に異なる色または模様を付して並列表示してよい。試験部１００は、被試験デバイス２００のピンを指定する情報の入力を受けて、表示するＳｈｍｏｏの種別を切り替えてもよい。
　図５は、被試験デバイス２００を試験するプログラムの一例を示す。図６は、図５に示すプログラムを実行した場合のパケットシーケンスの概要を示す。図５における左端の数字は、プログラムのライン番号である。試験部１００は、当該プログラム内の分岐条件に応じて、複数の種類のテストパケット（本例においては、Ｔｅｓｔ＿Ａ、Ｔｅｓｔ＿Ｂ、Ｔｅｓｔ＿Ｃ）の送信を実行する。
　具体的には、実行処理部１１が最初にＴｅｓｔ＿Ａを実行することにより、パターン発生部１２は、所定の試験パターン０ｘ１２３４・・・を含むテストパケットを被試験デバイス２００に送信する（ライン３）。測定部１４は、当該試験パターンに応じて被試験デバイス２００が送信する応答信号を受信する。測定部１４は、受信した応答信号の値を期待値と比較して、比較結果をパターン発生部１２に通知する。実行処理部１１は、比較結果がパス判定である場合には（ライン４）、ライトパケットを送信する（ライン１５）。実行処理部１１は、ライン３－ライン４－ライン１５に対応する命令パスを示す情報を試験結果に対応付けてログメモリ１０８に格納する。
　実行処理部１１は、比較結果がフェイル判定である場合には（ライン４）、Ｔｅｓｔ＿Ｂを実行する（ライン６）。実行処理部１１は、Ｔｅｓｔ＿Ｂの実行後にリードパケットを送信して（ライン７）、被試験デバイス２００内のレジスタ値を取得する。例えば、当該レジスタ値は、被試験デバイス２００におけるビット誤り率を示す値であってよく、ビット誤り率が所定の閾値以下であるか否かを示す値であってもよい。
　実行処理部１１は、当該レジスタ値が０ｘ０１である場合には、一例として、被試験デバイス２００におけるビット誤り率が閾値よりも低いので再試験は不要であると判断して、当該判断に至る命令パスを試験結果に対応付けてログメモリ１０８に格納してよい。実行処理部１１は、当該レジスタ値が０ｘ０１でない場合には、被試験デバイス２００におけるビット誤り率が閾値よりも高いので再試験が必要であると判断して、被試験デバイス２００のレジスタに所定の値を書き込むライトパケットを送信してよい（ライン９）。
　続いて、実行処理部１１は、Ｔｅｓｔ＿Ｃを実行して、所定の試験パターン０ｘ７６５４・・・を含むテストパケットを被試験デバイス２００に送信する（ライン１０）。実行処理部１１は、Ｔｅｓｔ＿Ｃの試験結果を測定部１４から取得した上で、当該取得動作に至る命令パスを試験結果に対応付けてログメモリ１０８に格納する。
　試験装置１０は、被試験デバイス２００の試験結果に基づいて、被試験デバイス２００のグレードを判定する。具体的には、グレード判定部１１０は、試験部１００における各試験結果に対応するプログラムの命令パスに基づいて、当該被試験デバイス２００のグレードを判定する。グレード判定部１１０は、試験信号の複数の特性ごとに予め定めたグレード判定基準値と、それぞれの特性における試験結果に対応するプログラムの命令パスとを比較して、被試験デバイス２００のグレードを判定してよい。
　例えば、グレード判定部１１０は、所定のタイミングおよび電圧レベルにおける試験において、１回目の試験でパス判定となった場合に第１のグレード（例えば、グレードＡ）と判定し、２回目の試験でパス判定となった場合には第２のグレード（例えば、グレードＢ）と判定してよい。試験装置１０は、1つのウエハから生成された複数の被試験デバイス２００を試験し、それぞれの被試験デバイス２００の良否またはグレードを、ウエハ上の被試験デバイス２００の位置と対応付けて表示してよい。
　図７は、被試験デバイス２００のグレード判定結果の表示例を示す。表示部１０６は、一例として、ウエハ３００を示す円の内側に、被試験デバイス２００を示す四辺形を表示してよい。同図におけるアルファベット（Ａ、Ｂ、Ｃ、Ｄ）は、それぞれの被試験デバイス２００のグレードを示す。
　図７においては、試験装置１０は、ウエハ上の被試験デバイス２００の位置ごとに、ＡからＤまでのグレードを表示している。グレード「Ａ」は、一例として、試験信号の所定のタイミングおよび電圧レベルの条件において、命令パスが「３」であった場合のグレードを示す。グレード「Ｂ」、「Ｃ」、および「Ｄ」は、試験信号の所定のタイミングおよび電圧レベルの条件において、命令パスがそれぞれ「２」、「１」、および「０」であった場合のグレードを示す。
　図８は、グレードＡと判定された被試験デバイス２００のＳｈｍｏｏの一例を示す。試験装置１０は、Ｓｈｍｏｏにおける所定の領域内で最も数が多い命令パスに基づいて、被試験デバイス２００のグレードを判定してよい。例えば、図８においては、タイミングおよび電圧レベルのそれぞれが中間値近傍になる座標領域（太枠部分）において最も数が多い命令パスが「３」となっているので、試験装置１０は、当該被試験デバイス２００のグレードを「Ａ」と判定してよい。
　図９は、他の実施形態に係る試験装置１０の動作フローを示す。同図において、試験装置１０は、テストパケットを送信するごとに、被試験デバイス２００のレジスタに異なる変数を書き込むライトパケットを送信する（Ｓ２０３、Ｓ２０６、Ｓ２０９）。例えば、当該レジスタは、被試験デバイス２００が内蔵するコンパレータの閾値電圧、あるいは、サンプリングタイミング位相値を設定する値を格納するレジスタであってよい。試験装置１０は、試験信号のタイミングおよび電圧レベルと、異なる変数を書き込む命令パスとを対応付けてログメモリ１０８に格納することにより、試験条件に応じた最適な変数値をＳｈｍｏｏに表示ことができる。
　当該レジスタは、被試験デバイス２００において測定したビット誤り率の閾値、あるいは、試験部１００と被試験デバイス２００との間におけるパケットの再送回数等のデータ誤りに関連する情報を示すレジスタであってもよい。試験装置１０は、試験信号のタイミングおよび電圧レベルと、異なる変数を書き込む命令パスとを対応付けてログメモリ１０８に格納することにより、試験条件に応じたデータ誤り率をＳｈｍｏｏに示すことができる。
　試験装置１０は、試験条件ごとに、命令パスと変数値との組み合わせに応じて異なる態様でＳｈｍｏｏを表示してもよい。また、試験装置１０は、命令パスと変数値との組み合わせに応じて、被試験デバイス２００のグレードを判定してもよい。
　図１０は、実行処理部１１の構成の一例を示す。実行処理部１１は、試験プログラム記憶部１１２、プログラム供給部１１４、およびフロー制御部１１６を有する。
　試験プログラム記憶部１１２は、試験プログラムを記憶する。試験プログラム記憶部１１２は、メインメモリ１０４から試験プログラムを取得してもよい。プログラム供給部１１４は、試験プログラム記憶部１１２に記憶された試験プログラムから複数のパケットリストを抽出して、パターン発生部１２および測定部１４内のパケットリスト記憶部２０に格納する。また、プログラム供給部１１４は、試験プログラムから抽出した複数のパケットリストを順次に実行させる制御フローを記述した制御プログラムを生成して、フロー制御部１１６に供給する。
　フロー制御部１１６は、試験プログラムの実行フローに応じて、パターン発生部１２および測定部１４に対して、複数のパケットリストのそれぞれを実行する順序を指定する。具体的には、フロー制御部１１６は、プログラム供給部１１４から供給された制御プログラムを実行して、パターン発生部１２および測定部１４に対して、次に実行すべきパケットリストを特定する。フロー制御部１１６は、一例として、次に実行すべきパケットリストのアドレスをパターン発生部１２および測定部１４へ送信してよい。
　フロー制御部１１６は、制御プログラムに、条件分岐、無条件分岐またはサブルーチン呼び出し等の演算式が含まれる場合、メイン制御部１０２に実行させてもよい。そして、フロー制御部１１６は、メイン制御部１０２による演算式の演算結果に基づき、次に実行すべきパケットリストを特定してよい。この場合において、フロー制御部１１６は、メイン制御部１０２による演算結果を受け取るまで次のパケットリストの特定を待機して、演算結果に応じて特定するパケットリストを選択してもよい。
　図１１は、パターン発生部１２の構成の一例を示す。パターン発生部１２は、パケットリスト記憶部２０、パケットリスト処理部２２、パケット命令列記憶部２４、パケットデータ列記憶部２６、下位シーケンサ２８、データ処理部３２、および、送信部３４を有する。
　パケットリスト記憶部２０は、プログラム供給部１１４から供給された複数のパケットリストを記憶する。パケットリスト処理部２２は、パケットリスト記憶部２０に記憶された複数のパケットリストのうちフロー制御部１１６から受信したアドレスに基づいてパケットリストを実行して、被試験デバイス２００との間で通信する各パケットを順次指定する。
　パケットリスト処理部２２は、一例として、被試験デバイス２００との間で通信するパケットについて、パケット命令列記憶部２４内における当該パケットを発生するための命令列のアドレス（例えば当該命令列の先頭アドレス）を指定する。更に、パケットリスト処理部２２は、一例として、被試験デバイス２００との間で通信するパケットについて、パケットデータ列記憶部２６内における当該パケットに含まれるデータ列のアドレス（例えばデータ列の先頭アドレス）を指定する。
　このようにパケットリスト処理部２２は、パケットを発生させるための命令列のアドレスと、当該パケットに含まれるデータ列のアドレスを個別に指定する。なお、この場合において、パケットリストにおいて、２以上のパケットに対して共通する命令列またはデータ列が指定されている場合に、パケットリスト処理部２２は、当該２以上のパケットについて同一の命令列のアドレスまたは同一のデータ列のアドレスを指定してもよい。
　パケット命令列記憶部２４は、複数種類のパケットのそれぞれを発生するための命令列を、パケットの種類ごとに記憶する。パケット命令列記憶部２４は、一例として、ライトパケットを発生するための命令列、リードパケットを発生するための命令列、および、ウェイトパケットを発生するための命令列等を記憶する。
　パケットデータ列記憶部２６は、複数種類のパケットのそれぞれに含まれるデータ列を、パケットの種類ごとに記憶する。パケットデータ列記憶部２６は、一例として、ライトパケットに含まれるデータ列、リードパケットに含まれるデータ列、および、ウェイトパケットに含まれるデータ列等を含んでよい。
　パケットデータ列記憶部２６は、一例として、共通データ記憶部４０と、共通データポインタ４２と、第１の個別データ記憶部４４－１と、第２の個別データ記憶部４４－２と、第１の個別データポインタ４６－１と、第２の個別データポインタ４６－２とを含んでよい。共通データ記憶部４０は、複数種類のパケットのそれぞれに含まれるデータ列中における、パケットの種類ごとに共通の共通データを記憶する。共通データ記憶部４０は、一例として、パケットの種類ごとに、パケットの始まりを示すスタートコード、パケットの終わりを示すエンドコード、および、当該パケットの種別を識別するためのコマンドコード等を記憶する。
　共通データポインタ４２は、パケットリスト処理部２２により指定されたパケットに含まれる共通データが格納されたブロックの先頭アドレスを、パケットリスト処理部２２から取得する。更に、共通データポインタ４２は、当該ブロック内におけるオフセット位置を、下位シーケンサ２８から取得する。そして、共通データポインタ４２は、先頭アドレスおよびオフセット位置に基づき定まるアドレス（例えば先頭アドレスにオフセット位置を加算したアドレス）を共通データ記憶部４０に与えて、当該アドレスに格納された共通データをデータ処理部３２へ供給させる。
　第１及び第２の個別データ記憶部４４－１、４４－２は、複数種類のパケットのそれぞれに含まれるデータ列中における、パケットごとに変更する個別データを記憶する。第１及び第２の個別データ記憶部４４－１、４４－２は、一例として、各パケットに含まれる、被試験デバイス２００に対して送信する実体データまたは被試験デバイス２００から受信する実体データを記憶してよい。
　第１の個別データ記憶部４４－１は、実行される試験プログラムに関わらず予め定められた個別データを記憶する。第２の個別データ記憶部４４－２は、実行される試験プログラムごとに変更される個別データを記憶する。第２の個別データ記憶部４４－２は、一例として、試験に先立ってまたは試験中において適宜に、メインメモリ１０４から個別データの転送を受ける。
　第１及び第２の個別データポインタ４６－１、４６－２は、パケットリスト処理部２２により指定されたパケットに含まれる個別データが格納されたブロックの先頭アドレスを、パケットリスト処理部２２から受け取る。更に、第１及び第２の個別データポインタ４６－１、４６－２は、当該ブロック内におけるオフセット位置を、下位シーケンサ２８から取得する。そして、第１及び第２の個別データポインタ４６－１、４６－２は、先頭アドレスおよびオフセット位置に基づき定まるアドレス（例えば先頭アドレスにオフセット位置を加算したアドレス）を第１及び第２の個別データ記憶部４４－１、４４－２に与えて、当該アドレスに格納された個別データをデータ処理部３２へ供給させる。
　下位シーケンサ２８は、パケットリスト処理部２２により指定されたパケットの命令列、即ち、パケットリスト処理部２２によりアドレスが指定された命令列をパケット命令列記憶部２４から読み出して、読み出した命令列に含まれる各命令を順次に実行する。更に、下位シーケンサ２８は、パケットリスト処理部２２により指定されたパケットのデータ列、即ち、パケットリスト処理部２２によりアドレスが指定されたデータ列を、命令列の実行に従って順次にパケットデータ列記憶部２６から読み出して、被試験デバイス２００との間の試験に用いる試験データ列を生成する。
　下位シーケンサ２８は、一例として、パケットリスト処理部２２により指定されたパケットに含まれるデータ列が格納されたブロック中における、実行した命令に対応するデータの位置を表わすオフセット位置を、共通データポインタ４２、個別データポインタ４６－１および個別データポインタ４６－２に供給する。この場合において、下位シーケンサ２８は、最初の命令において初期値を発生して、実行する命令が遷移するごとにインクリメントされるカウント値を、オフセット位置として発生してもよい。なお、下位シーケンサ２８により実行される命令列は、前方向ジャンプ命令および分岐命令等を含まないことが好ましい。これにより、下位シーケンサ２８は、簡易な構成により高速な処理を実現することができる。
　また、下位シーケンサ２８は、命令の実行ごとに、読み出した個別データおよび共通データに対して指定した処理（演算またはデータ変換）を施すことを指示する制御データをデータ処理部３２に与える。これにより、下位シーケンサ２８は、パケットリスト処理部２２により指定されたパケット中における、指定されたデータ部分を、読み出したデータに対して指定した処理を施したデータとすることができる。
　また、下位シーケンサ２８は、命令の実行ごとに、共通データ、個別データ（実行される試験プログラムに関わらず予め定められた個別データまたは実行される試験プログラムごとに変更される個別データ）、および、データ処理部３２が処理を施したデータのいずれを出力するかを、データ処理部３２に対して指定する。即ち、下位シーケンサ２８は、命令の実行ごとに、共通データ記憶部４０、第１の個別データ記憶部４４－１、第２の個別データ記憶部４４－２、または、データ処理部３２内の指定した処理を施したデータが格納されたレジスタのいずれからデータを読み出して出力するかを、データ処理部３２に対して指定する。
　これにより、下位シーケンサ２８は、パケットリスト処理部２２により指定されたパケット中における、パケットごとに変更すべきデータ部分を個別データ記憶部４４から読み出した個別データから生成することができる。更に、下位シーケンサ２８は、パケットリスト処理部２２により指定されたパケット中における、パケットの種類ごとに共通するデータ部分を共通データ記憶部４０から読み出した共通データから生成することができる。また、更に、下位シーケンサ２８は、パケットリスト処理部２２により指定されたパケット中における、指定されたデータ部分を、読み出したデータに対して指定した処理を施したデータとすることができる。
　送信側の下位シーケンサ２８は、一例として、予め指定されたパケットの試験データ列を被試験デバイス２００に送信したことを受信側の下位シーケンサ２８に通知する。これにより、送信側の下位シーケンサ２８は、受信側の下位シーケンサ２８に、送信側の下位シーケンサ２８からの通知を受けるまでの間、判定部８４による受信部８２が受信したデータ列の良否判定を禁止させることができる。
　また、送信側の下位シーケンサ２８は、一例として、受信側の下位シーケンサ２８から、生成した試験データ列と一致するデータ列を受信したことの通知を受けて、予め指定されたパケットの試験データ列を生成する。これにより、送信側の下位シーケンサ２８は、所定のパケットを被試験デバイス２００から受信した後に、予め定められたパケットを被試験デバイス２００に送信することができる。
　データ処理部３２は、共通データ記憶部４０、第１の個別データ記憶部４４－１および第２の個別データ記憶部４４－２からのデータを入力して、入力したデータに対して下位シーケンサ２８により指定された処理をして試験データ列の各データとして出力する。なお、データ処理部３２は、下位シーケンサ２８による指定の内容によっては、入力したデータをそのまま試験データ列のデータとして出力してもよい。送信部３４は、データ処理部３２から出力された試験データ列を、被試験デバイス２００に対して送信する。
　図１２は、測定部１４の構成を示す。測定部１４は、図１１に示されるパターン発生部１２と略同一の構成および機能を有する。測定部１４が有する部材のうち、パターン発生部１２が有する部材と略同一の構成及び機能を部材については、同一の符号を付けて相違点を除き説明を省略する。
　測定部１４は、パケットリスト記憶部２０と、パケットリスト処理部２２と、パケット命令列記憶部２４と、パケットデータ列記憶部２６と、下位シーケンサ２８と、データ処理部３２と、受信部８２と、判定部８４とを有する。受信部８２は、被試験デバイス２００からパケットのデータ列を受信する。測定部１４内のデータ処理部３２は、受信部８２が受信したデータ列を入力して、入力したデータ列を、生成した試験データ列とともに出力する。
　測定部１４内の下位シーケンサ２８は、被試験デバイス２００から出力が期待されるデータ列を、試験データ列として出力する。また、測定部１４内の下位シーケンサ２８は、受信部８２に対して、被試験デバイス２００から出力された信号のデータ値を取り込むストローブタイミングを指定する。
　判定部８４は、データ処理部３２から、試験データ列および受信部８２が受信したデータ列を受け取る。判定部８４は、受信部８２が受信したデータ列を試験データ列と比較した結果に基づいて、被試験デバイス２００との間の通信の良否を判定する。判定部８４は、一例として、受信部８２が受信したデータ列と試験データ列とが一致するか否かを比較する論理比較部と、比較結果を記憶するフェイルメモリとを含む。
　また、測定部１４内の下位シーケンサ２８は、図１１に示されるパターン発生部１２が有する送信側の下位シーケンサ２８と通信を行う。これにより、測定部１４が有する受信側の下位シーケンサ２８は、パターン発生部１２が有する送信側の下位シーケンサ２８とハンドシェイクを行って、送信側の下位シーケンサ２８と同期して命令列を実行することができる。
　受信側の下位シーケンサ２８は、一例として、当該受信側の下位シーケンサ２８が生成した試験データ列と一致するデータ列を受信したことを送信側の下位シーケンサ２８に通知する。これにより、送信側の下位シーケンサ２８は、受信側の下位シーケンサ２８から、生成した試験データ列と一致するデータ列を受信したことの通知を受けて、予め指定されたパケットの試験データ列を生成することができる。
　また、受信側の下位シーケンサ２８は、一例として、送信側の下位シーケンサ２８から、予め指定されたパケットの試験データ列を被試験デバイス２００に送信したことの通知を受けるまでの間、判定部８４による受信部８２が受信したデータ列の良否判定を禁止する。これにより、受信側の下位シーケンサ２８は、所定のパケットを被試験デバイス２００へ送信した後に、当該所定のパケットに応じた応答が被試験デバイス２００から出力されたか否かを判定することができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

Claims (9)

  1. 　被試験デバイスを試験する試験装置であって、
    　検出される分岐条件に応じて実行すべき命令が分岐するプログラムを格納し、前記プログラムを実行して前記被試験デバイスを試験する試験部と、
    　前記試験部における試験結果、および、当該試験結果を得るのに実行された前記プログラムの命令パスを対応付けて格納するログメモリと
    　を備える試験装置。
  2. 　前記試験部は、前記被試験デバイスに与える試験信号の特性を順次変更し、前記試験信号の特性ごとに前記被試験デバイスの良否を判定し、
    　前記ログメモリは、前記試験信号の特性ごとに、前記試験部における試験結果と、前記プログラムの命令パスとを対応付けて格納する
    　請求項１に記載の試験装置。
  3. 　前記ログメモリが格納した前記試験信号の特性ごとの前記試験結果を、前記プログラムの命令パスごとに態様を異ならせて表示する表示部を更に備える
    　請求項２に記載の試験装置。
  4. 　前記試験部は、前記被試験デバイスに与える試験信号の１つ以上の特性を順次変更し、前記試験信号の前記１つ以上の特性を変更するごとに前記被試験デバイスの良否を判定し、
    　前記表示部は、前記試験信号の前記１つ以上の特性のそれぞれを軸とする座標系に、前記試験信号の前記１つ以上の特性の変更に応じた試験結果を、前記プログラムの命令パスごとに態様を異ならせてプロットして表示する
    　請求項３に記載の試験装置。
  5. 　前記試験部は、
    　前記被試験デバイスの状態を測定する測定部と、
    　前記測定部における測定結果を前記分岐条件として、前記プログラムを実行する実行処理部と
    　を有する請求項１から４のいずれかに記載の試験装置。
  6. 　前記試験部における各試験結果に対応する前記プログラムの命令パスに基づいて、当該被試験デバイスのグレードを判定するグレード判定部を更に備える
    　請求項１から５のいずれかに記載の試験装置。
  7. 　前記試験装置は、1つのウエハから生成された複数の前記被試験デバイスを試験し、それぞれの前記被試験デバイスの良否またはグレードを、前記ウエハ上の前記被試験デバイスの位置と対応付けて表示する
    　請求項６に記載の試験装置。
  8. 　前記試験部は、前記被試験デバイスの複数の箇所について良否を判定し、
    　前記表示部は、良否判定の対象となった前記被試験デバイスの箇所ごとに態様を異ならせて前記試験結果を表示する
    　請求項３または４に記載の試験装置。
  9. 　被試験デバイスを試験する試験方法であって、
    　検出される分岐条件に応じて実行すべき命令が分岐するプログラムを実行して前記被試験デバイスを試験する試験段階と、
    　前記試験段階における試験結果、および、当該試験結果を得るのに実行された前記プログラムの命令パスを対応付けて格納するログ格納段階と
    　を備える試験方法。
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