JP4536160B2 - 試験装置およびデバッグ方法 - Google Patents

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Description

本発明は、試験装置およびデバッグ方法に関する。本出願は、下記の米国出願に関連し、下記の米国出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
出願番号 12/329,635 出願日 2008年12月8日
従来の半導体デバイス等の試験装置においては、所定のパターンを有する試験信号を被試験デバイスに入力し、当該試験信号に応じて被試験デバイスが出力する信号を測定することにより、被試験デバイスの良否を判定している。所定のパターンを用いて被試験デバイスを試験する試験装置については、特許文献1に記載されている。
特開2006−058251号公報
ところが、被試験デバイスの回路規模の増大に伴い、試験信号に求められるパターンは複雑化している。特に、パケット形式でデータを送受信する機能を有する被試験デバイスを試験する場合には、試験装置は、被試験デバイスとの間でデータのハンドシェイクをしなければならない。また、試験装置は、ハンドシェイク中において被試験デバイスからの応答を待機している間も、直ぐに応答ができるように次の送信の準備およびウェイトパケット等を送信しなければならない。
従って、パケット形式でデータを送受信する機能を有するデバイスを試験する場合、複雑な試験パターンを試験装置に入力しなければならなかった。また、試験パターンは「1」または「0」のデータ列なので、ハンドシェイクする試験パターンが正しく送受信されているかどうかの識別をすることは困難であった。
上記課題を解決するために、本発明の第1の態様においては、1以上の命令列を含むパケット単位で被試験デバイスと通信して、被試験デバイスを試験する試験装置であって、試験装置の各ピンと、被試験デバイスとの間で送受信するパケットの順序を指定するパケット列情報に基づいて、被試験デバイスとの間でパケットを送受信する送受信部と、試験装置の各ピンと、被試験デバイスとの間で送受信したパケットを示す情報を時系列に表示する表示部とを備える試験装置を提供する。
上記課題を解決するために、本発明の第2の態様においては、表示部は、送受信されたパケットの情報を、試験装置の各ピンについて共通に設定される時間軸に沿って並列に表示する試験装置を提供する。
上記課題を解決するために、本発明の第3の態様においては、パケットには、当該パケットの種類を識別する識別情報が含まれており、表示部は、それぞれのパケットの識別情報を含む情報を表示する試験装置を提供する。
上記課題を解決するために、本発明の第4の態様においては、被試験デバイスとの間で送受信したパケットの識別情報を検出する検出部を更に備え、表示部は、検出部が検出した識別情報を含む情報を表示する試験装置を提供する。
上記課題を解決するために、本発明の第5の態様においては、表示部は、それぞれのパケットの種類に応じて、各パケットの表示の態様を異ならせる試験装置を提供する。
上記課題を解決するために、本発明の第6の態様においては、被試験デバイスから受信した所定のパケットのデータ値と、予め定められた期待値とを比較する比較部を更に備え、表示部は、比較部における比較結果に応じて、当該パケットの表示の態様を異ならせる試験装置を提供する。
上記課題を解決するために、本発明の第7の態様においては、表示部は、パケット列情報のソースコードを、当該パケット列情報に応じて送受信されたパケットを示す情報と併せて表示する試験装置を提供する。
上記課題を解決するために、本発明の第8の態様においては、表示部が表示したパケット列情報のソースコードのいずれかの箇所を指定し、且つ、当該箇所を変更する編集情報を受け取った場合に、パケット列情報のソースコードの当該箇所を変更する編集部を更に備える試験装置を提供する。
上記課題を解決するために、本発明の第9の態様においては、表示部が表示したパケットを示す情報のうち、いずれかを指定する指定情報を受け取った場合に、指定情報に対応するパケットのソースコードを表示部に表示させるパケット指定部を更に備える試験装置を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る試験装置10の構成を示す。 試験プログラム、プロシージャ、パケットリスト、およびパケットの関係を示す。 パケットリストを表わすプロシージャの一例を示す。 ウェイトパケットを生成するための命令列、およびウェイトパケットに含まれるデータ列の一例を示す。 ライトパケットを生成するための命令列およびライトパケットに含まれるデータ列の一例を示す。 表示部106が表示する画面の一例を示す。 他の実施形態に係る試験装置10の構成を示す。 ライトパケットが指定された場合のパケット関数のソースコードおよびデータの表示例を示す。 他の実施形態に係るプロシージャのソースコードの表示例を示す。 他の実施形態に係るプロシージャのソースコードの表示例を示す。 実行処理部11の構成の一例を示す。 送信側ブロック12の構成の一例を示す。 受信側ブロック14の構成の一例を示す。
10 試験装置、11 実行処理部、12 送信側ブロック、14 受信側ブロック、20 パケットリスト記憶部、22 パケットリスト処理部、24 パケット命令列記憶部、26 パケットデータ列記憶部、28 下位シーケンサ、32 データ処理部、34 送信部、40 共通データ記憶部、42 共通データポインタ、44 個別データ記憶部、82 受信部、84 判定部、100 送受信部、102 メイン制御部、104 メインメモリ、106 表示部、108 検出部、110 比較部、112 編集部、114 パケット指定部、122 試験プログラム記憶部、124 プログラム供給部、126 フロー制御部、200 被試験デバイス
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、本実施形態に係る試験装置10の構成を示す。試験装置10は、1以上の命令列を含むパケット単位で被試験デバイス200と通信して、被試験デバイス200を試験する。試験装置10は、送受信部100、メイン制御部102、メインメモリ104、表示部106、検出部108、および比較部110を備える。
送受信部100は、試験装置10の各ピンと被試験デバイス200との間で送受信するパケットの順序を指定するパケット列情報(以下、パケットリストと称する)が記述されているプロシージャに基づいて、被試験デバイス200との間でパケットを送受信する。具体的には、送受信部100は、1以上の連続したプロシージャを含む試験プログラムを実行することにより、被試験デバイス200との間でパケットを送受信する。送受信部100は、不揮発性メモリ等の記憶媒体に当該試験プログラムを格納してよい。
例えば、試験装置10は、被試験デバイス200に対してデータを書き込む機能を有するライト(Write)パケット、被試験デバイス200からデータを読み出す機能を有するリード(Read)パケット、および被試験デバイス200に試験用データを入力する機能を有するテスト(Test)パケット等の複数の種類のパケットを送受信してよい。試験装置10は、上記機能を実行するパケットを送信しない間は、被試験デバイス200に対して機能を実行しないアイドル状態を示す情報を含むウェイト(Wait)パケットを送信してよい。
試験装置10は、複数のピンを有してよく、それぞれのピンが被試験デバイス200の異なる複数のピンに接続されてよい。試験装置10および被試験デバイス200は、当該ピンを介して、USB、IEEE1394などの形式のシリアル通信データを送受信してよい。送受信部100は、プロシージャに記述されているパケットリストに応じて、被試験デバイス200の複数のピンとの間で順次パケットを送受信してよい。
送受信部100は、実行処理部11、送信側ブロック12、および受信側ブロック14を有する。実行処理部11は、1以上の連続したプロシージャを含む試験プログラムを実行する。送信側ブロック12は、実行処理部11の制御を受けて、被試験デバイス200の入力ピンに対してパケットを送信する。具体的には、送信側ブロック12は、実行処理部11が実行するプロシージャに記述されているパケットリストにより指定されるパケットを所定の形式に組み立てた上で、被試験デバイス200に送信する。
受信側ブロック14は、被試験デバイス200の出力ピンが出力するパケットを受信する。受信側ブロック14は、被試験デバイス200から受信したパケットに含まれるデータ値を、変数値として実行処理部11に入力してよい。
メイン制御部102は、試験装置10の動作を制御する。例えば、メイン制御部102は、送受信部100に対してパケットの送受信の開始を指示する。メインメモリ104は、送受信部100が送信するパケットに含めるデータ、および送受信部100が受信するパケットに含まれるデータを格納する。
表示部106は、試験装置10の各ピンと、被試験デバイス200との間で送受信したパケットを示す情報を時系列に表示する。パケットを示す情報とは、例えば、パケット種別を示す情報、パケットに対応するソースコード、およびパケットが含むデータ値等であってよい。表示部106は、送受信部100が被試験デバイス200に対して実際に送受信したパケットに対応する情報を表示してよい。また、表示部106は、シミュレーションにより、送受信部100が送受信する擬似的なパケットに対応する情報を表示してもよい。
表示部106は、送受信されたパケットの情報を、試験装置10の各ピンについて共通に設定される時間軸に沿って並列に表示する。例えば、試験装置10が受信ピンRX0およびRX1、ならびに、送信ピンTX0の3種類のピンを有する場合、表示部106は、表示画面の水平方向にRX0、RX1、およびTX0に対応する表示領域を配置してよい。表示部106は、それぞれのピンに対応する表示領域内の垂直方向に、送受信時間の順番に、それぞれのピンで送受信されたパケットを示す情報を表示してよい。
送受信部100は、送受信するパケットの種類を識別する識別情報を含むパケットを送受信する。例えば、送受信部100は、送受信するパケットがライトパケット、リードパケット、テストパケット、およびウェイトパケットのいずれに該当するかを示す情報をパケットに付してよい。
検出部108は、送受信部100に接続される。検出部108は、送受信部100が被試験デバイス200との間で送受信したパケットの識別情報を検出する。検出部108は、送信側ブロック12が被試験デバイス200に送信するパケットの識別情報、および受信側ブロック14が被試験デバイス200から受信するパケットの識別情報を検出する。検出部108は、実行処理部11からパケットリストを取得することにより、パケットの識別情報を検出してもよい。例えば、検出部108は、パケットリスト内のパケット関数名をパケットの識別情報として検出してよい。
検出部108は、検出した識別情報を表示部106に入力する。表示部106は、検出部108が検出した識別情報を含む情報を表示する。表示部106は、それぞれのパケットの種類に応じて、各パケットの表示の態様を異ならせてよい。例えば、表示部106は、パケットの種類に応じて、異なる色または模様を用いて表示してよい。
比較部110は、被試験デバイス200から受信した所定のパケットのデータ値と、予め定められた期待値とを比較する。比較部110は、受信側ブロック14が受信したパケットを受け取り、当該パケットに含まれるデータを実行処理部11から取得した期待値と比較してよい。比較部110は、比較した結果を表示部106に入力する。比較部110は、受信側ブロック14に含まれてもよい。
表示部106は、比較部110における比較結果に応じて、当該パケットの表示の態様を異ならせてよい。例えば、受信側ブロック14が受信したパケットが含むデータが期待値と一致する場合と、受信側ブロック14が受信したパケットが含むデータが期待値と一致しない場合とで、異なる色または模様を用いて表示してよい。
さらに、表示部106は、プロシージャのソースコードを、パケットリストに応じて送受信されたパケットを示す情報と併せて表示する。プロシージャのソースコードは、送受信するパケット種別に応じたパケット関数を記述したコードである。表示部106は、表示画面中に複数のウィンドウを設けてよい。表示部106は、第1のウィンドウに、送受信部100が送受信するパケットが含むデータを示す情報を表示すると同時に、第2のウィンドウに、送受信部100がプロシージャのソースコードを表示してよい。
図2は、試験プログラム、プロシージャ、パケットリスト、およびパケットの関係を示す。試験装置10が実行する試験プログラムは、1以上のプロシージャを含む。それぞれのプロシージャは、被試験デバイス200に対してパケットを送受信する順序を示すパケットリストを特定する情報を含む。
例えば、同図におけるプロシージャ1は、RX0、RX1、およびTX0の各ピンにおいて送受信するパケットリストを特定する情報を含む。それぞれのピンに対応するパケットリストは、テスト(Test)パケット、ライト(Write)パケット、リード(Read)パケット、ウェイト(Wait)パケット等の異なる種別の複数のパケットを含む。
図2に示す例において、送受信部100は、まずRX0ピンからテストパケットを送信する。送受信部100は、RX0からテストパケットを送信する間は、他のピンからウェイトパケットを送信する。送受信部100は、RX0におけるテストパケットの送信が終了すると、TX0ピンからリードパケットを送信して、リードパケット内の情報で指定するアドレスのデータを読み出す。次に、送受信部100は、RX1ピンからライトパケットを送信して、ライトパケット内の情報で指定する被試験デバイス200内のアドレス領域にデータを書き込む。送受信部100は、TX0ピンから読み出したデータをRX1ピン経由で書き込んでもよい。
各パケットには、例えば、スタートコードおよびエンドコードが含まれる。更に、各パケットには、当該パケットの種類を表わすコマンドが含まれる。このようなスタートコード、エンドコードおよびコマンドは、パケットの種類ごとに定められる。各パケットのデータ領域には、試験プログラムのソースコードに記述されているデータが格納される。
図3は、パケットリストを記述したプロシージャの一例を示す。送受信部100は、図3に示されるプロシージャを含む試験プログラムを実行する。当該試験プログラムには、順次実行される複数の命令と、複数の命令のそれぞれに対応して記述されたパケットの種類およびパラメータと、対応する種類のパケットを生成するための命令列およびデータ列の格納位置を示すアドレスが記述される。
具体的には、当該試験プログラムは、一例として、NOP命令、IDXI命令およびEXIT命令等を含む。NOP命令は、当該NOP命令に対応付けられたパケットを1回生成して、実行を次の命令に遷移させる。IDXI命令は、当該IDIX命令に対応付けられたパケットを、指定した回数分繰り返して生成して、実行を次の命令に遷移させる。EXIT命令は、当該EXIT命令に対応付けられたパケットを1回生成して、当該パケットリストの実行を終了させる。当該試験プログラムは、このような命令に限らず含むことができ、例えば、指定された条件に一致したか否かに応じて次の実行すべき命令を分岐させる分岐命令等を含んでもよい。
また、当該試験プログラムには、一例として、ライトパケット、リードパケット、および所定のコードを繰り返して発生するウェイトパケット等を識別するパケットの種類が記述される。また、当該試験プログラムは、一例として、当該パケットを生成するための命令列が格納された先頭アドレス、当該パケットに含まれる共通データの先頭アドレスおよび当該パケットに含まれる個別データの先頭アドレスを含む。
図4は、ウェイトパケットを生成するための命令列、およびウェイトパケットに含まれるデータ列の一例を示す。図5は、ライトパケットを生成するための命令列およびライトパケットに含まれるデータ列の一例を示す。
図6は、表示部106が表示する画面の一例を示す。表示部106は、一例として、画面の左側に、プロシージャのソースコードを表示する。表示部106は、画面の右側に、当該ソースコードに対応するパケットリストに関する情報を表示する。
表示部106は、RX0、RX1、TX0のそれぞれのピンで送受信されるパケットリストに関する情報が表示される。具体的には、表示部106は、送受信した時間の順番に、パケット種別とパケットが含む情報とを表示する。例えば、表示部106は、RX0ピンについて、テストパケット、ウェイトパケット、ライトパケット、およびリードパケットを順次表示する。表示部106は、パケット種別ごとに異なる色または模様を付して表示してよい。
また、表示部106は、テストパケットを被試験デバイス200に送信した後に、被試験デバイス200から取得したデータが期待値と異なる場合には、特定の色または模様を付して結果を表示してよい。例えば、試験装置10は、図6のS601において、0x1234・・・から成る試験パターンを含むテストパケットをRX0ピンから送信する。また、試験装置10は、S602において、0x7654・・・から成る試験パターンを含むテストパケットをRX0ピンから送信する。
試験装置10は、それぞれのテストパケットを送信した後に被試験デバイス200から受信した応答信号を期待値と比較する。表示部106は、比較結果が一致している場合には第1の態様の表示をしてよく、比較結果が一致していない場合には第2の態様の表示をしてよい。図6においては、例えば、S601において送信したテストパケットに応じた比較結果は一致しているので、表示部106は、網掛け模様を付して表示している。これに対して、S602において送信したテストパケットに応じた比較結果が一致していないので、表示部106は、斜線模様を付して表示している。表示部106は、比較結果が一致した場合に緑色で表示し、比較結果が一致しない場合に赤色で表示してもよい。
さらに、表示部106は、実際に被試験デバイス200に対して送信されたパケットに対してのみ特定の色または模様を付して表示してもよい。例えば、プロシージャ内に分岐命令があると、分岐条件を満たさないパケット関数が実行されない場合には、当該パケット関数は実行されない。図6においては、S603において分岐条件が満たされていないので、S604においてライトパケットが送信されない。そこで、S604におけるライトパケットには、模様が付されていない。
なお、表示部106が表示するピン名は、複数のピンのグループを示す名称であってもよい。例えば、RX0の表示は、第1の通信種別(例えば、USB)に関連するピンを示し、RX1の表示は、第2の通信種別(例えば、IEEE1394)に関連するピンを示してもよい。
以上説明したように、本実施形態に係る試験装置10は、被試験デバイス200に対して、試験プログラムに記述された順序で複数の種類のパケットを送信することにより、被試験デバイス200を試験する。さらに、試験装置10は、被試験デバイス200に送信するパケットに関する情報、およびプロシージャのソースコードを表示する。その結果、試験装置10のユーザは、実行中の試験内容、あるいは、試験パターンに含まれている誤り等を容易に認識することができる。
図7は、他の実施形態に係る試験装置10の構成を示す。同図において、試験装置10は、編集部112およびパケット指定部114を更に備える。編集部112は、表示部106が表示したプロシージャのソースコードのいずれかの箇所を指定し、且つ、当該箇所を変更する編集情報を受け取った場合に、プロシージャのソースコードの当該箇所を変更する。試験装置10は、一例として、図6に示した画面上の「編集」ボタンがクリックされた場合に、ソースコードを編集できる編集モードに移行する。表示部106は、試験装置10が編集モードに移行すると、「編集」ボタンの表示を「編集終了」などの異なる表示に切り替えてよい。
編集モードにおいて、例えば、試験装置10は、ソースコードに記述されているパケット関数内のデータ値を変更する、試験装置10のユーザによる操作を受け付けてよい。また、試験装置10は、ソースコードにパケット関数を追加する操作を受け付けてよく、パケット関数を削除する操作を受け付けてもよい。編集部112は、「編集終了」ボタンがクリックされると、その時点で表示されているソースコードを保存する。
パケット指定部114は、表示部106が表示したパケットを示す情報のうち、いずれかを指定する指定情報を受け取った場合に、指定情報に対応するパケット関数のソースコードを表示部106に表示させる。パケット指定部114は、パケットを示す情報を表示する箇所がクリックされた場合に、当該パケットのソースコードおよびソースコードに対応するデータ値を表示部106に表示させてよい。
図8は、ライトパケットが指定された場合のパケット関数のソースコードおよびデータの表示例である。表示部106は、ソースコードおよびデータ値と共に「編集」ボタンを表示する。パケット指定部114は、「編集」ボタンがクリックされたことを示す情報を表示部106から受け取ると、ソースコードおよびデータを編集できる編集モードに表示部106を移行させる。ソースコードが編集されると、編集部112は、編集されたソースコードに対応するデータ値を変更してよい。また、編集部112は、データが編集されると、編集されたデータに対応するソースコードを変更してよい。編集部112は、「編集終了」ボタンがクリックされると、その時点で表示されているソースコードを保存する。
以上のように、本実施形態に係る試験装置10においては、表示したプロシージャおよびパケット関数のソースコードを編集することができる。従って、ユーザは、試験信号のパターンを容易に変更することができる。
図9Aおよび図9Bは、他の実施形態に係るプロシージャのソースコードの表示例である。試験装置10は、プロシージャが実行するパケット関数を、ユーザが指定したブレークポイントにおいて停止してよい。図9Aに示す矢印は、試験装置10が、TX0ピンからリードパケットを送信した時点で、パケット関数の実行を停止した状態にあることを示す。
続いて、表示部106は、ユーザからステップ実行指示を受けると、図9Bに示す後続のパケット関数を示す位置に矢印を移動する。同時に、送受信部100は、移動先のパケット関数を実行する。同図に示す例においては、移動先のパケット関数はTX0ピンを指定したライトパケットなので、送受信部100は、TX0ピンから所定のデータ値を格納したライトパケットを送信する。
試験装置10は、ユーザにより指定された数のパケットを連続して実行してもよい。また、試験装置10は、ユーザにより指定された時間間隔で、それぞれのパケットを実行してもよい。このように、本実施形態に係る試験装置10は、パケットを実行する条件をユーザが選択することができる。従って、被試験デバイス200の試験中に発生した問題の原因の特定が容易になる。
図10は、実行処理部11の構成の一例を示す。実行処理部11は、試験プログラム記憶部122、プログラム供給部124、およびフロー制御部126を有する。
試験プログラム記憶部122は、試験プログラムを記憶する。試験プログラム記憶部122は、メインメモリ104から試験プログラムを取得してもよい。プログラム供給部124は、試験プログラム記憶部122に記憶された試験プログラムから複数のパケットリストを抽出して、送信側ブロック12および受信側ブロック14内のパケットリスト記憶部20に格納する。また、プログラム供給部124は、試験プログラムから抽出した複数のパケットリストを順次に実行させる制御フローを記述した制御プログラムを生成して、フロー制御部126に供給する。
フロー制御部126は、試験プログラムの実行フローに応じて、送信側ブロック12および受信側ブロック14に対して、複数のパケットリストのそれぞれを実行する順序を指定する。具体的には、フロー制御部126は、プログラム供給部124から供給された制御プログラムを実行して、送信側ブロック12および受信側ブロック14に対して、次に実行すべきパケットリストを特定する。フロー制御部126は、一例として、次に実行すべきパケットリストのアドレスを送信側ブロック12および受信側ブロック14へ送信してよい。
フロー制御部126は、制御プログラムに、条件分岐、無条件分岐またはサブルーチン呼び出し等の演算式が含まれる場合、メイン制御部102に実行させてもよい。そして、フロー制御部126は、メイン制御部102による演算式の演算結果に基づき、次に実行すべきパケットリストを特定してよい。この場合において、フロー制御部126は、メイン制御部102による演算結果を受け取るまで次のパケットリストの特定を待機して、演算結果に応じて特定するパケットリストを選択してもよい。
図11は、送信側ブロック12の構成の一例を示す。送信側ブロック12は、パケットリスト記憶部20、パケットリスト処理部22、パケット命令列記憶部24、パケットデータ列記憶部26、下位シーケンサ28、データ処理部32、および送信部34を有する。
パケットリスト記憶部20は、プログラム供給部124から供給された複数のパケットリストを記憶する。パケットリスト処理部22は、パケットリスト記憶部20に記憶された複数のパケットリストのうちフロー制御部126から受信したアドレスに基づいてパケットリストを実行して、被試験デバイス200との間で通信する各パケットを順次指定する。
パケットリスト処理部22は、一例として、被試験デバイス200との間で通信するパケットについて、パケット命令列記憶部24内における当該パケットを発生するための命令列のアドレス(例えば当該命令列の先頭アドレス)を指定する。更に、パケットリスト処理部22は、一例として、被試験デバイス200との間で通信するパケットについて、パケットデータ列記憶部26内における当該パケットに含まれるデータ列のアドレス(例えばデータ列の先頭アドレス)を指定する。
このようにパケットリスト処理部22は、パケットを発生させるための命令列のアドレスと、当該パケットに含まれるデータ列のアドレスを個別に指定する。なお、この場合において、パケットリストにおいて、2以上のパケットに対して共通する命令列またはデータ列が指定されている場合に、パケットリスト処理部22は、当該2以上のパケットについて同一の命令列のアドレスまたは同一のデータ列のアドレスを指定してもよい。
パケット命令列記憶部24は、複数種類のパケットのそれぞれを発生するための命令列を、パケットの種類ごとに記憶する。パケット命令列記憶部24は、一例として、ライトパケットを発生するための命令列、リードパケットを発生するための命令列、およびウェイトパケットを発生するための命令列等を記憶する。
パケットデータ列記憶部26は、複数種類のパケットのそれぞれに含まれるデータ列を、パケットの種類ごとに記憶する。パケットデータ列記憶部26は、一例として、ライトパケットに含まれるデータ列、リードパケットに含まれるデータ列、およびウェイトパケットに含まれるデータ列等を含んでよい。
パケットデータ列記憶部26は、一例として、共通データ記憶部40と、共通データポインタ42と、第1の個別データ記憶部44−1と、第2の個別データ記憶部44−2と、第1の個別データポインタ46−1と、第2の個別データポインタ46−2とを含んでよい。共通データ記憶部40は、複数種類のパケットのそれぞれに含まれるデータ列中における、パケットの種類ごとに共通の共通データを記憶する。共通データ記憶部40は、一例として、パケットの種類ごとに、パケットの始まりを示すスタートコード、パケットの終わりを示すエンドコード、および当該パケットの種別を識別するためのコマンドコード等を記憶する。
共通データポインタ42は、パケットリスト処理部22により指定されたパケットに含まれる共通データが格納されたブロックの先頭アドレスを、パケットリスト処理部22から取得する。更に、共通データポインタ42は、当該ブロック内におけるオフセット位置を、下位シーケンサ28から取得する。そして、共通データポインタ42は、先頭アドレスおよびオフセット位置に基づき定まるアドレス(例えば先頭アドレスにオフセット位置を加算したアドレス)を共通データ記憶部40に与えて、当該アドレスに格納された共通データをデータ処理部32へ供給させる。
第1及び第2の個別データ記憶部44−1、44−2は、複数種類のパケットのそれぞれに含まれるデータ列中における、パケットごとに変更する個別データを記憶する。第1及び第2の個別データ記憶部44−1、44−2は、一例として、各パケットに含まれる、被試験デバイス200に対して送信する実体データまたは被試験デバイス200から受信する実体データを記憶してよい。
第1の個別データ記憶部44−1は、実行される試験プログラムに関わらず予め定められた個別データを記憶する。第2の個別データ記憶部44−2は、実行される試験プログラムごとに変更される個別データを記憶する。第2の個別データ記憶部44−2は、一例として、試験に先立ってまたは試験中において適宜に、メインメモリ104から個別データの転送を受ける。
第1及び第2の個別データポインタ46−1、46−2は、パケットリスト処理部22により指定されたパケットに含まれる個別データが格納されたブロックの先頭アドレスを、パケットリスト処理部22から受け取る。更に、第1及び第2の個別データポインタ46−1、46−2は、当該ブロック内におけるオフセット位置を、下位シーケンサ28から取得する。そして、第1及び第2の個別データポインタ46−1、46−2は、先頭アドレスおよびオフセット位置に基づき定まるアドレス(例えば先頭アドレスにオフセット位置を加算したアドレス)を第1及び第2の個別データ記憶部44−1、44−2に与えて、当該アドレスに格納された個別データをデータ処理部32へ供給させる。
下位シーケンサ28は、パケットリスト処理部22により指定されたパケットの命令列、即ち、パケットリスト処理部22によりアドレスが指定された命令列をパケット命令列記憶部24から読み出して、読み出した命令列に含まれる各命令を順次に実行する。更に、下位シーケンサ28は、パケットリスト処理部22により指定されたパケットのデータ列、即ち、パケットリスト処理部22によりアドレスが指定されたデータ列を、命令列の実行に従って順次にパケットデータ列記憶部26から読み出して、被試験デバイス200との間の試験に用いる試験データ列を生成する。
下位シーケンサ28は、一例として、パケットリスト処理部22により指定されたパケットに含まれるデータ列が格納されたブロック中における、実行した命令に対応するデータの位置を表わすオフセット位置を、共通データポインタ42、個別データポインタ46−1および個別データポインタ46−2に供給する。この場合において、下位シーケンサ28は、最初の命令において初期値を発生して、実行する命令が遷移するごとにインクリメントされるカウント値を、オフセット位置として発生してもよい。なお、下位シーケンサ28により実行される命令列は、前方向ジャンプ命令および分岐命令等を含まないことが好ましい。これにより、下位シーケンサ28は、簡易な構成により高速な処理を実現することができる。
また、下位シーケンサ28は、命令の実行ごとに、読み出した個別データおよび共通データに対して指定した処理(演算またはデータ変換)を施すことを指示する制御データをデータ処理部32に与える。これにより、下位シーケンサ28は、パケットリスト処理部22により指定されたパケット中における、指定されたデータ部分を、読み出したデータに対して指定した処理を施したデータとすることができる。
また、下位シーケンサ28は、命令の実行ごとに、共通データ、個別データ(実行される試験プログラムに関わらず予め定められた個別データまたは実行される試験プログラムごとに変更される個別データ)、およびデータ処理部32が処理を施したデータのいずれを出力するかを、データ処理部32に対して指定する。即ち、下位シーケンサ28は、命令の実行ごとに、共通データ記憶部40、第1の個別データ記憶部44−1、第2の個別データ記憶部44−2、または、データ処理部32内の指定した処理を施したデータが格納されたレジスタのいずれからデータを読み出して出力するかを、データ処理部32に対して指定する。
これにより、下位シーケンサ28は、パケットリスト処理部22により指定されたパケット中における、パケットごとに変更すべきデータ部分を個別データ記憶部44から読み出した個別データから生成することができる。更に、下位シーケンサ28は、パケットリスト処理部22により指定されたパケット中における、パケットの種類ごとに共通するデータ部分を共通データ記憶部40から読み出した共通データから生成することができる。また、更に、下位シーケンサ28は、パケットリスト処理部22により指定されたパケット中における、指定されたデータ部分を、読み出したデータに対して指定した処理を施したデータとすることができる。
送信側の下位シーケンサ28は、一例として、予め指定されたパケットの試験データ列を被試験デバイス200に送信したことを受信側の下位シーケンサ28に通知する。これにより、送信側の下位シーケンサ28は、受信側の下位シーケンサ28に、送信側の下位シーケンサ28からの通知を受けるまでの間、判定部84による受信部82が受信したデータ列の良否判定を禁止させることができる。
また、送信側の下位シーケンサ28は、一例として、受信側の下位シーケンサ28から、生成した試験データ列と一致するデータ列を受信したことの通知を受けて、予め指定されたパケットの試験データ列を生成する。これにより、送信側の下位シーケンサ28は、所定のパケットを被試験デバイス200から受信した後に、予め定められたパケットを被試験デバイス200に送信することができる。
データ処理部32は、共通データ記憶部40、第1の個別データ記憶部44−1および第2の個別データ記憶部44−2からのデータを入力して、入力したデータに対して下位シーケンサ28により指定された処理をして試験データ列の各データとして出力する。なお、データ処理部32は、下位シーケンサ28による指定の内容によっては、入力したデータをそのまま試験データ列のデータとして出力してもよい。送信部34は、データ処理部32から出力された試験データ列を、被試験デバイス200に対して送信する。
図12は、受信側ブロック14の構成を示す。受信側ブロック14は、図11に示される送信側ブロック12と略同一の構成および機能を有する。受信側ブロック14が有する部材のうち、送信側ブロック12が有する部材と略同一の構成及び機能を部材については、同一の符号を付けて相違点を除き説明を省略する。
受信側ブロック14は、パケットリスト記憶部20と、パケットリスト処理部22と、パケット命令列記憶部24と、パケットデータ列記憶部26と、下位シーケンサ28と、データ処理部32と、受信部82と、判定部84とを有する。受信部82は、被試験デバイス200からパケットのデータ列を受信する。受信側ブロック14内のデータ処理部32は、受信部82が受信したデータ列を入力して、入力したデータ列を、生成した試験データ列とともに出力する。
受信側ブロック14内の下位シーケンサ28は、被試験デバイス200から出力が期待されるデータ列を、試験データ列として出力する。また、受信側ブロック14内の下位シーケンサ28は、受信部82に対して、被試験デバイス200から出力された信号のデータ値を取り込むストローブタイミングを指定する。
判定部84は、データ処理部32から、試験データ列および受信部82が受信したデータ列を受け取る。判定部84は、受信部82が受信したデータ列を試験データ列と比較した結果に基づいて、被試験デバイス200との間の通信の良否を判定する。判定部84は、一例として、受信部82が受信したデータ列と試験データ列とが一致するか否かを比較する論理比較部と、比較結果を記憶するフェイルメモリとを含む。
また、受信側ブロック14内の下位シーケンサ28は、図11に示される送信側ブロック12が有する送信側の下位シーケンサ28と通信を行う。これにより、受信側ブロック14が有する受信側の下位シーケンサ28は、送信側ブロック12が有する送信側の下位シーケンサ28とハンドシェイクを行って、送信側の下位シーケンサ28と同期して命令列を実行することができる。
受信側の下位シーケンサ28は、一例として、当該受信側の下位シーケンサ28が生成した試験データ列と一致するデータ列を受信したことを送信側の下位シーケンサ28に通知する。これにより、送信側の下位シーケンサ28は、受信側の下位シーケンサ28から、生成した試験データ列と一致するデータ列を受信したことの通知を受けて、予め指定されたパケットの試験データ列を生成することができる。
また、受信側の下位シーケンサ28は、一例として、送信側の下位シーケンサ28から、予め指定されたパケットの試験データ列を被試験デバイス200に送信したことの通知を受けるまでの間、判定部84による受信部82が受信したデータ列の良否判定を禁止する。これにより、受信側の下位シーケンサ28は、所定のパケットを被試験デバイス200へ送信した後に、当該所定のパケットに応じた応答が被試験デバイス200から出力されたか否かを判定することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

Claims (11)

  1. 1以上の命令列を含むパケット単位で被試験デバイスと通信して、前記被試験デバイスを試験する試験装置であって、
    前記試験装置の各ピンと、前記被試験デバイスとの間で送受信する前記パケットの順序を指定するパケット列情報に基づいて、前記被試験デバイスとの間で前記パケットを送受信する送受信部と、
    前記試験装置の各ピンと、前記被試験デバイスとの間で送受信した前記パケットを示す情報を時系列に表示する表示部と
    を備え
    前記表示部は、前記パケット列情報のソースコードを、当該パケット列情報に応じて送受信された前記パケットを示す情報と併せて表示する試験装置。
  2. 前記表示部は、送受信された前記パケットの情報を、前記試験装置の各ピンについて共通に設定される時間軸に沿って並列に表示する
    請求項1に記載の試験装置。
  3. 前記パケットには、当該パケットの種類を識別する識別情報が含まれており、
    前記表示部は、それぞれの前記パケットの前記識別情報を含む情報を表示する
    請求項1または2に記載の試験装置。
  4. 前記試験装置は、前記被試験デバイスとの間で送受信した前記パケットの前記識別情報を検出する検出部を更に備え、
    前記表示部は、前記検出部が検出した前記識別情報を含む情報を表示する
    請求項3に記載の試験装置。
  5. 前記表示部は、それぞれの前記パケットの種類に応じて、各パケットの表示の態様を異ならせる
    請求項1から4のいずれかに記載の試験装置。
  6. 前記被試験デバイスから受信した予め定められた前記パケットのデータ値と、予め定められた期待値とを比較する比較部を更に備え、
    前記表示部は、前記比較部における比較結果に応じて、当該パケットの表示の態様を異ならせる
    請求項1から5のいずれかに記載の試験装置。
  7. 前記パケット列情報が含む、前記パケットを送信するか否かを判断する分岐条件に応じて、前記パケットの表示の態様を異ならせる
    請求項1から6のいずれかに記載の試験装置。
  8. 前記表示部が表示した前記パケット列情報のソースコードのいずれかの箇所を指定し、且つ、当該箇所を変更する編集情報を受け取った場合に、前記パケット列情報のソースコードの当該箇所を変更する編集部を更に備える
    請求項1から7のいずれかに記載の試験装置。
  9. 前記表示部が表示した前記パケットを示す情報のうち、いずれかを指定する指定情報を受け取った場合に、前記指定情報に対応する前記パケットのソースコードを前記表示部に表示させるパケット指定部を更に備える
    請求項8に記載の試験装置。
  10. 前記編集部は、前記表示部が表示した前記パケットのソースコードのいずれかの箇所を指定し、且つ、当該箇所を変更する編集情報を受け取った場合に、前記パケットのソースコードの当該箇所を変更する
    請求項9に記載の試験装置。
  11. 1以上の命令列を含むパケット単位で被試験デバイスと通信して試験装置をデバッグするデバッグ方法であって、
    前記試験装置は、
    前記試験装置の各ピンと、前記被試験デバイスとの間で送受信する前記パケットの順序を指定するパケット列情報に基づいて、前記被試験デバイスとの間で前記パケットを送受信する送受信部を備え、
    前記試験装置の各ピンと、前記被試験デバイスとの間で送受信した前記パケットを示す情報を時系列に表示し、かつ、前記パケット列情報のソースコードを、当該パケット列情報に応じて送受信された前記パケットを示す情報と併せて表示するデバッグ方法。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8483073B2 (en) * 2008-12-08 2013-07-09 Advantest Corporation Test apparatus and test method
US8489837B1 (en) * 2009-06-12 2013-07-16 Netlist, Inc. Systems and methods for handshaking with a memory module
US8060333B2 (en) * 2009-09-10 2011-11-15 Advantest Corporation Test apparatus and test method
US8797880B2 (en) * 2010-02-09 2014-08-05 Juniper Networks, Inc. Remote network device component testing
US8963937B2 (en) * 2011-02-10 2015-02-24 Novatek Microelectronics Corp. Display controller driver and testing method thereof
TWI418816B (zh) * 2011-03-02 2013-12-11 Nat Univ Chung Hsing 高解析度高頻之影像處理晶片的驗證系統
JP6145409B2 (ja) * 2014-01-09 2017-06-14 日本電信電話株式会社 通信試験システム、通信試験方法、装置およびプログラム
CN105408823B (zh) * 2014-05-08 2017-07-18 三菱电机株式会社 工程设计工具、程序编辑装置以及程序编辑系统
US11570866B2 (en) 2014-10-22 2023-01-31 Semisilicon Technology Corp. Pixel-controlled LED light string and method of operating the same
US11617241B2 (en) 2014-10-22 2023-03-28 Semisilicon Technology Corp. Pixel-controlled LED light string and method of operating the same
US10874010B2 (en) 2014-10-22 2020-12-22 Semisilicon Technology Corp. Pixel-controlled LED light with burnable sequence and method of operating the same
WO2016183827A1 (zh) * 2015-05-20 2016-11-24 韩性峰 智能电子开发测试系统
CN105808469B (zh) * 2016-03-21 2018-12-25 北京小米移动软件有限公司 数据处理方法、装置、终端及智能设备
JP6793524B2 (ja) * 2016-11-01 2020-12-02 株式会社日立製作所 ログ解析システムおよびその方法
CN108254672B (zh) * 2018-01-18 2021-06-04 上海华虹宏力半导体制造有限公司 一种改进的伪四线测试方法及其测试结构
TWI702411B (zh) * 2019-05-16 2020-08-21 致茂電子股份有限公司 多通道測試裝置
TWI705732B (zh) * 2019-07-25 2020-09-21 矽誠科技股份有限公司 可燒錄定序之點控發光二極體燈及其操作方法
CN112351540A (zh) * 2019-08-06 2021-02-09 矽诚科技股份有限公司 可刻录定序的点控发光二极管灯及其操作方法
US11313904B2 (en) * 2019-11-24 2022-04-26 Global Unichip Corporation Testing device and testing method

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001504626A (ja) * 1996-11-19 2001-04-03 テラダイン・インコーポレーテッド データ圧縮を備えたメモリ・テスタ
JP2001134469A (ja) * 1999-08-16 2001-05-18 Advantest Corp 半導体試験用プログラムデバッグ装置
JP2002050196A (ja) * 2000-08-03 2002-02-15 Advantest Corp 半導体メモリ試験装置
JP2006268357A (ja) * 2005-03-23 2006-10-05 Advantest Corp サンプリング装置、及び試験装置

Family Cites Families (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02243039A (ja) * 1989-03-15 1990-09-27 Nec Corp 試験制御装置
JPH02250120A (ja) * 1989-03-23 1990-10-05 Hokuriku Nippon Denki Software Kk 情報処理システム試験診断プログラム自動化方式
DE4100899A1 (de) * 1990-01-17 1991-07-18 Schlumberger Technologies Inc System fuer die steuerung des ablaufs von testsequenzen in einer informationsverarbeitungsvorrichtung
JPH04260151A (ja) 1991-02-14 1992-09-16 Nec Eng Ltd 通信制御装置
JP2751701B2 (ja) * 1991-12-24 1998-05-18 日本電気株式会社 半導体集積回路
JPH05244230A (ja) * 1992-02-27 1993-09-21 Hitachi Eng Co Ltd データ伝送試験装置
JPH05336171A (ja) * 1992-06-04 1993-12-17 Matsushita Electric Ind Co Ltd 情報送信装置
JP2755195B2 (ja) * 1994-12-08 1998-05-20 日本電気株式会社 半導体装置の製造方法及びその装置
JPH08335610A (ja) * 1995-06-08 1996-12-17 Advantest Corp 半導体デバイス解析装置
JPH09264933A (ja) * 1996-03-28 1997-10-07 Ando Electric Co Ltd Icテスタの並列試験方法
JP3612694B2 (ja) * 1996-03-29 2005-01-19 ソニー株式会社 被試験信号生成装置及びディジタルデータ信号出力装置
JPH10107871A (ja) * 1996-10-03 1998-04-24 Hitachi Ltd Dチャネル共有通信装置試験器および試験方法
JPH10171735A (ja) * 1996-12-05 1998-06-26 Nippon Telegr & Teleph Corp <Ntt> ネットワークサービス管理方法
JP3833341B2 (ja) * 1997-05-29 2006-10-11 株式会社アドバンテスト Ic試験装置のテストパターン発生回路
JPH11168527A (ja) * 1997-12-04 1999-06-22 Nec Eng Ltd 伝送線路障害検出システム
US6067651A (en) * 1998-02-20 2000-05-23 Hewlett-Packard Company Test pattern generator having improved test sequence compaction
US6212482B1 (en) * 1998-03-06 2001-04-03 Micron Technology, Inc. Circuit and method for specifying performance parameters in integrated circuits
JP2000040391A (ja) * 1998-05-13 2000-02-08 Advantest Corp メモリデバイス試験装置およびデ―タ選択回路
JPH11344528A (ja) * 1998-05-29 1999-12-14 Ando Electric Co Ltd Icテストシステム及びその通信方法
JP2000112838A (ja) * 1998-10-06 2000-04-21 Fujitsu Ltd データ転送試験装置
FR2787267B1 (fr) * 1998-12-14 2001-02-16 France Telecom Dispositif et procede de traitement d'une sequence de paquets d'information
US6678643B1 (en) * 1999-06-28 2004-01-13 Advantest Corp. Event based semiconductor test system
JP2001024650A (ja) * 1999-07-02 2001-01-26 Fujitsu Ltd Atm交換機及びそれにおける回線装置の試験方法
JP4371488B2 (ja) * 1999-09-03 2009-11-25 富士通マイクロエレクトロニクス株式会社 デバイス試験評価システムおよびデバイス試験評価方法
JP2001211078A (ja) * 2000-01-25 2001-08-03 Sony Corp データ伝送方法及びデータ伝送装置
JP3478223B2 (ja) * 2000-02-10 2003-12-15 日本電気株式会社 スタッフィング制御回路
JP2001312416A (ja) * 2000-04-28 2001-11-09 Ando Electric Co Ltd Usbデータシミュレーション装置、および、記憶媒体
US6895011B1 (en) * 2000-08-15 2005-05-17 Lucent Technologies Inc. Method and apparatus for re-sequencing data packets
DE60038704T2 (de) * 2000-09-20 2009-07-09 Fujitsu Ltd., Kawasaki Mobilkommunikationssystem
JP2002131397A (ja) * 2000-10-19 2002-05-09 Advantest Corp 半導体試験装置
JP2002152317A (ja) 2000-11-10 2002-05-24 Fujitsu Ltd 試験装置
JP2002340980A (ja) * 2001-05-11 2002-11-27 Ando Electric Co Ltd 半導体集積回路試験装置及び試験方法
JP2002344563A (ja) * 2001-05-11 2002-11-29 Matsushita Electric Works Ltd 長期安定化試験システム
US6728916B2 (en) * 2001-05-23 2004-04-27 International Business Machines Corporation Hierarchical built-in self-test for system-on-chip design
JP3667265B2 (ja) * 2001-08-29 2005-07-06 アンリツ株式会社 通信プロトコル試験装置
JP3752212B2 (ja) 2002-09-30 2006-03-08 アンリツ株式会社 試験用パケット発生装置
FR2845551B1 (fr) * 2002-10-04 2005-01-14 Atlinks Poste telephonique, terminal multimedia et serveur
JP4238591B2 (ja) 2003-02-18 2009-03-18 沖電気工業株式会社 Lapd試験装置
JP2007057541A (ja) * 2003-03-31 2007-03-08 Advantest Corp 試験エミュレート装置
JP2005101754A (ja) * 2003-09-22 2005-04-14 Advantest Corp 送信機特性測定装置、方法、プログラムおよび記録媒体
US7073109B2 (en) * 2003-09-30 2006-07-04 Agilent Technologies, Inc. Method and system for graphical pin assignment and/or verification
TWI299407B (en) * 2003-11-26 2008-08-01 Advantest Corp Testing apparatus
US7107173B2 (en) * 2004-02-03 2006-09-12 Credence Systems Corporation Automatic test equipment operating architecture
TWI266070B (en) * 2004-03-19 2006-11-11 Realtek Semiconductor Corp Chip-level design under test verification environment and method thereof
TWI240345B (en) * 2004-06-28 2005-09-21 Advanced Semiconductor Eng A method for re-testing semiconductor device
JP4279751B2 (ja) * 2004-08-23 2009-06-17 株式会社アドバンテスト デバイスの試験装置及び試験方法
TWI267266B (en) * 2004-11-03 2006-11-21 Inventec Multimedia & Telecom Testing apparatus and method thereof
JP4546218B2 (ja) * 2004-11-05 2010-09-15 Necエンジニアリング株式会社 負荷試験方法および負荷試験システム
JP2006214839A (ja) * 2005-02-03 2006-08-17 Fujitsu Ltd メモリ内蔵デバイスへのテストパターン発生装置及びテストパターン発生方法
US8019333B2 (en) * 2005-03-14 2011-09-13 Qualcomm Incorporated Apparatus and methods for product acceptance testing on a wireless device
DE602005002131T2 (de) * 2005-05-20 2008-05-15 Verigy (Singapore) Pte. Ltd. Prüfvorrichtung mit Anpassung des Prüfparameters
JP2006352290A (ja) 2005-06-14 2006-12-28 Nec Commun Syst Ltd シナリオ作成装置、試験システム、シナリオ作成方法及びプログラム
JP4829889B2 (ja) * 2005-08-25 2011-12-07 株式会社アドバンテスト Tcpハンドリング装置
JP2007096903A (ja) * 2005-09-29 2007-04-12 Rohm Co Ltd パラレルシリアル変換回路およびそれを用いた電子機器
JP2007123623A (ja) * 2005-10-28 2007-05-17 Fujitsu Ltd 半導体試験装置及び方法
US20070168729A1 (en) * 2005-12-06 2007-07-19 Mediatek Inc. System and method for testing and debugging electronic apparatus in single connection port
JP4873533B2 (ja) * 2005-12-15 2012-02-08 富士通株式会社 高速シリアル転送デバイス試験方法、プログラム及び装置
JP4946110B2 (ja) * 2006-03-17 2012-06-06 富士通セミコンダクター株式会社 半導体装置試験方法、半導体装置試験装置および半導体装置試験プログラム
JP2007281801A (ja) * 2006-04-05 2007-10-25 Fuji Xerox Co Ltd 情報処理装置、コンピュータの制御方法及びプログラム
US20070283104A1 (en) * 2006-05-31 2007-12-06 International Business Machines Corporation Concurrent Hardware Selftest for Central Storage
TW200745888A (en) * 2006-06-05 2007-12-16 Inventec Corp Test system for automatically receiving test results and method thereof
JP2008042410A (ja) * 2006-08-03 2008-02-21 Fujitsu Ltd パケット転送試験装置およびパケット転送試験方法
JP2008072191A (ja) 2006-09-12 2008-03-27 Funai Electric Co Ltd リモコン装置
US7698088B2 (en) * 2006-11-15 2010-04-13 Silicon Image, Inc. Interface test circuitry and methods
JP4826788B2 (ja) * 2006-12-07 2011-11-30 横河電機株式会社 デバイステスタ
US7831863B2 (en) * 2007-01-11 2010-11-09 International Business Machines Corporation Method for enhancing the diagnostic accuracy of a VLSI chip
WO2008126179A1 (ja) * 2007-03-15 2008-10-23 Fujitsu Limited ネットワーク検証システム
JP4894575B2 (ja) * 2007-03-16 2012-03-14 ソニー株式会社 半導体評価装置およびその方法、並びにプログラム
US7725793B2 (en) * 2007-03-21 2010-05-25 Advantest Corporation Pattern generation for test apparatus and electronic device
US8102776B2 (en) * 2007-09-05 2012-01-24 Spirent Communications, Inc. Methods and apparatus for generating simulated network traffic
US20100110906A1 (en) * 2008-10-30 2010-05-06 Corrigent Systems Ltd Efficient full mesh load testing of network elements

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001504626A (ja) * 1996-11-19 2001-04-03 テラダイン・インコーポレーテッド データ圧縮を備えたメモリ・テスタ
JP2001134469A (ja) * 1999-08-16 2001-05-18 Advantest Corp 半導体試験用プログラムデバッグ装置
JP2002050196A (ja) * 2000-08-03 2002-02-15 Advantest Corp 半導体メモリ試験装置
JP2006268357A (ja) * 2005-03-23 2006-10-05 Advantest Corp サンプリング装置、及び試験装置

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