WO2010067558A1 - 試験装置および試験方法 - Google Patents

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WO2010067558A1
WO2010067558A1 PCT/JP2009/006610 JP2009006610W WO2010067558A1 WO 2010067558 A1 WO2010067558 A1 WO 2010067558A1 JP 2009006610 W JP2009006610 W JP 2009006610W WO 2010067558 A1 WO2010067558 A1 WO 2010067558A1
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WO
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data
test
packet
sequencer
sequence
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PCT/JP2009/006610
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English (en)
French (fr)
Inventor
優 碁石
浩康 中山
勝 津藤
Original Assignee
株式会社アドバンテスト
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Filing date
Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L43/00—Arrangements for monitoring or testing data switching networks
    • H04L43/50—Testing arrangements
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
    • G01R31/2834—Automated test systems [ATE]; using microprocessors or computers

Definitions

  • the present invention relates to a test apparatus and a test method.
  • this application is a continuation of US application 12/329635 (filing date: December 8, 2008).
  • a device that performs packet communication is known.
  • a test apparatus for testing a device that performs packet communication is also known.
  • Each packet exchanged between devices in packet communication includes redundant data such as a start code, an end code, and a check code in addition to the actual data. Therefore, when testing a device that performs packet communication, the test apparatus has to generate a complicated test pattern including such redundant data.
  • a device that performs packet communication performs a handshake with a communication partner device.
  • a device that performs packet communication performs communication request / rejection exchange, communication start / end response exchange, communication success / failure exchange, and the like with a communication partner device.
  • test apparatus when testing a device that performs packet communication, the test apparatus must perform a handshake with the device under test. The test apparatus must also prepare for the next transmission and transmit an idle packet or the like so that a response can be made immediately while waiting for a response from the device under test during the handshake. Therefore, when testing such a device, the test apparatus had to generate a complicated test pattern.
  • an object of one aspect of the technical innovation (innovation) included in the present specification is to provide a test apparatus and a test method capable of solving the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • an example (exemplary) ⁇ ⁇ is a test apparatus for testing a device under test, and executes a test program for testing the device under test
  • a host sequencer for sequentially designating each packet communicated with the device under test
  • a packet data string storage unit for storing a data string included in each of a plurality of types of packets
  • the packet data string storage unit And a lower sequencer that reads a data sequence of a packet designated by the upper sequencer and generates a test data sequence used for a test with the device under test.
  • a test method for testing a device under test using a test apparatus includes: a host sequencer; A sequencer, and by executing a test program for testing the device under test by the host sequencer, sequentially specifying each packet to be communicated with the device under test, and a plurality of types by the lower sequencer
  • the data sequence of the packet designated by the upper sequencer is read from the packet data sequence storage unit that stores the data sequence included in each of the packets, and the test data sequence used for the test with the device under test is generated
  • a test method is provided.
  • FIG. 1 shows a configuration of a test apparatus 10 according to this embodiment together with a device under test 200.
  • FIG. 2 shows the configuration of the transmission side block 12.
  • FIG. 3 shows an example of the configuration of the data processing unit 32 in the transmission side block 12.
  • FIG. 4 shows an example of the configuration of the transmission unit 34 in the transmission side block 12.
  • FIG. 5 shows the configuration of the receiving side block 14.
  • FIG. 6 shows an example of the configuration of the data processing unit 32 in the receiving side block 14.
  • FIG. 7 shows an example of the configuration of the receiving unit 82 included in the receiving side block 14.
  • FIG. 8 shows the data structure of a procedure, a packet sequence, and a packet.
  • FIG. 9 shows an example of a test program representing a packet sequence.
  • FIG. 10 shows an example of an instruction sequence for generating an idle packet and a data sequence included in the idle packet.
  • FIG. 11 shows an example of an instruction sequence for generating a write packet and a data sequence included in the write packet.
  • FIG. 12 shows an example of processing timing by the upper sequencer 22 and the lower sequencer 28.
  • FIG. 13 shows a processing flow of the test apparatus 10.
  • FIG. 1 shows the configuration of a test apparatus 10 according to the present embodiment, together with a device under test 200.
  • the test apparatus 10 tests a packet communication type device under test 200 that transmits and receives packets.
  • the test apparatus 10 includes a transmission side block 12, a reception side block 14, a main memory 16, and a main control unit 18.
  • the transmission side block 12 transmits packets to the device under test 200 in the order specified by the test program.
  • the receiving block 14 receives a packet from the device under test 200 and determines whether the communication with the device under test 200 is good or bad.
  • the main memory 16 stores a test program for testing the device under test 200. More specifically, the main memory 16 stores a test program representing a packet sequence representing the order of packets to be transmitted to and received from the device under test 200. Further, the main memory 16 stores individual data that is included in a packet to be transmitted or received and is individually determined for each packet.
  • the main control unit 18 transfers the test program and individual data stored in the main memory 16 to the transmission side block 12 and the reception side block 14. Further, the main control unit 18 performs overall control such as start and end of the test apparatus 10.
  • FIG. 2 shows the configuration of the transmission side block 12.
  • the transmission side block 12 includes a sequence storage unit 20, a higher sequencer 22, a packet instruction sequence storage unit 24, a packet data sequence storage unit 26, a lower sequencer 28, a data processing unit 32, and a transmission unit 34. .
  • the sequence storage unit 20 stores a test program representing a packet sequence.
  • the test program is transferred from the main memory 16 to the sequence storage unit 20 prior to or during the test as appropriate.
  • the host sequencer 22 executes the test program stored in the sequence storage unit 20 and sequentially designates each packet to be communicated with the device under test 200.
  • the upper sequencer 22 uses, as an example, the address of an instruction sequence for generating the packet in the packet instruction sequence storage unit 24 (for example, the start address of the instruction sequence) for a packet communicated with the device under test 200. specify.
  • the upper sequencer 22 specifies the address of the data string included in the packet in the packet data string storage unit 26 (for example, the start address of the data string) for the packet communicated with the device under test 200. To do.
  • the upper sequencer 22 individually designates the address of the instruction sequence for generating the packet and the address of the data sequence included in the packet. In this case, when a common instruction sequence or data sequence is specified for two or more packets in the test program, the upper sequencer 22 addresses the same instruction sequence for the two or more packets. Or you may designate the address of the same data string.
  • the packet instruction sequence storage unit 24 stores an instruction sequence for generating each of a plurality of types of packets for each type of packet. For example, the packet instruction sequence storage unit 24 stores an instruction sequence for generating a write packet, an instruction sequence for generating a read packet, an instruction sequence for generating an idle packet, and the like.
  • the packet data string storage unit 26 stores a data string included in each of a plurality of types of packets for each type of packet.
  • the packet data string storage unit 26 may store a data string included in the write packet, a data string included in the read packet, a data string included in the idle packet, and the like.
  • the packet data string storage unit 26 includes a common data storage unit 40, a common data pointer 42, a first individual data storage unit 44-1, a second individual data storage unit 44-2, The individual data pointer 46-1 and the second individual data pointer 46-2 may be included.
  • the common data storage unit 40 stores common data common to each type of packet in a data string included in each of a plurality of types of packets.
  • the common data storage unit 40 stores, for each packet type, a start code indicating the start of the packet, an end code indicating the end of the packet, a command code for identifying the type of the packet, and the like.
  • the common data pointer 42 acquires from the upper sequencer 22 the head address of the block in which the common data included in the packet designated by the upper sequencer 22 is stored. Further, the common data pointer 42 acquires the offset position in the block from the lower sequencer 28. Then, the common data pointer 42 gives an address (for example, an address obtained by adding the offset position to the head address) determined based on the head address and the offset position to the common data storage unit 40, and the common data stored in the address is subjected to data processing. To the unit 32.
  • the first and second individual data storage units 44-1 and 44-2 store individual data to be changed for each packet in a data string included in each of a plurality of types of packets.
  • each of the first and second individual data storage units 44-1 and 44-2 transmits the entity data transmitted to the device under test 200 or the entity data received from the device under test 200 included in each packet. You may remember.
  • the first individual data storage unit 44-1 stores predetermined individual data regardless of the test program to be executed.
  • the second individual data storage unit 44-2 stores individual data that is changed for each test program to be executed.
  • the second individual data storage unit 44-2 receives transfer of individual data from the main memory 16 prior to or during the test.
  • the first and second individual data pointers 46-1 and 46-2 receive from the upper sequencer 22 the head address of the block in which the individual data included in the packet designated by the upper sequencer 22 is stored. Further, the first and second individual data pointers 46-1 and 46-2 obtain the offset position in the block from the lower sequencer 28. The first and second individual data pointers 46-1 and 46-2 specify addresses determined based on the head address and the offset position (for example, an address obtained by adding the offset position to the head address) as the first and second individual data pointers. The data is supplied to the storage units 44-1 and 44-2, and the individual data stored at the address is supplied to the data processing unit 32.
  • the lower sequencer 28 reads the instruction sequence of the packet designated by the upper sequencer 22, that is, the instruction sequence designated by the upper sequencer 22 from the packet instruction sequence storage unit 24, and each instruction included in the read instruction sequence Are executed sequentially. Further, the lower sequencer 28 sequentially reads the data sequence of the packet designated by the upper sequencer 22, that is, the data sequence designated by the upper sequencer 22 from the packet data sequence storage unit 26 in accordance with the execution of the instruction sequence. Then, a test data string used for a test with the device under test 200 is generated.
  • the lower sequencer 28 sets an offset position indicating the position of data corresponding to the executed instruction in the block in which the data string included in the packet designated by the upper sequencer 22 is stored, the common data pointer 42, and the individual sequencer.
  • the data is supplied to the data pointer 46-1 and the individual data pointer 46-2.
  • the lower sequencer 28 may generate an initial value in the first instruction and generate a count value that is incremented every time the instruction to be executed transits as an offset position.
  • the instruction sequence executed by the lower sequencer 28 preferably does not include a forward jump instruction, a branch instruction, or the like. As a result, the lower sequencer 28 can realize high-speed processing with a simple configuration.
  • the lower sequencer 28 gives the data processing unit 32 control data instructing to perform the designated processing (calculation or data conversion) on the read individual data and common data every time the instruction is executed. As a result, the lower sequencer 28 can set the designated data portion in the packet designated by the upper sequencer 22 to data obtained by performing a designated process on the read data.
  • the lower sequencer 28 performs common data, individual data (predetermined individual data regardless of a test program to be executed or individual data changed for each test program to be executed), and
  • the data processing unit 32 designates which of the processed data is output to the data processing unit 32.
  • the lower sequencer 28 designates the common data storage unit 40, the first individual data storage unit 44-1, the second individual data storage unit 44-2, or the designation in the data processing unit 32 every time an instruction is executed.
  • the data processing unit 32 is designated to read out and output data from any of the registers storing the processed data.
  • the lower sequencer 28 can generate a data portion to be changed for each packet in the packet designated by the upper sequencer 22 from the individual data read from the individual data storage unit 44. Further, the lower sequencer 28 can generate a data portion common to each packet type in the packet designated by the upper sequencer 22 from the common data read from the common data storage unit 40. Furthermore, the lower sequencer 28 can set the designated data portion in the packet designated by the upper sequencer 22 to data obtained by performing a designated process on the read data.
  • the lower sequencer 28 may give an end notification to the upper sequencer 22 in response to completion of execution of the instruction sequence of the packet designated by the upper sequencer 22.
  • the upper sequencer 22 can sequentially specify packets in accordance with the progress of execution of the instruction sequence by the lower sequencer 28.
  • the lower sequencer 28 designates the edge timing of the signal to be transmitted to the device under test 200 to the transmission unit 34. For example, the lower sequencer 28 gives a timing signal to the transmission unit 34 to control the edge timing for each packet.
  • the lower sequencer 28 communicates with the lower sequencer 28 on the reception side included in the reception side block 14 shown in FIG. 5 described later.
  • the transmission-side lower sequencer 28 included in the transmission-side block 12 performs a handshake with the reception-side lower sequencer 28 included in the reception-side block 14 and executes the instruction sequence in synchronization with the reception-side lower sequencer 28. can do.
  • the lower sequencer 28 on the transmission side notifies the lower sequencer 28 on the reception side that a test data sequence of a packet designated in advance has been transmitted to the device under test 200.
  • the transmission-side lower sequencer 28 determines whether the data sequence received by the reception unit 82 by the determination unit 84 until the reception-side lower sequencer 28 receives a notification from the transmission-side lower sequencer 28. It can be prohibited.
  • the transmission-side lower sequencer 28 receives a notification from the reception-side lower sequencer 28 that a data sequence that matches the generated test data sequence has been received, and the test data sequence of a packet designated in advance. Is generated.
  • the lower sequencer 28 on the transmission side can transmit a predetermined packet to the device under test 200 after receiving a predetermined packet from the device under test 200.
  • the data processing unit 32 inputs data from the common data storage unit 40, the first individual data storage unit 44-1 and the second individual data storage unit 44-2, and applies the lower sequencer 28 to the input data.
  • the process specified by is output as each data of the test data string.
  • the data processing unit 32 may output the input data as it is as the data of the test data string depending on the content specified by the lower sequencer 28.
  • the transmission unit 34 transmits the test data string output from the data processing unit 32 to the device under test 200.
  • An example of the configuration of the transmission unit 34 will be described with reference to FIG.
  • FIG. 3 shows an example of the configuration of the data processing unit 32 in the transmission side block 12.
  • the data processing unit 32 in the transmission side block 12 includes at least one register 52, a previous stage selection unit 54, at least one computing unit 56, a conversion unit 58, and a subsequent stage selection unit 60.
  • Each of the at least one register 52 stores the operation processing result of the previous cycle.
  • the data processing unit 32 includes a first register 52-1 and a second register 52-2.
  • the pre-stage selection unit 54 For each cycle, the pre-stage selection unit 54 stores the common data from the common data storage unit 40, the individual data storage units 44 (in this example, the first individual data storage unit 44-1 and the second individual data storage unit). 44-2), the data of the respective registers 52 (in this example, the first register 52-1 and the second register 52-2) and the data output from the conversion unit 58, the lower sequencer 28 Select the specified data. Then, the pre-stage selection unit 54 sets each of the selected data for each cycle by the arithmetic unit 56 (in this example, the first arithmetic unit 56-1 and the second arithmetic unit 56 designated by the lower sequencer 28). -2), supplied to the conversion unit 58 or the subsequent stage selection unit 60.
  • the arithmetic unit 56 in this example, the first arithmetic unit 56-1 and the second arithmetic unit 56 designated by the lower sequencer 28.
  • Each of the at least one computing unit 56 is provided corresponding to each of the at least one register 52.
  • the data processing unit 32 includes a first arithmetic unit 56-1 corresponding to the first register 52-1, and a second arithmetic unit 56-2 corresponding to the second register 52-2. including.
  • each of the arithmetic units 56 performs operations such as logical operations, four arithmetic operations, pseudorandom number generation, and error correction code generation.
  • Each of the computing units 56 performs an operation designated by the lower sequencer 28 on the data selected by the previous stage selection unit 54 and stores it in the corresponding register 52 for each cycle.
  • the conversion unit 58 converts the data selected by the previous stage selection unit 54 with a table set in advance for each cycle. As an example, the conversion unit 58 performs data conversion such as 8b-10b conversion. Then, the conversion unit 58 outputs the converted data.
  • the post-selection unit 60 selects the data selected by the pre-selection unit 54 for each cycle (in this example, the common data storage unit 40, the first individual data storage unit 44-1 or the second individual data storage unit 44- 2), data in at least one register 52, and data output from the converter 58, data corresponding to the designated packet is selected. Then, the subsequent stage selection unit 60 outputs the selected data as each data of the test data string.
  • FIG. 4 shows an example of the configuration of the transmission unit 34 in the transmission side block 12.
  • the transmission unit 34 includes a serializer 72, a format controller 74, and a driver 76.
  • the serializer 72 converts the test data string received from the data processing unit 32 into a serial waveform pattern.
  • the format controller 74 generates a signal having a waveform corresponding to the waveform pattern received from the serializer 72. Further, the format controller 74 outputs a signal having a waveform whose logic changes at the edge timing specified by the lower sequencer 28.
  • the driver 76 supplies the signal output from the format controller 74 to the device under test 200.
  • FIG. 5 shows the configuration of the receiving side block 14.
  • the reception side block 14 has substantially the same configuration and function as the transmission side block 12 shown in FIG.
  • members of the receiving block 14 members having substantially the same configurations and functions as those of the transmitting block 12 are denoted by the same reference numerals, and description thereof is omitted except for differences.
  • the reception side block 14 includes a sequence storage unit 20, a higher sequencer 22, a packet instruction sequence storage unit 24, a packet data sequence storage unit 26, a lower sequencer 28, a data processing unit 32, a reception unit 82, a determination Part 84.
  • the receiving unit 82 receives a packet data string from the device under test 200. An example of the configuration of the receiving unit 82 will be described with reference to FIG.
  • the data processing unit 32 in the receiving side block 14 inputs the data string received by the receiving unit 82 and outputs the input data string together with the generated test data string.
  • An example of the configuration of the data processing unit 32 will be described with reference to FIG.
  • the lower sequencer 28 in the receiving block 14 outputs a data string expected to be output from the device under test 200 as a test data string. Further, the lower sequencer 28 in the receiving side block 14 designates the strobe timing for capturing the data value of the signal output from the device under test 200 to the receiving unit 82.
  • the determination unit 84 receives the test data sequence and the data sequence received by the receiving unit 82 from the data processing unit 32.
  • the determining unit 84 determines the quality of communication with the device under test 200 based on the result of comparing the data sequence received by the receiving unit 82 with the test data sequence.
  • the determination unit 84 includes a logical comparison unit that compares whether the data sequence received by the reception unit 82 matches the test data sequence, and a fail memory that stores the comparison result.
  • the lower sequencer 28 in the reception side block 14 communicates with the lower sequencer 28 on the transmission side included in the transmission side block 12 shown in FIG.
  • the receiving side lower sequencer 28 included in the receiving side block 14 performs a handshake with the transmitting side lower sequencer 28 included in the transmitting side block 12, and executes the instruction sequence in synchronization with the transmitting side lower sequencer 28. can do.
  • the reception-side lower sequencer 28 notifies the transmission-side lower sequencer 28 that a data sequence that matches the test data sequence generated by the reception-side lower sequencer 28 has been received.
  • the low-order sequencer 28 on the transmission side receives a notification from the low-order sequencer 28 on the reception side that it has received a data sequence that matches the generated test data sequence, and generates a test data sequence for a packet designated in advance. can do.
  • the reception-side lower sequencer 28 determines that the determination unit 84 until receiving a notification from the transmission-side lower sequencer 28 that a test data string of a packet designated in advance has been transmitted to the device under test 200. The determination of pass / fail of the data string received by the receiving unit 82 is prohibited. Thereby, the lower sequencer 28 on the receiving side can determine whether or not a response according to the predetermined packet is output from the device under test 200 after transmitting the predetermined packet to the device under test 200.
  • FIG. 6 shows an example of the configuration of the data processing unit 32 in the receiving side block 14.
  • the data processing unit 32 in the reception side block 14 has substantially the same configuration and function as the data processing unit 32 in the transmission side block 12 shown in FIG.
  • the members included in the data processing unit 32 in the receiving side block 14 the members having substantially the same configuration and function as the members included in the data processing unit 32 in the transmitting side block 12 are denoted by the same reference numerals and are different. Description is omitted except for this.
  • the upstream selection unit 54 in the reception side block 14 further supplies the data received by the reception unit 82 to the downstream selection unit 60 for each cycle. Further, the post-stage selection unit 60 in the reception side block 14 further outputs the data received by the reception unit 82 supplied from the pre-stage selection unit 54 together with the data of the test data sequence for each cycle. Thereby, the data processing unit 32 in the receiving side block 14 can input the data string received by the receiving unit 82 and output the input data string together with the generated test data string.
  • FIG. 7 shows an example of the configuration of the receiving unit 82 included in the receiving side block 14.
  • the receiving unit 82 includes a level comparator 86, a timing comparator 88, a deserializer 90, and a phase adjusting unit 92.
  • the level comparator 86 compares the signal output from the device under test 200 with a threshold value and outputs a logic signal.
  • the timing comparator 88 sequentially takes in the logic signal data output by the level comparator 86 at the strobe timing specified by the lower sequencer 28.
  • the deserializer 90 converts the data sequence captured by the timing comparator 88 into a parallel test data sequence.
  • the phase adjustment unit 92 detects the specific code at the head of the packet, and adjusts the parallel test data cut-out phase by the deserializer 90.
  • FIG. 8 shows the data structure of the procedure, packet sequence, and packet.
  • the test apparatus 10 executes a test program including one or more continuous procedures. Each procedure defines a sequence of packets to be transmitted to the device under test 200 or a sequence of packets expected to be received from the device under test 200.
  • the host sequencer 22 executes such a test program and sequentially designates a packet to be transmitted to the device under test 200 and a packet to be received from the device under test 200. Then, the lower sequencer 28 sequentially receives packet designations from the upper sequencer 22, executes an instruction sequence for generating the designated packet, and generates a data sequence included in the packet.
  • Each packet includes, for example, a start code and an end code. Further, each packet includes a command representing the type of the packet. Such start code, end code, and command are common data common to each type of packet. Therefore, the lower sequencer 28 reads out and generates such common data from the address specified by the upper sequencer 22 in the common data storage unit 40 in which the common data is stored.
  • Each packet includes actual data such as an address for specifying the storage location of the device under test 200, write data to the device under test 200, and read data from the device under test 200.
  • entity data is individual data that is changed for each packet. Accordingly, the lower sequencer 28 reads out and generates such individual data from the address specified by the upper sequencer 22 in the individual data storage unit 44 in which the individual data is stored.
  • Each packet includes a check code for detecting an error in data included in the packet.
  • a check code or the like is calculated by performing an operation on each data included in the packet. Accordingly, the lower sequencer 28 generates such a check code by causing the calculator 56 in the data processing unit 32 to calculate.
  • Each packet may include data converted according to a predetermined rule such as 8b-10b conversion. In this case, the lower sequencer 28 further converts each of the generated data by the conversion unit 58 and outputs the converted data.
  • FIG. 9 shows an example of a test program representing a packet sequence.
  • the upper sequencer 22 has a plurality of instructions sequentially executed as shown in FIG. 9, a packet type and a parameter described corresponding to each of the plurality of instructions, and a corresponding type of packet.
  • the test program in which the instruction sequence for generating the address and the address indicating the storage position of the data sequence are described is executed.
  • the test program includes, as an example, a NOP instruction, an IDXI instruction, an EXIT instruction, and the like.
  • the NOP instruction generates a packet associated with the NOP instruction once, and transitions execution to the next instruction.
  • the IDXI instruction repeatedly generates a packet associated with the IDIX instruction a specified number of times, and transitions execution to the next instruction.
  • the EXIT instruction generates a packet associated with the EXIT instruction once, and ends the execution of the packet sequence.
  • the test program can include not only such instructions, but may include, for example, a branch instruction that branches the next instruction to be executed depending on whether or not a specified condition is met.
  • test program describes, for example, a write packet, a read packet, and a packet type for identifying an idle packet generated by repeating a predetermined code.
  • test program includes, as an example, a start address in which an instruction sequence for generating the packet is stored, a start address of common data included in the packet, and a start address of individual data included in the packet.
  • FIG. 10 shows an example of a command sequence for generating an idle packet and a data sequence included in the idle packet.
  • FIG. 11 shows an example of an instruction sequence for generating a write packet and a data sequence included in the write packet.
  • the lower sequencer 28 as shown in FIG. 10 and FIG. 11, a plurality of instructions executed sequentially, control data corresponding to each of the plurality of instructions, and output corresponding to each of the plurality of instructions.
  • An instruction sequence including information specifying a storage location of data to be executed is executed.
  • the instruction sequence designates, for example, the common data storage unit 40, the individual data storage unit 44, the register 52, or the conversion unit 58 as a data storage location.
  • a hexadecimal value such as 0x0F or 0x01 specifies the common data storage unit 40 as a data storage location.
  • the DB 1 designates the first individual data storage unit 44-1 as a data storage location.
  • the DB 2 designates the second individual data storage unit 44-2 as a data storage location.
  • REG1 designates the first register 52-1 as a data storage location.
  • the instruction sequence includes a NOP instruction, an IDXI instruction, an RTN instruction, and the like.
  • the NOP instruction outputs once the data stored at the address specified by the pointer in the storage location associated with the NOP instruction, and shifts execution to the next instruction.
  • the IDXI instruction repeatedly outputs the data stored at the address specified by the pointer at the storage location associated with the IDIX instruction for the specified number of times, and transitions execution to the next instruction.
  • the RTN instruction outputs once the data stored at the address specified by the pointer in the storage location associated with the RTN instruction, and returns execution to the upper sequencer 22.
  • the instruction sequence executed by the lower sequencer 28 preferably does not include a forward jump instruction, a branch instruction, or the like. As a result, the lower sequencer 28 can realize high-speed processing with a simple configuration.
  • the instruction sequence includes an arithmetic expression given to the arithmetic unit 56 as control data.
  • ⁇ DB1 or REG1 REG1 ⁇ DB2).
  • the instruction sequence may specify the conversion process by the conversion unit 58 as control data.
  • FIG. 12 shows an example of processing timing by the upper sequencer 22 and the lower sequencer 28.
  • the host sequencer 22 starts executing the packet sequence in response to receiving a start signal from the main control unit 18.
  • the upper sequencer 22 designates the packets in the order corresponding to the packet sequence.
  • the lower sequencer 28 executes an instruction sequence for generating the packet in response to the designation of the packet from the upper sequencer 22.
  • the upper sequencer 22 may specify the next packet to the lower sequencer 28 during execution of an instruction sequence of a packet by the lower sequencer 28 (that is, before completion of the instruction sequence).
  • the lower sequencer 28 can start executing the instruction sequence of the next packet immediately after executing the last instruction (RTN instruction) of a packet (for example, in the next cycle).
  • FIG. 13 shows a processing flow of the test apparatus 10.
  • the host sequencer 22 executes a test program and sequentially designates each packet to be communicated with the device under test 200 (S11, S16).
  • the lower sequencer 28 receives the packet designation from the upper sequencer 22, the lower sequencer 28 repeatedly executes the processing from step S12 to step S15.
  • the lower sequencer 28 When the lower sequencer 28 receives the designation of the packet, the lower sequencer 28 calls the instruction sequence for generating the packet from the packet instruction sequence storage unit 24 and sequentially executes the instruction from the head instruction. The lower sequencer 28 performs steps S13 and S14 every time each instruction is executed (S12, S15).
  • step S13 the lower sequencer 28 outputs data corresponding to the instruction. Further, in step S14, the lower sequencer 28 executes an operation or data conversion corresponding to the instruction. The lower sequencer 28 executes step S13 and step S14 in parallel.
  • the lower sequencer 28 executes the last instruction, the lower sequencer 28 returns the processing to the upper sequencer 22 and receives the designation of the next packet from the upper sequencer 22 (S15). Then, when the processing up to the last packet in the packet sequence is completed, the upper sequencer 22 ends the flow (S16).
  • the test program representing the packet sequence and the instruction sequence in the packet are executed by separate sequencers.
  • description of a program can be simplified.
  • the instruction sequence and data for generating a common type of packet can be shared, the amount of information to be stored can be reduced.
  • test apparatus 10 individually designates the address of the instruction sequence executed by the lower sequencer 28 and the address of the data sequence read by the lower sequencer 28 from the upper sequencer 22. Thereby, according to the test apparatus 10, different data sequences can be generated by the same command sequence. Therefore, according to the test apparatus 10, since it is not necessary to store a plurality of identical instruction sequences, the amount of information to be stored can be reduced.
  • the data processing unit 32 executes a specified process (that is, calculation or conversion) on the data read from the common data storage unit 40 and the individual data storage unit 44. . That is, the data processing unit 32 can generate data conversion and error detection codes to be processed in accordance with the definition of the lower layer (layer close to the physical layer) in packet communication.
  • the test apparatus 10 it is only necessary to generate an instruction sequence and a data sequence for outputting upper layer data in packet communication and separately specify processing in the lower layer in packet communication. The description can be simplified and the amount of information to be stored can be reduced.
  • the test apparatus 10 includes a transmission side block 12 that generates a test data sequence for transmitting a signal to the device under test 200, and test data for comparison with a signal received from the device under test 200.
  • the receiving side block 14 that generates a column is separated from each other, and each has a higher sequencer 22 and a lower sequencer 28.
  • the test apparatus 10 can communicate between the lower sequencer 28 on the transmission side and the lower sequencer 28 on the reception side. Thereby, according to the test apparatus 10, for example, it is easy to start an operation on the reception side using an event generated on the transmission side as a trigger, or to start an operation on the transmission side using an event generated on the reception side as a trigger. It becomes.
  • test apparatus 10 may be configured to include a plurality of sets of the transmission side block 12 and the reception side block 14.
  • the main control unit 18 gives a separate sequence (separate test program) to each of the set of the transmission side block 12 and the reception side block 14 and causes them to be executed independently of each other.
  • the test apparatus 10 can operate each of the set of the transmission side block 12 and the reception side block 14 asynchronously with each other.
  • the main control unit 18 may operate each set of the transmission side block 12 and the reception side block 14 in synchronization with each other. In this case, the main control unit 18 gives the same sequence (the same test program) to each of the set of the transmission side block 12 and the reception side block 14 and starts execution in synchronization with each other.
  • the test apparatus 10 can test a plurality of devices under test 200 having the same type or different types of packet communication type interfaces in parallel.
  • Test apparatus 12 Transmission side block 14 Reception side block 16 Main memory 18 Main control part 20 Sequence memory

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Abstract

　被試験デバイスを試験する試験装置であって、被試験デバイスを試験するための試験プログラムを実行して、被試験デバイスとの間で通信する各パケットを順次指定する上位シーケンサと、複数種類のパケットのそれぞれに含まれるデータ列を記憶するパケットデータ列記憶部と、パケットデータ列記憶部から、上位シーケンサにより指定されたパケットのデータ列を読み出して、被試験デバイスとの間の試験に用いる試験データ列を生成する下位シーケンサと、を備える試験装置を備える。

Description

試験装置および試験方法
　本発明は、試験装置および試験方法に関する。米国において本出願は、米国出願１２／３２９６３５（出願日：２００８年１２月８日）の継続出願である。
　パケット通信をするデバイスが知られている。また、パケット通信をするデバイスを試験する試験装置も知られている。
　パケット通信においてデバイス間でやり取りされる各パケットには、実体データの他に、スタートコード、エンドコードおよびチェックコード等の冗長データが含まれる。従って、試験装置は、パケット通信をするデバイスを試験する場合、このような冗長データを含んだ複雑な試験パターンを発生しなければならなかった。
　また、パケット通信をするデバイスは、通信相手のデバイスとハンドシェイクを実行する。パケット通信をするデバイスは、一例として、通信相手のデバイスと、通信の要求および拒否のやり取り、通信の開始および終了の応答のやり取り、通信の成功および失敗のやり取り等を実行する。
　更に、パケット通信をするデバイスを試験する場合、試験装置は、被試験デバイスとハンドシェイクを実行しなければならない。また、試験装置は、ハンドシェイク中において被試験デバイスからの応答を待機している間も、直ぐに応答ができるように次の送信の準備およびアイドルパケット等を送信しなければならない。従って、試験装置は、このようなデバイスを試験する場合、複雑な試験パターンを発生しなければならなかった。
　そこで本明細書に含まれる技術革新（イノベーション）の１つの側面においては、上記の課題を解決することのできる試験装置および試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　即ち、本明細書に含まれるイノベーションに関連する側面による装置の一つの例 (exemplary) によると、被試験デバイスを試験する試験装置であって、前記被試験デバイスを試験するための試験プログラムを実行して、前記被試験デバイスとの間で通信する各パケットを順次指定する上位シーケンサと、複数種類のパケットのそれぞれに含まれるデータ列を記憶するパケットデータ列記憶部と、前記パケットデータ列記憶部から、前記上位シーケンサにより指定されたパケットのデータ列を読み出して、前記被試験デバイスとの間の試験に用いる試験データ列を生成する下位シーケンサと、を備える試験装置を提供する。
　また、本明細書に含まれるイノベーションに関連する側面による方法の一つの例（exemplary）によると、試験装置により被試験デバイスを試験する試験方法であって、前記試験装置は、上位シーケンサと、下位シーケンサとを備え、前記上位シーケンサにより、前記被試験デバイスを試験するための試験プログラムを実行して、前記被試験デバイスとの間で通信する各パケットを順次指定し、前記下位シーケンサにより、複数種類のパケットのそれぞれに含まれるデータ列を記憶するパケットデータ列記憶部から、前記上位シーケンサにより指定されたパケットのデータ列を読み出して、前記被試験デバイスとの間の試験に用いる試験データ列を生成する試験方法を提供する。
　なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
図１は、本実施形態に係る試験装置１０の構成を、被試験デバイス２００とともに示す。 図２は、送信側ブロック１２の構成を示す。 図３は、送信側ブロック１２内のデータ処理部３２の構成の一例を示す。 図４は、送信側ブロック１２内の送信部３４の構成の一例を示す。 図５は、受信側ブロック１４の構成を示す。 図６は、受信側ブロック１４内のデータ処理部３２の構成の一例を示す。 図７は、受信側ブロック１４が有する受信部８２の構成の一例を示す。 図８は、プロシージャ、パケットシーケンスおよびパケットのデータ構成を示す。 図９は、パケットシーケンスを表わす試験プログラムの一例を示す。 図１０は、アイドルパケットを生成するための命令列、および、アイドルパケットに含まれるデータ列の一例を示す。 図１１は、ライトパケットを生成するための命令列およびライトパケットに含まれるデータ列の一例を示す。 図１２は、上位シーケンサ２２および下位シーケンサ２８による処理タイミングの一例を示す。 図１３は、試験装置１０の処理フローを示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本実施形態に係る試験装置１０の構成を、被試験デバイス２００とともに示す。試験装置１０は、パケットを送信および受信するパケット通信型の被試験デバイス２００を試験する。
　試験装置１０は、送信側ブロック１２と、受信側ブロック１４と、メインメモリ１６と、メイン制御部１８とを備える。送信側ブロック１２は、試験プログラムにより指定された順序でパケットを被試験デバイス２００に送信する。受信側ブロック１４は、被試験デバイス２００からパケットを受信して、被試験デバイス２００との間の通信の良否を判定する。
　メインメモリ１６は、被試験デバイス２００を試験するための試験プログラムを記憶する。より詳しくは、メインメモリ１６は、被試験デバイス２００に対して送信すべきパケットおよび被試験デバイス２００から受信するべきパケットの順序を表わすパケットシーケンスを表わす試験プログラムを記憶する。更に、メインメモリ１６は、送信または受信するべきパケット内に含められる、それぞれのパケット毎に個別に定められる個別データを記憶する。
　メイン制御部１８は、メインメモリ１６に記憶された試験プログラムおよび個別データを送信側ブロック１２および受信側ブロック１４に転送する。また、メイン制御部１８は、当該試験装置１０の開始および終了等の全体の制御を実行する。
　図２は、送信側ブロック１２の構成を示す。送信側ブロック１２は、シーケンス記憶部２０と、上位シーケンサ２２と、パケット命令列記憶部２４と、パケットデータ列記憶部２６と、下位シーケンサ２８と、データ処理部３２と、送信部３４とを有する。
　シーケンス記憶部２０は、パケットシーケンスを表わす試験プログラムを記憶する。シーケンス記憶部２０は、試験に先立ってまたは試験中において適宜に、メインメモリ１６から試験プログラムが転送される。
　上位シーケンサ２２は、シーケンス記憶部２０に記憶された試験プログラムを実行して、被試験デバイス２００との間で通信する各パケットを順次指定する。上位シーケンサ２２は、一例として、被試験デバイス２００との間で通信するパケットについて、パケット命令列記憶部２４内における当該パケットを発生するための命令列のアドレス（例えば当該命令列の先頭アドレス）を指定する。更に、上位シーケンサ２２は、一例として、被試験デバイス２００との間で通信するパケットについて、パケットデータ列記憶部２６内における当該パケットに含まれるデータ列のアドレス（例えばデータ列の先頭アドレス）を指定する。
　このように上位シーケンサ２２は、パケットを発生させるための命令列のアドレスと、当該パケットに含まれるデータ列のアドレスを個別に指定する。なお、この場合において、試験プログラム中において、２以上のパケットに対して共通する命令列またはデータ列が指定されている場合に、上位シーケンサ２２は、当該２以上のパケットについて同一の命令列のアドレスまたは同一のデータ列のアドレスを指定してもよい。
　パケット命令列記憶部２４は、複数種類のパケットのそれぞれを発生するための命令列を、パケットの種類毎に記憶する。パケット命令列記憶部２４は、一例として、ライトパケットを発生するための命令列、リードパケットを発生するための命令列、および、アイドルパケットを発生するための命令列等を記憶する。
　パケットデータ列記憶部２６は、複数種類のパケットのそれぞれに含まれるデータ列を、パケットの種類毎に記憶する。パケットデータ列記憶部２６は、一例として、ライトパケットに含まれるデータ列、リードパケットに含まれるデータ列、および、アイドルパケットに含まれるデータ列等を記憶してよい。
　パケットデータ列記憶部２６は、一例として、共通データ記憶部４０と、共通データポインタ４２と、第１の個別データ記憶部４４－１と、第２の個別データ記憶部４４－２と、第１の個別データポインタ４６－１と、第２の個別データポインタ４６－２とを含んでよい。共通データ記憶部４０は、複数種類のパケットのそれぞれに含まれるデータ列中における、パケットの種類毎に共通の共通データを記憶する。共通データ記憶部４０は、一例として、パケットの種類毎に、パケットの始まりを示すスタートコード、パケットの終わりを示すエンドコード、および、当該パケットの種別を識別するためのコマンドコード等を記憶する。
　共通データポインタ４２は、上位シーケンサ２２により指定されたパケットに含まれる共通データが格納されたブロックの先頭アドレスを、上位シーケンサ２２から取得する。更に、共通データポインタ４２は、当該ブロック内におけるオフセット位置を、下位シーケンサ２８から取得する。そして、共通データポインタ４２は、先頭アドレスおよびオフセット位置に基づき定まるアドレス（例えば先頭アドレスにオフセット位置を加算したアドレス）を共通データ記憶部４０に与えて、当該アドレスに格納された共通データをデータ処理部３２へ供給させる。
　第１及び第２の個別データ記憶部４４－１、４４－２は、複数種類のパケットのそれぞれに含まれるデータ列中における、パケット毎に変更する個別データを記憶する。第１及び第２の個別データ記憶部４４－１、４４－２は、一例として、各パケットに含まれる、被試験デバイス２００に対して送信する実体データまたは被試験デバイス２００から受信する実体データを記憶してよい。
　第１の個別データ記憶部４４－１は、実行される試験プログラムに関わらず予め定められた個別データを記憶する。第２の個別データ記憶部４４－２は、実行される試験プログラム毎に変更される個別データを記憶する。第２の個別データ記憶部４４－２は、一例として、試験に先立ってまたは試験中において適宜に、メインメモリ１６から個別データの転送を受ける。
　第１及び第２の個別データポインタ４６－１、４６－２は、上位シーケンサ２２により指定されたパケットに含まれる個別データが格納されたブロックの先頭アドレスを、上位シーケンサ２２から受け取る。更に、第１及び第２の個別データポインタ４６－１、４６－２は、当該ブロック内におけるオフセット位置を、下位シーケンサ２８から取得する。そして、第１及び第２の個別データポインタ４６－１、４６－２は、先頭アドレスおよびオフセット位置に基づき定まるアドレス（例えば先頭アドレスにオフセット位置を加算したアドレス）を第１及び第２の個別データ記憶部４４－１、４４－２に与えて、当該アドレスに格納された個別データをデータ処理部３２へ供給させる。
　下位シーケンサ２８は、上位シーケンサ２２により指定されたパケットの命令列、即ち、上位シーケンサ２２によりアドレスが指定された命令列をパケット命令列記憶部２４から読み出して、読み出した命令列に含まれる各命令を順次に実行する。更に、下位シーケンサ２８は、上位シーケンサ２２により指定されたパケットのデータ列、即ち、上位シーケンサ２２によりアドレスが指定されたデータ列を、命令列の実行に従って順次にパケットデータ列記憶部２６から読み出して、被試験デバイス２００との間の試験に用いる試験データ列を生成する。
　下位シーケンサ２８は、一例として、上位シーケンサ２２により指定されたパケットに含まれるデータ列が格納されたブロック中における、実行した命令に対応するデータの位置を表わすオフセット位置を、共通データポインタ４２、個別データポインタ４６－１および個別データポインタ４６－２に供給する。この場合において、下位シーケンサ２８は、最初の命令において初期値を発生して、実行する命令が遷移する毎にインクリメントされるカウント値を、オフセット位置として発生してもよい。なお、下位シーケンサ２８により実行される命令列は、前方向ジャンプ命令および分岐命令等を含まないことが好ましい。これにより、下位シーケンサ２８は、簡易な構成により高速な処理を実現することができる。
　また、下位シーケンサ２８は、命令の実行毎に、読み出した個別データおよび共通データに対して指定した処理（演算またはデータ変換）を施すことを指示する制御データをデータ処理部３２に与える。これにより、下位シーケンサ２８は、上位シーケンサ２２により指定されたパケット中における、指定されたデータ部分を、読み出したデータに対して指定した処理を施したデータとすることができる。
　また、下位シーケンサ２８は、命令の実行毎に、共通データ、個別データ（実行される試験プログラムに関わらず予め定められた個別データまたは実行される試験プログラム毎に変更される個別データ）、および、データ処理部３２が処理を施したデータのいずれを出力するかを、データ処理部３２に対して指定する。即ち、下位シーケンサ２８は、命令の実行毎に、共通データ記憶部４０、第１の個別データ記憶部４４－１、第２の個別データ記憶部４４－２、または、データ処理部３２内の指定した処理を施したデータが格納されたレジスタのいずれからデータを読み出して出力するかを、データ処理部３２に対して指定する。
　これにより、下位シーケンサ２８は、上位シーケンサ２２により指定されたパケット中における、パケット毎に変更すべきデータ部分を個別データ記憶部４４から読み出した個別データから生成することができる。更に、下位シーケンサ２８は、上位シーケンサ２２により指定されたパケット中における、パケットの種類毎に共通するデータ部分を共通データ記憶部４０から読み出した共通データから生成することができる。また、更に、下位シーケンサ２８は、上位シーケンサ２２により指定されたパケット中における、指定されたデータ部分を、読み出したデータに対して指定した処理を施したデータとすることができる。
　また、下位シーケンサ２８は、上位シーケンサ２２により指定されたパケットの命令列の実行が完了したことに応じて、終了通知を上位シーケンサ２２に与えてよい。これにより、上位シーケンサ２２は、下位シーケンサ２８による命令列の実行の進行に応じて、順次にパケットを指定することができる。
　また、下位シーケンサ２８は、送信部３４に対して、被試験デバイス２００に対して送信する信号のエッジタイミングの指定を行う。下位シーケンサ２８は、一例として、送信部３４に対してタイミング信号を与えて、パケット毎にエッジタイミングを制御する。
　また、下位シーケンサ２８は、後述する図５に示される受信側ブロック１４が有する受信側の下位シーケンサ２８と通信を行う。これにより、送信側ブロック１２が有する送信側の下位シーケンサ２８は、受信側ブロック１４が有する受信側の下位シーケンサ２８とハンドシェイクを行って、受信側の下位シーケンサ２８と同期して命令列を実行することができる。
　送信側の下位シーケンサ２８は、一例として、予め指定されたパケットの試験データ列を被試験デバイス２００に送信したことを受信側の下位シーケンサ２８に通知する。これにより、送信側の下位シーケンサ２８は、受信側の下位シーケンサ２８に、送信側の下位シーケンサ２８からの通知を受けるまでの間、判定部８４による受信部８２が受信したデータ列の良否判定を禁止させることができる。
　また、送信側の下位シーケンサ２８は、一例として、受信側の下位シーケンサ２８から、生成した試験データ列と一致するデータ列を受信したことの通知を受けて、予め指定されたパケットの試験データ列を生成する。これにより、送信側の下位シーケンサ２８は、所定のパケットを被試験デバイス２００から受信した後に、予め定められたパケットを被試験デバイス２００に送信することができる。
　データ処理部３２は、共通データ記憶部４０、第１の個別データ記憶部４４－１および第２の個別データ記憶部４４－２からのデータを入力して、入力したデータに対して下位シーケンサ２８により指定された処理をして試験データ列の各データとして出力する。なお、データ処理部３２は、下位シーケンサ２８による指定の内容によっては、入力したデータをそのまま試験データ列のデータとして出力してもよい。データ処理部３２の構成の一例については、図３において説明する。
　送信部３４は、データ処理部３２から出力された試験データ列を、被試験デバイス２００に対して送信する。送信部３４の構成の一例については、図４において説明する。
　図３は、送信側ブロック１２内のデータ処理部３２の構成の一例を示す。送信側ブロック１２内のデータ処理部３２は、一例として、少なくとも１つのレジスタ５２と、前段選択部５４と、少なくとも１つの演算器５６と、変換部５８と、後段選択部６０とを含む。
　少なくとも１つのレジスタ５２のそれぞれは、前サイクルの演算処理結果を記憶する。本例においては、データ処理部３２は、第１のレジスタ５２－１と、第２のレジスタ５２－２とを含む。
　前段選択部５４は、サイクル毎に、共通データ記憶部４０からの共通データ、それぞれの個別データ記憶部４４（本例においては第１の個別データ記憶部４４－１および第２の個別データ記憶部４４－２）からの個別データ、それぞれのレジスタ５２（本例においては第１のレジスタ５２－１および第２のレジスタ５２－２）のデータおよび変換部５８が出力するデータから、下位シーケンサ２８により指定されたデータを選択する。そして、前段選択部５４は、サイクル毎に、選択したデータのそれぞれを、下位シーケンサ２８により指定された、演算器５６（本例においては第１の演算器５６－１および第２の演算器５６－２）、変換部５８または後段選択部６０に供給する。
　少なくとも１つの演算器５６のそれぞれは、少なくとも１つのレジスタ５２のそれぞれに対応して設けられる。本例においては、データ処理部３２は、第１のレジスタ５２－１に対応する第１の演算器５６－１と、第２のレジスタ５２－２に対応する第２の演算器５６－２とを含む。演算器５６のそれぞれは、一例として、論理演算、四則演算、擬似乱数発生および誤り訂正符号生成等の演算を行う。演算器５６のそれぞれは、サイクル毎に、前段選択部５４により選択されたデータに対して、下位シーケンサ２８により指定された演算をして対応するレジスタ５２に格納する。
　変換部５８は、サイクル毎に、前段選択部５４が選択したデータを予め設定されたテーブルにより変換する。変換部５８は、一例として、８ｂ－１０ｂ変換等のデータ変換を行う。そして、変換部５８は、変換したデータを出力する。
　後段選択部６０は、サイクル毎に、前段選択部５４が選択したデータ（本例においては、共通データ記憶部４０、第１の個別データ記憶部４４－１または第２の個別データ記憶部４４－２からのデータ）、少なくとも１つのレジスタ５２内のデータ、および変換部５８が出力するデータから、指定されたパケットに応じたデータを選択する。そして、後段選択部６０は、選択したデータを試験データ列の各データとして、出力する。
　図４は、送信側ブロック１２内の送信部３４の構成の一例を示す。送信部３４は、一例として、シリアライザ７２と、フォーマットコントローラ７４と、ドライバ７６とを含む。
　シリアライザ７２は、データ処理部３２から受け取った試験データ列をシリアルの波形パターンに変換する。フォーマットコントローラ７４は、シリアライザ７２から受け取った波形パターンに応じた波形を有する信号を生成する。更に、フォーマットコントローラ７４は、下位シーケンサ２８により指定されたエッジタイミングにおいて、論理が変化する波形の信号を出力する。ドライバ７６は、フォーマットコントローラ７４から出力された信号を被試験デバイス２００に供給する。
　図５は、受信側ブロック１４の構成を示す。受信側ブロック１４は、図２に示される送信側ブロック１２と略同一の構成および機能を有する。受信側ブロック１４が有する部材のうち、送信側ブロック１２が有する部材と略同一の構成及び機能を部材については、同一の符号を付けて相違点を除き説明を省略する。
　受信側ブロック１４は、シーケンス記憶部２０と、上位シーケンサ２２と、パケット命令列記憶部２４と、パケットデータ列記憶部２６と、下位シーケンサ２８と、データ処理部３２と、受信部８２と、判定部８４とを有する。受信部８２は、被試験デバイス２００からパケットのデータ列を受信する。受信部８２の構成の一例については、図７において説明する。
　受信側ブロック１４内のデータ処理部３２は、受信部８２が受信したデータ列を入力して、入力したデータ列を、生成した試験データ列とともに出力する。データ処理部３２の構成の一例については、図６において説明する。
　受信側ブロック１４内の下位シーケンサ２８は、被試験デバイス２００から出力が期待されるデータ列を、試験データ列として出力する。また、受信側ブロック１４内の下位シーケンサ２８は、受信部８２に対して、被試験デバイス２００から出力された信号のデータ値を取り込むストローブタイミングを指定する。
　判定部８４は、データ処理部３２から、試験データ列および受信部８２が受信したデータ列を受け取る。判定部８４は、受信部８２が受信したデータ列を試験データ列と比較した結果に基づいて、被試験デバイス２００との間の通信の良否を判定する。判定部８４は、一例として、受信部８２が受信したデータ列と試験データ列とが一致するか否かを比較する論理比較部と、比較結果を記憶するフェイルメモリとを含む。
　また、受信側ブロック１４内の下位シーケンサ２８は、図２に示される送信側ブロック１２が有する送信側の下位シーケンサ２８と通信を行う。これにより、受信側ブロック１４が有する受信側の下位シーケンサ２８は、送信側ブロック１２が有する送信側の下位シーケンサ２８とハンドシェイクを行って、送信側の下位シーケンサ２８と同期して命令列を実行することができる。
　受信側の下位シーケンサ２８は、一例として、当該受信側の下位シーケンサ２８が生成した試験データ列と一致するデータ列を受信したことを送信側の下位シーケンサ２８に通知する。これにより、送信側の下位シーケンサ２８は、受信側の下位シーケンサ２８から、生成した試験データ列と一致するデータ列を受信したことの通知を受けて、予め指定されたパケットの試験データ列を生成することができる。
　また、受信側の下位シーケンサ２８は、一例として、送信側の下位シーケンサ２８から、予め指定されたパケットの試験データ列を被試験デバイス２００に送信したことの通知を受けるまでの間、判定部８４による受信部８２が受信したデータ列の良否判定を禁止する。これにより、受信側の下位シーケンサ２８は、所定のパケットを被試験デバイス２００へ送信した後に、当該所定のパケットに応じた応答が被試験デバイス２００から出力されたか否かを判定することができる。
　図６は、受信側ブロック１４内のデータ処理部３２の構成の一例を示す。受信側ブロック１４内のデータ処理部３２は、図３に示された、送信側ブロック１２内のデータ処理部３２と略同一の構成および機能を有する。受信側ブロック１４内のデータ処理部３２が含む部材のうち、送信側ブロック１２内のデータ処理部３２が含む部材と略同一の構成及び機能を部材については、同一の符号を付けて相違点を除き説明を省略する。
　受信側ブロック１４内の前段選択部５４は、サイクル毎に、更に、受信部８２が受信したデータを後段選択部６０に供給する。また、受信側ブロック１４内の後段選択部６０は、サイクル毎に、更に、前段選択部５４から供給された受信部８２が受信したデータを、試験データ列のデータとともに出力する。これにより、受信側ブロック１４内のデータ処理部３２は、受信部８２が受信したデータ列を入力して、入力したデータ列を、生成した試験データ列とともに出力することができる。
　図７は、受信側ブロック１４が有する受信部８２の構成の一例を示す。受信部８２は、一例として、レベルコンパレータ８６と、タイミングコンパレータ８８と、デシリアライザ９０と、位相調整部９２とを含む。
　レベルコンパレータ８６は、被試験デバイス２００から出力された信号を閾値と比較して、論理信号を出力する。タイミングコンパレータ８８は、下位シーケンサ２８により指定されたストローブタイミングで、レベルコンパレータ８６により出力された論理信号のデータを順次に取り込む。デシリアライザ９０は、タイミングコンパレータ８８により取り込まれたデータ列をパラレルの試験データ列に変換する。位相調整部９２は、パケットの先頭の特定コードを検出して、デシリアライザ９０によるパラレルの試験データの切り出し位相を調整する。
　図８は、プロシージャ、パケットシーケンスおよびパケットのデータ構成を示す。試験装置１０は、１以上の連続したプロシージャを含む試験プログラムを実行する。それぞれのプロシージャは、被試験デバイス２００へ送信すべきパケットのシーケンス、または、被試験デバイス２００から受信するべきと期待されるパケットのシーケンスを定義する。
　上位シーケンサ２２は、このような試験プログラムを実行して、被試験デバイス２００へ送信すべきパケット、および、被試験デバイス２００から受信するべきパケットを順次に指定する。そして、下位シーケンサ２８は、上位シーケンサ２２から順次にパケットの指定を受け、指定されたパケットを発生させるための命令列を実行して、当該パケットに含まれるデータ列を発生させる。
　各パケットには、例えば、スタートコードおよびエンドコードが含まれる。更に、各パケットには、当該パケットの種類を表わすコマンドが含まれる。このようなスタートコード、エンドコードおよびコマンドは、パケットの種類毎に共通の共通データである。従って、下位シーケンサ２８は、このような共通データを、当該共通データが格納された共通データ記憶部４０における、上位シーケンサ２２により指定されたアドレスから読み出して生成する。
　また、各パケットには、被試験デバイス２００の格納位置を指定するアドレス、被試験デバイス２００への書込データ、被試験デバイス２００からの読出データ等の実体データが含まれる。このような実体データは、パケット毎に変更される個別データである。従って、下位シーケンサ２８は、このような個別データを、当該個別データが格納された個別データ記憶部４４における、上位シーケンサ２２により指定されたアドレスから読み出して生成する。
　また、各パケットには、当該パケットに含まれるデータの誤りを検出するためのチェックコード等が含まれる。このようなチェックコード等は、当該パケットに含まれる各データに対して演算を施して算出される。従って、下位シーケンサ２８は、このようなチェックコード等を、データ処理部３２内の演算器５６により演算させて生成する。また、各パケットには、例えば８ｂ－１０ｂ変換等の所定の規則により変換されたデータが含まれていてもよい。この場合、下位シーケンサ２８は、生成したデータのそれぞれを、更に、変換部５８によりデータ変換して出力する。
　図９は、パケットシーケンスを表わす試験プログラムの一例を示す。上位シーケンサ２２は、一例として、図９に示されるような、順次に実行される複数の命令と、複数の命令のそれぞれに対応して記述されたパケットの種類およびパラメータと、対応する種類のパケットを生成するための命令列およびデータ列の格納位置を示すアドレスとが記述された試験プログラムを実行する。
　当該試験プログラムは、一例として、ＮＯＰ命令、ＩＤＸＩ命令およびＥＸＩＴ命令等を含む。ＮＯＰ命令は、当該ＮＯＰ命令に対応付けられたパケットを１回生成して、実行を次の命令に遷移させる。ＩＤＸＩ命令は、当該ＩＤＩＸ命令に対応付けられたパケットを、指定した回数分繰り返して生成して、実行を次の命令に遷移させる。ＥＸＩＴ命令は、当該ＥＸＩＴ命令に対応付けられたパケットを１回生成して、当該パケットシーケンスの実行を終了させる。当該試験プログラムは、このような命令に限らず含むことができ、例えば、指定された条件に一致したか否かに応じて次の実行すべき命令を分岐させる分岐命令等を含んでもよい。
　また、当該試験プログラムは、一例として、ライトパケット、リードパケット、および、所定のコードを繰り返して発生するアイドルパケット等を識別するパケットの種類が記述される。また、当該試験プログラムは、一例として、当該パケットを生成するための命令列が格納された先頭アドレス、当該パケットに含まれる共通データの先頭アドレスおよび当該パケットに含まれる個別データの先頭アドレスを含む。
　図１０は、アイドルパケットを生成するための命令列、および、アイドルパケットに含まれるデータ列の一例を示す。図１１は、ライトパケットを生成するための命令列およびライトパケットに含まれるデータ列の一例を示す。
　下位シーケンサ２８は、一例として、図１０および図１１に示されるような、順次に実行される複数の命令と、複数の命令のそれぞれに対応する制御データと、複数の命令のそれぞれに対応する出力するデータの格納場所を指定する情報とを含む命令列を実行する。当該命令列は、一例として、データの格納場所として、例えば、共通データ記憶部４０、個別データ記憶部４４、レジスタ５２または変換部５８を指定する。
　図１０および図１１の例においては、０ｘ０Ｆまたは０ｘ０１といった十六進数値は、データの格納場所として共通データ記憶部４０を指定する。また、ＤＢ１は、データの格納場所として第１の個別データ記憶部４４－１を指定する。ＤＢ２は、データの格納場所として第２の個別データ記憶部４４－２を指定する。ＲＥＧ１は、データの格納場所として第１のレジスタ５２－１を指定する。
　また、当該命令列は、ＮＯＰ命令、ＩＤＸＩ命令およびＲＴＮ命令等を含む。ＮＯＰ命令は、当該ＮＯＰ命令に対応付けられた格納場所における、ポインタにより指定されたアドレスに格納されたデータを１回出力して、実行を次の命令に遷移させる。ＩＤＸＩ命令は、当該ＩＤＩＸ命令に対応付けられた格納場所における、ポインタにより指定されたアドレスに格納されたデータを指定した回数分繰り返して出力して、実行を次の命令に遷移させる。ＲＴＮ命令は、当該ＲＴＮ命令に対応付けられた格納場所における、ポインタにより指定されたアドレスに格納されたデータを１回出力して、実行を上位シーケンサ２２に戻す。
　なお、下位シーケンサ２８により実行される命令列は、前方向ジャンプ命令および分岐命令等を含まないことが好ましい。これにより、下位シーケンサ２８は、簡易な構成で高速な処理を実現することができる。
　また、当該命令列は、制御データとして、演算器５６に与える演算式を含む。図１１の例においては、当該命令列は、当該第１のレジスタ５２－１のデータと出力するデータとの排他的論理和を、第１のレジスタ５２－１に書き戻す演算式（ＲＥＧ１＝ＲＥＧ１＾ＤＢ１またはＲＥＧ１＝ＲＥＧ１＾ＤＢ２）を含む。これに代えて、当該命令列は、制御データとして、変換部５８による変換処理を指定してもよい。
　図１２は、上位シーケンサ２２および下位シーケンサ２８による処理タイミングの一例を示す。上位シーケンサ２２は、一例として、メイン制御部１８からスタート信号を受けたことに応じて、パケットシーケンスの実行を開始する。上位シーケンサ２２は、パケットシーケンスに応じた順序で、パケットを指定する。そして、下位シーケンサ２８は、上位シーケンサ２２からパケットの指定を受けたことに応じて、当該パケットを発生するための命令列を実行する。
　ここで、上位シーケンサ２２は、下位シーケンサ２８によるあるパケットの命令列の実行中に（即ち、当該命令列の完了前に）、次のパケットの指定を下位シーケンサ２８に対して行ってよい。これにより、下位シーケンサ２８は、あるパケットの最後の命令（ＲＴＮ命令）を実行した直後に（例えば次のサイクルに）、次のパケットの命令列の実行を開始することができる。
　図１３は、試験装置１０の処理フローを示す。まず、上位シーケンサ２２は、試験プログラムを実行して、被試験デバイス２００との間で通信する各パケットを順次指定する（Ｓ１１、Ｓ１６）。そして、下位シーケンサ２８は、上位シーケンサ２２によるパケットの指定を受けると、ステップＳ１２からステップＳ１５の処理を繰り返して実行する。
　下位シーケンサ２８は、パケットの指定を受けると、当該パケットを発生するための命令列を、パケット命令列記憶部２４から呼び出して、先頭の命令から順次に実行する。下位シーケンサ２８は、各命令の実行毎に、ステップＳ１３及びステップＳ１４の処理を行う（Ｓ１２、Ｓ１５）。
　ステップＳ１３において、下位シーケンサ２８は、当該命令に対応するデータを出力する。また、ステップＳ１４において、下位シーケンサ２８は、当該命令に対応する、演算またはデータ変換を実行させる。下位シーケンサ２８は、ステップＳ１３およびステップＳ１４を並行して実行する。
　下位シーケンサ２８は、最後の命令を実行すると、処理を上位シーケンサ２２に戻して、上位シーケンサ２２から次のパケットの指定を受ける（Ｓ１５）。そして、上位シーケンサ２２は、パケットシーケンスにおける最後のパケットまでの処理が完了すると、当該フローを終了する（Ｓ１６）。
　以上のような本実施形態に係る試験装置１０によれば、パケットシーケンスを表わす試験プログラムと、パケット内の命令列とが、別個のシーケンサにより実行される。これにより、試験装置１０によれば、プログラムの記述を簡単にすることができる。更に、試験装置１０によれば、共通の種類のパケットを発生するための命令列およびデータを共用化することができるので、格納する情報量を少なくすることができる。
　更に、本実施形態に係る試験装置１０は、下位シーケンサ２８が実行する命令列のアドレスおよび下位シーケンサ２８が読み出すデータ列のアドレスを、上位シーケンサ２２から個別に指定する。これにより、試験装置１０によれば、同一の命令列によって、異なるデータ列を発生することができる。従って、試験装置１０によれば、同一の命令列を複数個格納しなくてよいので、格納する情報量を少なくすることができる。
　更に、本実施形態に係る試験装置１０は、共通データ記憶部４０および個別データ記憶部４４から読み出したデータに対して指定された処理（即ち、演算または変換）を、データ処理部３２が実行する。即ち、データ処理部３２は、パケット通信における下位層（物理層に近い層）の規定に応じて処理されるべきデータ変換および誤り検出符号を生成することができる。これにより、試験装置１０によれば、パケット通信における上位層のデータを出力させるための命令列およびデータ列を生成して、パケット通信における下位層における処理を別個に指定すればよいので、プログラムの記述を簡単にすることができ、更に、格納する情報量を少なくすることができる。
　更に、本実施形態に係る試験装置１０は、被試験デバイス２００へ信号を送信するための試験データ列を生成する送信側ブロック１２と、被試験デバイス２００から受信した信号と比較するための試験データ列を生成する受信側ブロック１４とを分離して、それぞれに上位シーケンサ２２および下位シーケンサ２８を有する。試験装置１０によれば、送信側および受信側のプログラムを独立に記述できるので、プログラムを簡単にすることができる。そして、試験装置１０は、送信側の下位シーケンサ２８と受信側の下位シーケンサ２８との間で通信することができる。これにより、試験装置１０によれば、例えば送信側に発生したイベントをトリガとして受信側の動作を開始したり、受信側に発生したイベントをトリガとして送信側の動作を開始したりすることが容易となる。
　なお、試験装置１０は、送信側ブロック１２および受信側ブロック１４の組を、複数備える構成であってもよい。この場合、メイン制御部１８は、送信側ブロック１２および受信側ブロック１４の組のそれぞれに別個のシーケンス（別個の試験プログラム）を与えて、互いに独立に実行させる。これにより、試験装置１０は、送信側ブロック１２および受信側ブロック１４の組のそれぞれを、互いに非同期に動作させることができる。
　また、メイン制御部１８は、送信側ブロック１２および受信側ブロック１４の組のそれぞれを、互いに同期して動作させてもよい。この場合、メイン制御部１８は、送信側ブロック１２および受信側ブロック１４の組のそれぞれに同一のシーケンス（同一の試験プログラム）を与えて、互いに同期して実行を開始させる。これにより、試験装置１０は、同一種類または異なる種類のパケット通信型インターフェイスを備えた複数の被試験デバイス２００を、並行して試験することができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０　試験装置
１２　送信側ブロック
１４　受信側ブロック
１６　メインメモリ
１８　メイン制御部
２０　シーケンス記憶部
２２　上位シーケンサ
２４　パケット命令列記憶部
２８　下位シーケンサ
２６　パケットデータ列記憶部
３２　データ処理部
３４　送信部
４０　共通データ記憶部
４２　共通データポインタ
４４　個別データ記憶部
４６　個別データポインタ
５２　レジスタ
５４　前段選択部
５６　演算器
５８　変換部
６０　後段選択部
７２　シリアライザ
７４　フォーマットコントローラ
７６　ドライバ
８２　受信部
８４　判定部
８６　レベルコンパレータ
８８　タイミングコンパレータ
９０　デシリアライザ
９２　位相調整部
２００　被試験デバイス

Claims (13)

  1. 　被試験デバイスを試験する試験装置であって、
    　前記被試験デバイスを試験するための試験プログラムを実行して、前記被試験デバイスとの間で通信する各パケットを順次指定する上位シーケンサと、
    　複数種類のパケットのそれぞれに含まれるデータ列を記憶するパケットデータ列記憶部と、
    　前記パケットデータ列記憶部から、前記上位シーケンサにより指定されたパケットのデータ列を読み出して、前記被試験デバイスとの間の試験に用いる試験データ列を生成する下位シーケンサと、
    　を備える試験装置。
  2. 　前記試験データ列を、前記被試験デバイスに対して送信する送信部を更に備える請求項１に記載の試験装置。
  3. 　前記被試験デバイスからパケットのデータ列を受信する受信部と、
    　前記受信部が受信したデータ列を前記試験データ列と比較した結果に基づいて、前記被試験デバイスとの間の通信の良否を判定する判定部と、
    　を更に備える請求項１に記載の試験装置。
  4. 　複数種類のパケットのそれぞれを発生するための命令列を記憶するパケット命令列記憶部を更に備え、
    　前記上位シーケンサは、前記被試験デバイスとの間で通信するパケットについて、前記パケット命令列記憶部内における命令列のアドレスおよび前記パケットデータ列記憶部内におけるデータ列のアドレスを指定し、
    　前記下位シーケンサは、前記上位シーケンサによりアドレスが指定された命令列およびデータ列を読み出して、前記試験データ列を生成する
    　請求項１に記載の試験装置。
  5. 　前記試験プログラム中において、２以上のパケットに対して共通する命令列またはデータ列が指定されている場合に、前記上位シーケンサは、当該２以上のパケットについて同一の命令列のアドレスまたは同一のデータ列のアドレスを指定する請求項４に記載の試験装置。
  6. 　前記被試験デバイスに対する送信側の前記上位シーケンサ、前記パケットデータ列記憶部、および前記下位シーケンサと、
    　送信側の前記下位シーケンサが発生した前記試験データ列を、前記被試験デバイスに対して送信する送信部と、
    　前記被試験デバイスからの受信側の前記上位シーケンサ、前記パケットデータ列記憶部、および前記下位シーケンサと、
    　前記被試験デバイスからパケットのデータ列を受信する受信部と、
    　を備える請求項１に記載の試験装置。
  7. 　前記受信側の下位シーケンサは、前記受信側の下位シーケンサが生成した試験データ列と一致するデータ列を受信したことを前記送信側の下位シーケンサに通知し、
    　前記送信側の下位シーケンサは、前記受信側の下位シーケンサからの通知を受けて、予め指定されたパケットの前記試験データ列を生成する
    　請求項６に記載の試験装置。
  8. 　前記受信部が受信したデータ列を前記試験データ列と比較した結果に基づいて前記被試験デバイスとの間の通信の良否を判定する判定部を更に備え、
    　前記送信側の下位シーケンサは、予め指定されたパケットの前記試験データ列を前記被試験デバイスに送信したことを前記受信側の下位シーケンサに通知し、
    　前記受信側の下位シーケンサは、前記送信側の下位シーケンサからの通知を受けるまでの間、前記判定部による前記受信部が受信したデータ列の良否判定を禁止する
    　請求項６に記載の試験装置。
  9. 　前記パケットデータ列記憶部は、
    　複数種類のパケットのそれぞれに含まれるデータ列中における、パケット毎に変更する個別データを記憶する個別データ記憶部と、
    　複数種類のパケットのそれぞれに含まれるデータ列中における、パケットの種類毎に共通の共通データを記憶する共通データ記憶部と、
    　を有し、
    　前記下位シーケンサは、前記上位シーケンサにより指定されたパケット中における、パケット毎に変更すべきデータ部分を前記個別データ記憶部から読み出した個別データから生成し、パケットの種類毎に共通するデータ部分を前記共通データ記憶部から読み出した共通データから生成する
    　請求項１に記載の試験装置。
  10. 　前記個別データ記憶部および前記共通データ記憶部からのデータを入力して、入力したデータに対して前記下位シーケンサにより指定された処理をして前記試験データ列の各データとして出力するデータ処理部を更に備える請求項９に記載の試験装置。
  11. 　前記データ処理部は、
    　前サイクルの演算処理結果を記憶するレジスタと、
    　前記個別データ記憶部からの個別データ、前記共通データ記憶部からの共通データ、および前記レジスタのデータから、指定されたデータを選択する前段選択部と、
    　選択されたデータに対して、前記下位シーケンサにより指定された演算をして前記レジスタに格納する演算器と、
    　前記前段選択部が選択したデータおよび前記レジスタ内のデータから、前記下位シーケンサにより指定されたデータを選択して前記試験データ列のデータとして出力する後段選択部と、
    　を有する請求項１０に記載の試験装置。
  12. 　前記データ処理部は、前記前段選択部が選択したデータを予め設定されたテーブルにより変換する変換部を更に有し、
    　前記後段選択部は、前記前段選択部が選択したデータ、前記レジスタ内のデータ、および前記変換部が出力するデータから、指定されたパケットに応じたデータを選択して前記試験データ列の各データとして出力する
    　請求項１１に記載の試験装置。
  13. 　試験装置により被試験デバイスを試験する試験方法であって、
    　前記試験装置は、上位シーケンサと、下位シーケンサとを備え、
    　前記上位シーケンサにより、前記被試験デバイスを試験するための試験プログラムを実行して、前記被試験デバイスとの間で通信する各パケットを順次指定し、
    　前記下位シーケンサにより、複数種類のパケットのそれぞれに含まれるデータ列を記憶するパケットデータ列記憶部から、前記上位シーケンサにより指定されたパケットのデータ列を読み出して、前記被試験デバイスとの間の試験に用いる試験データ列を生成する
    　試験方法。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8483073B2 (en) * 2008-12-08 2013-07-09 Advantest Corporation Test apparatus and test method
US8489837B1 (en) * 2009-06-12 2013-07-16 Netlist, Inc. Systems and methods for handshaking with a memory module
US8060333B2 (en) * 2009-09-10 2011-11-15 Advantest Corporation Test apparatus and test method
US8797880B2 (en) * 2010-02-09 2014-08-05 Juniper Networks, Inc. Remote network device component testing
US8963937B2 (en) * 2011-02-10 2015-02-24 Novatek Microelectronics Corp. Display controller driver and testing method thereof
TWI418816B (zh) * 2011-03-02 2013-12-11 Nat Univ Chung Hsing 高解析度高頻之影像處理晶片的驗證系統
JP6145409B2 (ja) * 2014-01-09 2017-06-14 日本電信電話株式会社 通信試験システム、通信試験方法、装置およびプログラム
CN105408823B (zh) * 2014-05-08 2017-07-18 三菱电机株式会社 工程设计工具、程序编辑装置以及程序编辑系统
US11570866B2 (en) 2014-10-22 2023-01-31 Semisilicon Technology Corp. Pixel-controlled LED light string and method of operating the same
US11617241B2 (en) 2014-10-22 2023-03-28 Semisilicon Technology Corp. Pixel-controlled LED light string and method of operating the same
US10874010B2 (en) 2014-10-22 2020-12-22 Semisilicon Technology Corp. Pixel-controlled LED light with burnable sequence and method of operating the same
WO2016183827A1 (zh) * 2015-05-20 2016-11-24 韩性峰 智能电子开发测试系统
CN105808469B (zh) * 2016-03-21 2018-12-25 北京小米移动软件有限公司 数据处理方法、装置、终端及智能设备
JP6793524B2 (ja) * 2016-11-01 2020-12-02 株式会社日立製作所 ログ解析システムおよびその方法
CN108254672B (zh) * 2018-01-18 2021-06-04 上海华虹宏力半导体制造有限公司 一种改进的伪四线测试方法及其测试结构
TWI702411B (zh) * 2019-05-16 2020-08-21 致茂電子股份有限公司 多通道測試裝置
TWI705732B (zh) * 2019-07-25 2020-09-21 矽誠科技股份有限公司 可燒錄定序之點控發光二極體燈及其操作方法
CN112351540A (zh) * 2019-08-06 2021-02-09 矽诚科技股份有限公司 可刻录定序的点控发光二极管灯及其操作方法
US11313904B2 (en) * 2019-11-24 2022-04-26 Global Unichip Corporation Testing device and testing method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002152317A (ja) * 2000-11-10 2002-05-24 Fujitsu Ltd 試験装置
JP2004120675A (ja) * 2002-09-30 2004-04-15 Anritsu Corp 試験用パケット発生装置
JP2006352290A (ja) * 2005-06-14 2006-12-28 Nec Commun Syst Ltd シナリオ作成装置、試験システム、シナリオ作成方法及びプログラム

Family Cites Families (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02243039A (ja) * 1989-03-15 1990-09-27 Nec Corp 試験制御装置
JPH02250120A (ja) * 1989-03-23 1990-10-05 Hokuriku Nippon Denki Software Kk 情報処理システム試験診断プログラム自動化方式
DE4100899A1 (de) * 1990-01-17 1991-07-18 Schlumberger Technologies Inc System fuer die steuerung des ablaufs von testsequenzen in einer informationsverarbeitungsvorrichtung
JPH04260151A (ja) 1991-02-14 1992-09-16 Nec Eng Ltd 通信制御装置
JP2751701B2 (ja) * 1991-12-24 1998-05-18 日本電気株式会社 半導体集積回路
JPH05244230A (ja) * 1992-02-27 1993-09-21 Hitachi Eng Co Ltd データ伝送試験装置
JPH05336171A (ja) * 1992-06-04 1993-12-17 Matsushita Electric Ind Co Ltd 情報送信装置
JP2755195B2 (ja) * 1994-12-08 1998-05-20 日本電気株式会社 半導体装置の製造方法及びその装置
JPH08335610A (ja) * 1995-06-08 1996-12-17 Advantest Corp 半導体デバイス解析装置
JPH09264933A (ja) * 1996-03-28 1997-10-07 Ando Electric Co Ltd Ｉｃテスタの並列試験方法
JP3612694B2 (ja) * 1996-03-29 2005-01-19 ソニー株式会社 被試験信号生成装置及びディジタルデータ信号出力装置
JPH10107871A (ja) * 1996-10-03 1998-04-24 Hitachi Ltd Ｄチャネル共有通信装置試験器および試験方法
US6360340B1 (en) * 1996-11-19 2002-03-19 Teradyne, Inc. Memory tester with data compression
JPH10171735A (ja) * 1996-12-05 1998-06-26 Nippon Telegr & Teleph Corp <Ntt> ネットワークサービス管理方法
JP3833341B2 (ja) * 1997-05-29 2006-10-11 株式会社アドバンテスト Ｉｃ試験装置のテストパターン発生回路
JPH11168527A (ja) * 1997-12-04 1999-06-22 Nec Eng Ltd 伝送線路障害検出システム
US6067651A (en) * 1998-02-20 2000-05-23 Hewlett-Packard Company Test pattern generator having improved test sequence compaction
US6212482B1 (en) * 1998-03-06 2001-04-03 Micron Technology, Inc. Circuit and method for specifying performance parameters in integrated circuits
JP2000040391A (ja) * 1998-05-13 2000-02-08 Advantest Corp メモリデバイス試験装置およびデ―タ選択回路
JPH11344528A (ja) * 1998-05-29 1999-12-14 Ando Electric Co Ltd Ｉｃテストシステム及びその通信方法
JP2000112838A (ja) * 1998-10-06 2000-04-21 Fujitsu Ltd データ転送試験装置
FR2787267B1 (fr) * 1998-12-14 2001-02-16 France Telecom Dispositif et procede de traitement d'une sequence de paquets d'information
US6678643B1 (en) * 1999-06-28 2004-01-13 Advantest Corp. Event based semiconductor test system
JP2001024650A (ja) * 1999-07-02 2001-01-26 Fujitsu Ltd Ａｔｍ交換機及びそれにおける回線装置の試験方法
JP2001134469A (ja) 1999-08-16 2001-05-18 Advantest Corp 半導体試験用プログラムデバッグ装置
JP4371488B2 (ja) * 1999-09-03 2009-11-25 富士通マイクロエレクトロニクス株式会社 デバイス試験評価システムおよびデバイス試験評価方法
JP2001211078A (ja) * 2000-01-25 2001-08-03 Sony Corp データ伝送方法及びデータ伝送装置
JP3478223B2 (ja) * 2000-02-10 2003-12-15 日本電気株式会社 スタッフィング制御回路
JP2001312416A (ja) * 2000-04-28 2001-11-09 Ando Electric Co Ltd Ｕｓｂデータシミュレーション装置、および、記憶媒体
JP4430801B2 (ja) 2000-08-03 2010-03-10 株式会社アドバンテスト 半導体メモリ試験装置
US6895011B1 (en) * 2000-08-15 2005-05-17 Lucent Technologies Inc. Method and apparatus for re-sequencing data packets
DE60038704T2 (de) * 2000-09-20 2009-07-09 Fujitsu Ltd., Kawasaki Mobilkommunikationssystem
JP2002131397A (ja) * 2000-10-19 2002-05-09 Advantest Corp 半導体試験装置
JP2002340980A (ja) * 2001-05-11 2002-11-27 Ando Electric Co Ltd 半導体集積回路試験装置及び試験方法
JP2002344563A (ja) * 2001-05-11 2002-11-29 Matsushita Electric Works Ltd 長期安定化試験システム
US6728916B2 (en) * 2001-05-23 2004-04-27 International Business Machines Corporation Hierarchical built-in self-test for system-on-chip design
JP3667265B2 (ja) * 2001-08-29 2005-07-06 アンリツ株式会社 通信プロトコル試験装置
FR2845551B1 (fr) * 2002-10-04 2005-01-14 Atlinks Poste telephonique, terminal multimedia et serveur
JP4238591B2 (ja) 2003-02-18 2009-03-18 沖電気工業株式会社 Ｌａｐｄ試験装置
JP2007057541A (ja) * 2003-03-31 2007-03-08 Advantest Corp 試験エミュレート装置
JP2005101754A (ja) * 2003-09-22 2005-04-14 Advantest Corp 送信機特性測定装置、方法、プログラムおよび記録媒体
US7073109B2 (en) * 2003-09-30 2006-07-04 Agilent Technologies, Inc. Method and system for graphical pin assignment and/or verification
TWI299407B (en) * 2003-11-26 2008-08-01 Advantest Corp Testing apparatus
US7107173B2 (en) * 2004-02-03 2006-09-12 Credence Systems Corporation Automatic test equipment operating architecture
TWI266070B (en) * 2004-03-19 2006-11-11 Realtek Semiconductor Corp Chip-level design under test verification environment and method thereof
TWI240345B (en) * 2004-06-28 2005-09-21 Advanced Semiconductor Eng A method for re-testing semiconductor device
JP4279751B2 (ja) * 2004-08-23 2009-06-17 株式会社アドバンテスト デバイスの試験装置及び試験方法
TWI267266B (en) * 2004-11-03 2006-11-21 Inventec Multimedia & Telecom Testing apparatus and method thereof
JP4546218B2 (ja) * 2004-11-05 2010-09-15 Ｎｅｃエンジニアリング株式会社 負荷試験方法および負荷試験システム
JP2006214839A (ja) * 2005-02-03 2006-08-17 Fujitsu Ltd メモリ内蔵デバイスへのテストパターン発生装置及びテストパターン発生方法
US8019333B2 (en) * 2005-03-14 2011-09-13 Qualcomm Incorporated Apparatus and methods for product acceptance testing on a wireless device
JP2006268357A (ja) * 2005-03-23 2006-10-05 Advantest Corp サンプリング装置、及び試験装置
DE602005002131T2 (de) * 2005-05-20 2008-05-15 Verigy (Singapore) Pte. Ltd. Prüfvorrichtung mit Anpassung des Prüfparameters
JP4829889B2 (ja) * 2005-08-25 2011-12-07 株式会社アドバンテスト Ｔｃｐハンドリング装置
JP2007096903A (ja) * 2005-09-29 2007-04-12 Rohm Co Ltd パラレルシリアル変換回路およびそれを用いた電子機器
JP2007123623A (ja) * 2005-10-28 2007-05-17 Fujitsu Ltd 半導体試験装置及び方法
US20070168729A1 (en) * 2005-12-06 2007-07-19 Mediatek Inc. System and method for testing and debugging electronic apparatus in single connection port
JP4873533B2 (ja) * 2005-12-15 2012-02-08 富士通株式会社 高速シリアル転送デバイス試験方法、プログラム及び装置
JP4946110B2 (ja) * 2006-03-17 2012-06-06 富士通セミコンダクター株式会社 半導体装置試験方法、半導体装置試験装置および半導体装置試験プログラム
JP2007281801A (ja) * 2006-04-05 2007-10-25 Fuji Xerox Co Ltd 情報処理装置、コンピュータの制御方法及びプログラム
US20070283104A1 (en) * 2006-05-31 2007-12-06 International Business Machines Corporation Concurrent Hardware Selftest for Central Storage
TW200745888A (en) * 2006-06-05 2007-12-16 Inventec Corp Test system for automatically receiving test results and method thereof
JP2008042410A (ja) * 2006-08-03 2008-02-21 Fujitsu Ltd パケット転送試験装置およびパケット転送試験方法
JP2008072191A (ja) 2006-09-12 2008-03-27 Funai Electric Co Ltd リモコン装置
US7698088B2 (en) * 2006-11-15 2010-04-13 Silicon Image, Inc. Interface test circuitry and methods
JP4826788B2 (ja) * 2006-12-07 2011-11-30 横河電機株式会社 デバイステスタ
US7831863B2 (en) * 2007-01-11 2010-11-09 International Business Machines Corporation Method for enhancing the diagnostic accuracy of a VLSI chip
WO2008126179A1 (ja) * 2007-03-15 2008-10-23 Fujitsu Limited ネットワーク検証システム
JP4894575B2 (ja) * 2007-03-16 2012-03-14 ソニー株式会社 半導体評価装置およびその方法、並びにプログラム
US7725793B2 (en) * 2007-03-21 2010-05-25 Advantest Corporation Pattern generation for test apparatus and electronic device
US8102776B2 (en) * 2007-09-05 2012-01-24 Spirent Communications, Inc. Methods and apparatus for generating simulated network traffic
US20100110906A1 (en) * 2008-10-30 2010-05-06 Corrigent Systems Ltd Efficient full mesh load testing of network elements

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002152317A (ja) * 2000-11-10 2002-05-24 Fujitsu Ltd 試験装置
JP2004120675A (ja) * 2002-09-30 2004-04-15 Anritsu Corp 試験用パケット発生装置
JP2006352290A (ja) * 2005-06-14 2006-12-28 Nec Commun Syst Ltd シナリオ作成装置、試験システム、シナリオ作成方法及びプログラム

Also Published As

Publication number Publication date
TW201032529A (en) 2010-09-01
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CN102239682A (zh) 2011-11-09
WO2010067471A1 (ja) 2010-06-17
JP4644312B2 (ja) 2011-03-02
TWI412757B (zh) 2013-10-21
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