JP2002152317A

JP2002152317A - 試験装置

Info

Publication number: JP2002152317A
Application number: JP2000343466A
Authority: JP
Inventors: Wataru Nakajima; 渉中島; Kyo Asada; 協浅田; Wataru Nakamura; 亘中村; Hidetatsu Yoshida; 英達吉田; Yoshihisa Matsumoto; 佳久松本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-11-10
Filing date: 2000-11-10
Publication date: 2002-05-24
Also published as: US6862699B2; US20020059545A1

Abstract

(57)【要約】【課題】パケット中継装置等の性能等を試験する試験
装置に関し、パケットを高速中継伝送するパケット中継
装置の過負荷試験等を可能とする。【解決手段】パケット中継装置１０等を試験する試験
装置１であって、試験パケット送信部２と試験パケット
受信部３との何れか一方又は両方を含み、試験パケット
送信部２は、アドレス等を発生する手段と、テストデー
タを発生する手段とを含む試験パケット発生部２ｂと、
パケットのフォーマットのタイミングに従って試験パケ
ット発生部２ｂを制御する送信制御部２ａとを有し、試
験パケット受信部３は、受信したパケットのアドレスの
チェック手段やテストデータのチェック手段を含む試験
パケットチェック部３ｂと、パケットのフォーマットの
タイミングに従って試験パケットチェック部３ｂを制御
する受信制御部３ａとを有するものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、可変長パケットを
伝送するＬＡＮ（Ｌocal Ａrea Ｎetwork）等のネット
ワークに接続して、送信先アドレスに従って中継送出す
るパケット中継装置の機能を試験する試験装置に関す
る。

【０００２】

【従来の技術】コネクションレス型のネットワークに於
いては、送信先アドレスと送信元アドレスとを含むヘッ
ダ部を送信データに付加したパケット（又はフレーム）
を送信端末から受信端末に対して送出し、ネットワーク
では、送信先アドレスに従ってパケット（又はフレー
ム）のルーティング制御を行って受信端末へ転送するも
のであり、そのネットワークに、ルータ，スイッチング
ハブ等のパケット中継装置を接続して、送信先アドレス
に従ってパケット（又はフレーム）の転送制御を行うも
のである。

【０００３】このようなパケット中継装置又はこれを含
むネットワークの試験を行う場合、例えば、図９に示す
ように、送信側の試験装置（ＮＴＤ１）８１と受信側の
試験装置（ＮＴＤ２）８２とを用意し、パケット中継装
置（ＴＧＴ）８３又はこれを含むネットワークを被試験
装置として接続し、送信側の試験装置８１からテストデ
ータを含むパケットを送出し、パケット中継装置８３を
介して受信側の試験装置８２に転送し、この試験装置８
２に於いてヘッダ部のチェックやテストデータのチェッ
ク又は単位時間のパケットの受信数検出等を行って、パ
ケット中継装置８３又はこれを含むネットワークが所定
の機能を有するか否か等の試験を行うことができる。又
送信側と受信側との試験装置８１，８２を同一の筐体に
収容した試験装置を構成することもできる。

【０００４】従来の試験装置の前述の送信側に相当する
試験パケット送信部は、図１０に示す構成を有するもの
であり、１０１はプロセッサ（ＣＰＵ）、１０２はプロ
グラムメモリ（ＰＭ）、１０３はＣＰＵバス、１０４は
送信メモリ（ＴＸＭ）、１０５は送信制御回路、１０６
はＭＡＣレイヤ制御部（ＭＡＣ）、１０７は物理レイヤ
制御部（ＰＨＹ）、１０８は送信バス（ＴＢ）を示す。

【０００５】プロセッサ１０１は、プログラムメモリ１
０２に格納されたプログラムに従って、送信先アドレ
ス，送信元アドレスを含むヘッダ部とテストデータを含
むデータ部とからなる試験パケットを送信メモリ１０４
に書込み、送信制御回路１０５に送信指示を行う。送信
制御回路１０５は、プロセッサ１０１からの指示に従っ
て送信メモリ１０４からテストデータを付加した試験パ
ケットを読出して、ＭＡＣレイヤ制御部１０６及び物理
レイヤ制御部１０７を介してパケット中継装置やネット
ワークに対応したフォーマットで送出する。

【０００６】又プロセッサ１０１は、送信メモリ１０４
から試験パケットを送信制御回路１０５の制御によって
読出して送出する毎に、送信先アドレスの変更或いはテ
ストデータの内容の変更等を行って送信メモリ１０４に
書込み、送信制御回路１０５に送信指示を行う。このよ
うな制御を繰り返して、複数種類の試験パケットを送出
するものである。

【０００７】又従来の試験装置の前述の受信側に相当す
る試験パケット受信部は、図１１に示す構成を有するも
のであり、１１１はプロセッサ（ＣＰＵ）、１１２はプ
ログラムメモリ（ＰＭ）、１１３はＣＰＵバス、１１４
は受信メモリ（ＲＸＭ）、１１５は受信制御回路、１１
６はＭＡＣレイヤ制御部（ＭＡＣ）、１１７は物理レイ
ヤ制御部（ＰＨＹ）、１１８は受信バス（ＲＢ）を示
す。

【０００８】受信したパケットは、物理レイヤ制御部１
１７及びＭＡＣレイヤ制御部１１６を介して受信メモリ
１１４に書込まれる。この時、受信制御回路１１５は、
ＭＡＣレイヤ制御部１１６からのパケット開始信号と終
了信号とを基に、受信メモリ１１４に対するパケットの
書込制御を行い、書込終了によりプロセッサ１１１に通
知し、プロセッサ１１１は、ヘッダ部のチェック処理や
テストデータのチェック処理等を行うものである。

【０００９】

【発明が解決しようとする課題】各種のデータを高速伝
送する為に、例えば、１００Ｍｂｐｓ程度の伝送速度の
ファスト・イーサネット（登録商標）や、１Ｇｂｐｓ又
は１０Ｇｂｐｓの伝送速度のギガビット・イーサネット
等が実用化されており、それに伴ってパケット中継装置
の処理速度が向上している。又多数のポートを有するパ
ケット中継装置も知られている。又複数ポート対応の各
伝送路の伝送レートで全ポートのパケット中継処理を行
うパケット中継装置、即ち、フルワイヤと称される送受
信機能を有するパケット中継装置も知られている。

【００１０】又パーソナルコンピュータやインターネッ
トの普及により、ネットワークに接続される端末数が非
常に多くなり、各種のデータが多量に転送されている。
このようなネットワークに接続するパケット中継装置に
ついて、所望の特性を有するか否かを評価する手段が必
要である。その場合、送信先アドレス，送信元アドレ
ス，データのパターン，パケット長等の何れか一つ或い
は複数を変更しながら、フルワイヤ機能のパケット中継
装置に対しても試験を行うことが要望される。

【００１１】従って、パケット中継装置又はこれを接続
したネットワークを試験する試験装置としては、疎通／
通信確認機能、過負荷試験機能、性能測定機能、帯域保
証試験機能、長時間ランニング試験機能等についてフル
ワイヤの機能の試験機能を備えていることが要望され
る。しかし、従来の試験装置は、例えば、図１０に示す
試験パケット送信部に於いて、送信メモリ１０４に送信
先アドレスやテストデータを書込み、送信制御回路１０
５の制御によって送信メモリ１０４から読出して送信す
るものであり、送信メモリ１０４から同一のパターンの
パケットを繰り返し読出して送出する場合は比較的高速
で送出することが可能となるが、パケット送出毎にプロ
トコルヘッダの更新やテストデータの更新等を行う場
合、送信メモリ１０４の書き換えが必要となる。例え
ば、ギガビット・イーサネットの場合に、パケット間の
約９６ｎｓの間で書き換える処理等を行う必要がある。
しかし、このような高速でデータを書き換えて送出する
手段は実現されていないものであり、又実現したとして
も非常に高価なものとなる問題がある。従って、従来の
試験装置は、フルワイヤ機能のパケット中継装置の過負
荷試験や帯域保証試験等を行うことは不可能に近いもの
であった。

【００１２】又図１１に示す試験パケット受信部に於い
ても、受信したパケットを受信メモリ１１４に一旦書込
み、プロセッサ１１１の処理によって、正常受信パケッ
トであるか否か、テストデータが正常であるか否か等の
試験を行う過程に於いて、前述のギガビット・イーサネ
ットでは、最短のパケット長（フレームチェックシーケ
ンスＦＣＳを含む）の６４バイトのパケットをフルワイ
ヤで受信した場合、１パケット当たり約６００ｎｓの間
で、受信メモリ１１４に対する書込み及び読出しと、プ
ロセッサ１１１によるチェック処理とを行う必要があ
り、実際上、このような高速チェック処理は困難である
から、結果的には、従来の試験装置は、低負荷状態に於
ける試験が可能であるに過ぎないものであった。

【００１３】従って、従来のパケット中継装置の試験装
置は、比較的低速のパケット伝送機能について試験を行
うものであり、その場合も、送信パケット数と受信パケ
ット数とが一致するか否か等の試験機能を備えている場
合が一般的であり、又低速の場合は、試験データの正常
性の試験機能等を備える場合もある。即ち、高速伝送用
のパケット中継装置又はこれを含むネットワークの従来
の試験に於いては、試験データの正常性を含めてチェッ
クを行うことができないものであった。

【００１４】又パケット中継装置は、実際にネットワー
クに接続した時に、所定期間内毎に接続されている端末
或いは他の中継装置等の正常性を確認できるように、少
なくともその所定期間毎にパケット中継装置宛の特殊な
パケットを送出する機能を備えているものであり、従っ
て、パケット中継装置の試験装置に於いても、このよう
な機能を必要とすることになる。しかし、従来の試験装
置は、前述のように、高速伝送用のパケット中継装置の
最大伝送帯域の試験が不可能に近いものであるから、こ
のような特殊なパケットの送出機能を備えたものは提供
されていなかった。

【００１５】本発明は、高速伝送用のパケット中継装置
に対する過負荷試験や帯域保証機能試験等を可能とし、
又試験パケットをフルワイヤで送信中に単発で特殊なパ
ケットを挿入送出することを可能とすることを目的とす
る。

【００１６】

【課題を解決するための手段】本発明の試験装置は、図
１を参照して説明すると、アドレスを含むヘッダ部と、
伝送するデータを含むデータ部とを有するパケットを、
前記アドレスを基にネットワークに送出する機能を有す
るパケット中継装置１０等を試験する試験装置１であっ
て、試験データを生成してデータ部に付加して送出する
試験パケット送信部２を備え、この試験パケット送信部
２は、試験パケット発生部２ｂと、送信制御部２ａを含
む構成であり、又試験パケット発生部２ｂは、ヘッダ部
に付加するアドレスを設定値に従って順次更新して出力
する手段と、データ部に付加するテストデータを設定値
に従って固定又は順次更新して出力する手段とを有し、
送信制御部２ａは、パケットのフォーマットに従って、
アドレスをヘッダ部に付加し、且つテストデータをデー
タ部に付加した試験パケットを送出する制御手段を有す
るものである。なお、２ｃは送信インタフェース部、３
ｃは受信インタフェース部、４は主制御部を示す。

【００１７】又試験パケット発生部２ｂは、プロトコル
ヘッダ生成部と、識別子生成部と、シリアル番号生成部
と、テストデータ生成部とを含み、プロトコルヘッダ生
成部は、初期値データと終値データとによる範囲内のア
ドレスをパケット送出毎に更新する手段を有し、テスト
データ生成部は、設定値に従ったデータ長で且つ疑似ラ
ンダムデータ，インクリメントデータ，デクリメントデ
ータ又は固定データの少なくとも何れか一つのテストデ
ータを出力する手段を有するものである。又定期的にパ
ケットを送出して、パケット中継装置に生存通知等を行
う制御パケットをプロセッサの制御によって書込み、送
信制御部によって制御パケットを読出して送出する制御
データ用メモリを備えることができる。

【００１８】又アドレスを含むヘッダ部と、伝送するデ
ータを含むデータ部とを有するパケットを受信してパケ
ット中継装置等の試験を行う試験装置であって、パケッ
ト中継装置やネットワーク等を介して出力されるパケッ
トを受信してチェックする試験パケット受信部３を備
え、この試験パケット受信部３は、試験パケットチェッ
ク部３ｂと受信制御部３ａとを含み、試験パケットチェ
ック部３ｂは、ヘッダ部に付加されたアドレスと、デー
タ部に付加されたシリアル番号やテストデータとをチェ
ックする手段を有し、受信制御部３ａは、パケットのフ
ォーマットに従ったタイミングで試験パケットチェック
部３ｂのチェック動作を行わせる制御手段を有するもの
である。又試験パケットチェック部３ｂは、プロトコル
ヘッダチェック部と、識別子チェック部と、シリアル番
号チェック部と、テストデータチェック部とを含み、受
信制御部３ａの制御により、受信パケットのフォーマッ
トに従ったタイミングでチェック動作を行う構成を有す
るものである。

【００１９】

【発明の実施の形態】図１は本発明の原理説明図であ
り、１は試験装置、２は試験パケット送信部、３は試験
パケット受信部、４は主制御部、２ａは送信制御部、２
ｂは試験パケット発生部、２ｃは送信インタフェース
部、３ａは受信制御部、３ｂは試験パケットチェック
部、３ｃは受信インタフェース部、１０は被試験装置と
してのパケット中継装置を示す。なお、被試験装置とし
ては、パケット中継装置１０を含むネットワークとする
ことも可能である。又パケットは、データに、その送信
先を示すアドレスを付加したものであり、イーサネット
（Ｅｔｈｅｒｎｅｔ）等に於けるフレームも意味するも
のであって、このようなフレームと称されるものを含め
て「パケット」と総称する。又試験パケットは、データ
部にテストデータを付加したパケットを称するものであ
る。

【００２０】試験装置１は、主制御部４により試験パケ
ット送信部２と試験パケット受信部３とを制御する構成
の場合を示し、試験パケット送信部２は、試験パケット
発生部２ｂと送信制御部２ａと送信インタフェース部２
ｃとを含み、又試験パケット受信部３は、試験パケット
チェック部３ｂと受信制御部３ａと受信インタフェース
部３ｃとを含む構成を有する。又複数の入出力ポートを
有するパケット中継装置１０を試験する為の試験装置１
は、ポート対応の試験パケット送信部２及び試験パケッ
ト受信部３を設けた構成とし、それぞれのポート間をケ
ーブルで接続する。図示の場合、パケット中継装置１０
の一方のポートから他方のポートにパケットを中継送出
するように、一方のポートと試験パケット送信部２とを
ケーブルで接続し、他方のポートと試験パケット受信部
３とをケーブルで接続した状態を示す。

【００２１】又試験装置１としては、パケット中継装置
１０又はこれを含むネットワークの過負荷試験等を行う
場合は、試験パケット送信部２の機能のみを有する構成
とすることができる。又パケット中継装置１０又はこれ
を含むネットワークからのパケットを受信して、伝送誤
り率の測定や、単位時間内の受信パケット数等による帯
域保証試験等を行う場合は、試験パケット受信部３の機
能のみを有する構成とすることができる。

【００２２】試験パケット送信部２の試験パケット発生
部２ｂは、送信制御部２ａの制御によって、設定した範
囲内の送信先アドレス等を高速で発生する機能や、設定
したデータ長のテストデータを高速で発生する機能等を
含み、送信インタフェース部２ｃから、送信先アドレス
と送信元アドレスとを含むヘッダ部と、テストデータを
含むデータ部とからなる試験パケットを送出するもので
ある。

【００２３】又試験パケット受信部３の試験パケットチ
ェック部３ｂは、受信制御部３ａの制御に従って、受信
インタフェース部３ｃを介して受信した試験パケットの
ヘッダ部のアドレスのチェック機能やデータ部のテスト
データのチェック機能を有するものである。それぞれの
チェック結果は、主制御部４に転送し、図示を省略した
表示部に表示するか、又はパーソナルコンピュータに転
送して、集計処理や表示を行わせることができる。

【００２４】図２は本発明の実施の形態の試験パケット
送信部の説明図であり、１１はプロセッサ（ＣＰＵ）、
１２はプログラムメモリ（ＰＭ）、１３はＣＰＵバス、
１４は試験パケット発生部、１５は送信制御回路、１６
はＭＡＣレイヤ制御部（ＭＡＣ）、１７は物理レイヤ制
御部（ＰＨＹ）、１８は送信バス（ＴＢ）、２１はプロ
トコルヘッダ生成部（ＰＨＧ）、２２は識別子生成部
（ＩＤＧ）、２３はとシリアル番号生成部（ＳＮＧ）、
２４はテストデータ生成部（ＴＤＧ）、２５はバス切替
回路（ＳＷ１）を示す。

【００２５】試験パケット発生部１４は、図１の試験パ
ケット発生部２ｂに相当し、送信制御回路１５は、図１
の送信制御部２ａに相当し、ＭＡＣレイヤ制御部１６及
び物理レイヤ制御部１７は、図１の送信インタフェース
部２ｃに相当し、プロセッサ１１は、図１の主制御部４
の機能に相当する。又プロトコルヘッダ生成部２１を第
１の出力手段とし、識別子生成部２２とシリアル番号生
成部２３とテストデータ生成部２４とを含む構成を第２
の出力手段とし、バス切替回路２５による機能を選択手
段とした試験パケット発生部と、送信制御回路１５に相
当する機能を送信制御手段とした試験装置を示してい
る。

【００２６】図２に於いて、プロセッサ１１は、プログ
ラムメモリ１２に格納されたプログラムに従って各部を
制御すると共に、試験開始時に、ＣＰＵバス１３を介し
て試験パケット発生部１４に対して初期値等を設定し、
送信制御回路１５に試験パケットの送出を指示する。こ
の場合の初期値等は、例えば、プロトコルヘッダ生成部
２１に対しては、送信先アドレスや送信元アドレスの初
期値を設定し、その変更範囲を設定することができる。
又識別子生成部２２に対しては、通常は、固定の試験パ
ケット識別子を設定することになるが、パケットに付加
する識別子を変更可能の構成とすることもできる。

【００２７】又シリアル番号生成部２３は、送信先アド
レス対応にテストデータを含む試験パケットにシリアル
番号を付加するもので、送信先アドレス数等を設定する
ことになる。又テストデータ生成部２４は、疑似ランダ
ムデータと、順次値が増加するインクリメントデータ
と、順次値が減少するデクリメントデータとの少なくと
も何れか一つのテストデータを生成する機能を有するも
のであり、これらの何れかのテストデータを選択設定す
ることになる。なお、図示を省略したパーソナルコンピ
ュータから前述の初期値等を設定する構成とすることも
可能である。

【００２８】送信制御回路１５は、ＣＰＵバス１３を介
して試験開始の指示を受信すると、フォーマットに従っ
たタイミングで、プロトコルヘッダ生成部２１からの送
信先アドレスと送信元アドレスと、識別子生成部２２か
らの試験パケット識別子と、シリアル番号生成部２３か
らのシリアル番号と、テストデータ生成部２４からのテ
ストデータとを含む試験パケットを形成するように、そ
れぞれ制御すると共に、バス切替回路２５を制御し、こ
のバス切替回路２５から送信バス１８を介してＭＡＣレ
イヤ制御部１６に転送し、フレームチェックシーケンス
（ＦＣＳ）等のチェックデータを付加して物理レイヤ制
御部１７から、図示を省略したパケット中継装置又はそ
れを含むネットワークに試験パケットを送出することに
なる。

【００２９】又プロトコルヘッダ生成部２１と識別子生
成部２２とシリアル番号生成部２３とテストデータ生成
部２４とに、それぞれ送信バス１８に接続する為のトラ
イステートゲート等のゲート回路を設け、バス切替回路
２５と同様なフォーマット形成タイミングに従って送信
制御回路１５からゲート回路を制御し、テストデータを
付加した試験パケットをＭＡＣレイヤ制御部１６に転送
する構成とすることも可能である。

【００３０】図３は試験パケットの説明図であり、
（ａ）は試験パケットのフォーマットの概要を示し、
（ｂ）はＩＰプロトコルヘッダのフォーマットの一例を
示す。ヘッダ部のプロトコルヘッダは、（ｂ）に示すよ
うに、ＭＡＣ（Ｍedia Ａccess Ｃontrol）アドレスと
して、送信先ＭＡＣアドレスと、送信元ＭＡＣアドレス
と、タイプ値と、バージョンと、ヘッダ長と、サービス
タイプと、ＩＰパケットの全長と、フラグメントＩＤ
と、フラグと、フラグメントオフセットと、生存時間
と、上位プロトコルタイプと、ＩＰヘッダチェックサム
と、ＩＰ（Ｉnternet Ｐrotocol ）アドレスとしての送
信元ＩＰアドレスと送信先ＩＰアドレスとを含み、送信
元ＩＰアドレスと送信先ＩＰとは、上位と下位とに別け
て表示してあり、又括弧内はビット数を示す。このプロ
トコルヘッダは、図２に於けるプロトコルヘッダ生成部
２１に於いて生成することができる。

【００３１】又データ部は、識別子（ＩＤ）と、シリア
ル番号（ＳＮ）と、テストデータとを含み、識別子（Ｉ
Ｄ）は、図２に於ける識別子生成部２２に於いて生成す
ることができる。又シリアル番号（ＳＮ）は、図２に於
けるシリアル番号生成部２３に於いて生成することがで
きる。又テストデータは、テストデータ生成部２４に於
いて生成することができ、このテストデータは、データ
長を所定の範囲内で任意に設定することができるもので
ある。

【００３２】図４はプロトコルヘッダ生成部の説明図で
あり、２１ａは送信先ＭＡＣアドレス生成回路（ＤＭ
Ｇ）、２１ｂは送信元ＭＡＣアドレス生成回路（ＳＭ
Ｇ）、２１ｃはタイプ値生成回路（ＴＰＧ）、２１ｄは
ＩＰヘッダ生成回路（ＩＨＧ）、２１ｅはパケット長生
成回路（ＰＬＧ）、２１ｆは送信元ＩＰアドレス生成回
路（ＳＩＧ）、２１ｇは送信先ＩＰアドレス生成回路
（ＤＩＧ）、２１ｈはプロトコルヘッダ生成制御回路
（ＰＨＧＣ）、２１ｉは選択／ラッチ回路（ＳＬＬ）を
示す。

【００３３】プロトコルヘッダ生成部２１の各生成回路
２１ａ〜２１ｇは、図３の（ｂ）のプロトコルヘッダの
フォーマットの各パラメータに対応した値を生成して出
力する。又各生成回路２１ａ〜２１ｇは、プロセッサか
らＣＰＵバスを介してそれぞれ初期値や動作モードが設
定され、その設定内容に従った動作を実行する。又送信
開始時には、プロセッサより、図２の送信制御回路１５
に送信開始指示が行われることにより、この送信制御回
路１５は、プロトコルヘッダ生成回路２１に対してイネ
ーブル信号を送出し、プロトコルヘッダ生成制御回路２
１ｈは、図３の（ｂ）のプロトコルヘッダのフォーマッ
トに従って各生成回路２１ａ〜２１ｇのタイミング制御
等を行い、且つ選択／ラッチ回路２１ｉに対してもタイ
ミング制御を行って、図２のバス切替回路２５に、プロ
トコルヘッダのフォーマットに従ったアドレスデータを
出力することになる。

【００３４】図５はアドレス生成の概要の説明図であ
り、３１−１〜３１−ｎはアドレス単位部、３２はカウ
ンタ、３３はレジスタ等により構成した初期値設定部、
３４はレジスタと比較器等により構成した終値判定部を
示す。例えば、図３に於けるプロトコルヘッダの送信先
ＭＡＣアドレスと送信元ＭＡＣアドレスとは、それぞれ
６バイト構成である。又送信元ＩＰアドレスと送信先Ｉ
Ｐアドレスとは、それぞれ４バイト構成の場合を示し、
ＩＰバージョン４の場合を示している。なお、ＩＰバー
ジョン６の場合は、送信元ＩＰアドレスと送信先ＩＰア
ドレスとは、それぞれ１６バイト構成となる。

【００３５】そこで、アドレス単位部３１−１〜３１−
ｎを、それぞれのアドレスのバイト単位、又は送信先Ｍ
ＡＣアドレスや送信元ＭＡＣアドレス等のアドレスの種
類対応の構成とすることができる。例えば、アドレス単
位部３１−１を、６バイト構成の送信先ＭＡＣアドレス
に対応させた構成とすると、カウンタ３２は、この６バ
イト構成のアドレスを出力できる構成とし、プロセッサ
（ＣＰＵ）からＣＰＵバスを介して、送信先ＭＡＣアド
レスの最初のアドレスを初期値データとして、初期値設
定部３３に設定する。又送信先ＭＡＣアドレスの最後の
アドレスを終値データとして終値判定部３４に設定す
る。

【００３６】そして、初期値設定部３３の初期値データ
をカウンタ３２の初期値として設定し、パケットの送出
タイミングに従ったカウントアップクロック信号を、プ
ロトコルヘッダ生成制御回路２１ｈから供給してカウン
トアップさせる。このカウンタ３２のカウント値を終値
判定部３４で終値データと比較し、一致すると、カウン
タ３２をクリアして初期値設定部３３からの初期値デー
タを設定し、再びカウントアップ動作を行わせる。

【００３７】従って、カウンタ３２のカウント値を送信
先ＭＡＣアドレスとして、バス切替回路に転送すること
により、設定した範囲の送信先ＭＡＣアドレスを、パケ
ット送出毎に高速で順次更新して送出することができ
る。又送信元ＭＡＣアドレスについても同様であり、又
ＩＰアドレスの送信先ＩＰアドレス及び送信元ＩＰアド
レスの生成についても同様の構成とすることにより、メ
モリにアドレスを書込み、それを読出す処理を繰り返し
アドレスを更新する場合に比較して、高速で所望の範囲
のアドレスを順次発生することができる。

【００３８】又パケット長生成回路２１ｅは、パケット
毎にＩＰヘッダ内の全長（ＩＰパケットヘッダを含む全
データ長を示す）の値を生成し、選択／ラッチ回路２１
ｉへ出力するが、この値と同じ値をパケット長情報とし
て送信制御回路１５（図２参照）へ出力する。この値に
ついては、送信制御回路１５に於いて一旦ラッチし、テ
ストデータ生成回路２４の制御時に、この値を基に、送
信制御回路１５は、プロトコルヘッダに格納した全長
と、実際に伝送路へ送出されるパケットの長さとに矛盾
が発生しないように、テストデータ生成部２４に対する
イネーブル信号の長さや数等の制御を行う。なお、パケ
ット長生成部２１ｅが出力する値については、前述の送
信先ＭＡＣアドレス等と同様に、固定値以外に、パケッ
ト毎に可変（例えば、ランダム，インクリメント，デク
リメント等）とする制御も可能である。この場合、パケ
ット毎に変化する全長の値が、パケット長情報として、
送信制御回路１５に通知される為、実際に伝送路に出力
するパケットについても、正しいパケットの送信が可能
となる。

【００３９】識別子は、本発明に於ける試験装置の受信
側に於いて、送信側の装置が送信したパケットであるこ
とを認識／チェック可能とする為のものであり、パケッ
ト毎に変更する必要がない場合が一般的である。従っ
て、識別子生成部２２は、レジスタ構成として、プロセ
ッサ１１から設定した固定値とし、送信制御回路１５か
らの制御に従ってバス切替回路２５に転送することがで
きる。

【００４０】又シリアル番号生成部２３は、同一アドレ
スの試験パケットに対してシリアル番号を付加するもの
であり、１個又は複数個のカウンタにより構成すること
ができる。そして、１パケット毎にインクリメントした
り、その他、例えば、送信先ＭＡＣアドレスのみを設定
範囲内で順次更新して出力する設定の場合、図５に於け
るカウンタ３２が初期値から終値になる毎にインクリメ
ントする１個のカウンタを設け、そのカウンタのカウン
ト値を、各送信先ＭＡＣアドレス対応のシリアル番号と
することもできる。

【００４１】又テストデータ生成部２４は、図６に示す
構成とすることができる。即ち、疑似ランダムデータ発
生器（ＰＮＧ）３５と、インクリメントデータ発生器
（ＩＮＧ）３６と、デクリメントデータ発生器（ＤＥ
Ｇ）３７と、固定データ設定部（ＣＮ）３８との何れか
１個又は複数個と、セレクタ３９とを含む構成を有し、
テストデータの種別に従って、初期値，終値等を設定値
としてプロセッサから設定し、且つセレクタ３９に、送
信制御回路１５から選択制御信号を加えて、テストデー
タ種別に従ったデータ発生器の選択を行い、送信制御回
路よりカウントアップクロック信号を選択的に供給す
る。

【００４２】又疑似ランダムデータ発生器３５は、シフ
トレジスタやゲート回路を含み、既に知られている各種
の構成を適用することができるものであり、その場合
に、データ長も変更可能の構成とする。例えば、カウン
トアップクロック信号として示すクロック信号に従って
シフト動作するシフトレジスタの所定段の出力の選択等
の構成を適用することができる。又インクリメントデー
タ発生器３６はアップカウンタにより構成し、カウント
アップクロック信号によりカウントアップし、そのカウ
ント値をテストデータとする。

【００４３】又デクリメントデータ発生器３７は、ダウ
ンカウンタにより構成し、設定値から、カウントアップ
クロック信号として示すクロック信号によってダウンカ
ウントした値をテストデータとする。このインクリメン
トデータ発生器３６とデクリメントデータ発生器３７と
の何れかによるテストデータのデータ長は、設定値に従
ったビット数の選択により決定することができる。又イ
ンクリメントデータ発生器３６とデクリメントデータ発
生器３７とを共通化、クロック信号をアップカウントす
るか又はダウンカウントするかを制御する構成とするこ
ともできる。

【００４４】又疑似ランダムデータ発生器３５とインク
リメントデータ発生器３６とデクリメントデータ発生器
３７とのそれぞれは、試験パケットの送出毎に変更する
場合は、それに対応したクロック信号ＣＬＫを加えるこ
とになる。又はシリアル番号と同様に送信先アドレスを
順次変更して一巡する毎に、異なる疑似ランダムデータ
又はインクリメントデータ又はデクリンメントデータを
出力するように、クロック信号ＣＬＫを加える制御構成
とすることもできる。

【００４５】又固定データ設定部３８は、プロセッサか
ら設定された固定のテストデータを設定値として設定す
るレジスタ等により構成することができるものであり、
設定されたデータを、パケットのデータ部に、テストデ
ータとして付加するものである。従って、そのテストデ
ータを変更する場合は、プロセッサから再度テストデー
タとして設定することになる。

【００４６】又送信制御回路１５からテストデータ生成
部２４に対する図６に示すカウントアップクロック信号
等については、前述のプロトコルヘッダ生成部２１から
送信制御回路１５に出力されたパケット長情報に従っ
て、プロトコルヘッダ内のＩＰパケット全長に対して正
しいデータ長を付加するように制御されて、プロトコル
ヘッダ内のＩＰパケット全長の値と、実際のパケットの
長さとが正しくなるようにしている。

【００４７】図７は本発明の実施の形態の試験パケット
受信部の説明図であり、４１はプロセッサ（ＣＰＵ）、
４２はプログラムメモリ（ＰＭ）、４３はＣＰＵバス、
４４は試験パケットチェック部、４５は受信制御回路、
４６はＭＡＣレイヤ制御部（ＭＡＣ）、４７は物理レイ
ヤ制御部（ＰＨＹ）、４８は受信バス（ＲＢ）、５１は
プロトコルヘッダチェック部（ＰＨＣ）、５２は識別子
チェック部（ＩＤＣ）、５３はシリアル番号チェック部
（ＳＮＣ）、５４はテストデータチェック部（ＴＤ
Ｃ）、５５はバス切替回路（ＳＷ２）を示す。

【００４８】受信パケットチェック部４４は、図１の受
信パケットチェック部３ｂに相当し、受信制御回路４５
は、図１の受信制御部３ａに相当し、プロセッサ４１
は、図１の主制御部４の機能に相当し、ＭＡＣレイヤ制
御部４６と物理レイヤ制御部４７との機能は、図１の受
信インタフェース部３ｃに相当する。

【００４９】図示を省略したパケット中継装置又はそれ
を含むネットワークからのテストデータを含む試験パケ
ットを、物理レイヤ制御部４７とＭＡＣレイヤ制御部４
８とを介して試験パケットチェック部４４と受信制御回
路４５とに転送し、受信制御回路４５は受信バス４８上
のパケットのプロトコルを解析する。又ＭＡＣレイヤ制
御部４８に於いて識別したパケットの先頭を示すスター
ト信号と、最後部を示すストップ信号とを受信制御回路
４５に加える。又プロセッサ４１は、プログラムメモリ
４２に格納されたプログラムに従って各部を制御し、又
試験開始時に、試験パケットチェック部４４に対して試
験項目に対応した値を設定する。

【００５０】受信制御回路４５は、パケットの先頭を示
すスタート信号を基に、パケットのフォーマットに従っ
たタイミングでバス切替回路５５を制御して、ヘッダ部
のプロトコルヘッダを、プロトコルヘッダチェック部５
１に入力し、次のデータ部の識別子を、識別子チェック
部５２に入力し、次のシリアル番号を、シリアル番号チ
ェック部５３に入力し、次のテストデータを、テストデ
ータチェック部５４に入力する。この場合の試験パケッ
トの終端は、受信制御回路４５に於けるプロトコル解析
又はＭＡＣレイヤ制御部４６からのパケットの終り示す
ストップ信号によって識別することができる。即ち、可
変長のテストデータを試験データチェック部５４に入力
することができる。

【００５１】各チェック部は、パケット中継装置の試験
項目等に対応してプロセッサ４１からチェックすべき事
項が設定され、それに基づいてチェックを行い、そのチ
ェック結果を集計或いはエラー検出時にプロセッサ４１
へ通知し、プロセッサ４１に於いて集計することができ
る。例えば、プロトコルヘッダチェック部５１は、設定
された送信先アドレスのパケットを受信したか否かをチ
ェックする構成とすることができる。又識別子チェック
部５２は、設定された識別子が付加されている否かをチ
ェックする構成とすることができる。

【００５２】又シリアル番号チェック部５３は、パケッ
トのデータ部のシリアル番号について、連続してインク
リメントされているか否かをチェックするものであり、
例えば、記憶しておいた前回のパケットのシリアル番号
と今回のパケットのシリアル番号との比較等の手段によ
って容易に実現することができる。又テストデータチェ
ック部５４は、テストデータが疑似ランダムデータか、
インクリメントデータか、デクリメントデータか、又は
固定データか等について予め設定されるから、その設定
内容に従ったチェック手段を選択する構成とするもので
ある。

【００５３】又受信制御回路４５は、ＭＡＣレイヤ制御
部４６からのスタート信号を単位時間対応にカウントア
ップし、カウント結果をプロセッサ４１に転送すること
により、試験パケットのフォーマットのタイミングに従
って、バス切替回路５５の切替制御や、各チェック部の
チェック動作の制御等を行う構成とするもので、帯域保
証の特性や過負荷時の特性等を試験することができる。
又各チェック部に於けるエラー検出結果を基に、プロセ
ッサ４１はパケット中継装置又はこれを含むネットワー
クの誤り率を測定することも可能である。従って、フル
ワイヤ機能のパケット中継装置又はこれを含むネットワ
ークからの試験パケットを受信処理して、その性能試験
を行うことができる。

【００５４】図８は本発明の実施の形態の制御データ送
出機能を含む試験パケット送信部の説明図であり、図２
と同一符号は同一の機能部分を示し、２６は制御データ
用メモリ（ＩＦＭ）を示す。パケット中継装置又はこれ
を含むネットワークに於いて、例えば、ＡＲＰ（Ａdres
s Ｒesolution Ｐrotocol ）に従った制御パケット（制
御フレーム）や、ＲＩＰ（Ｒouting Ｉnformation Ｐ
rotocol ）による制御パケット（制御フレーム）、或い
は、ネットワークの経路情報や特定の通信を継続させる
為に、定期的に送受信を行う必要がある制御パケットを
伝送することが要求される場合がある。即ち、テストデ
ータを含む試験パケットを試験装置から送受信する場合
も、このような制御パケットを定期的に送信する機能を
必要とする場合がある。

【００５５】そこで、制御データ用メモリ２６を設け、
プロセッサ１１から前述の制御パケットを、ＣＰＵバス
１３を介して制御データ用メモリ２６に書込み、送信制
御回路１５は、テストデータを付加した試験パケットの
送出制御を行うと共に、プロセッサ１１からの指示に従
った現在生成中の試験パケットの出力が終了した辞典
で、制御データ用メモリ２６から制御パケットを読出し
て、バス切替回路２５から送信バス１８に送出する。制
御パケットを出力した後は、直ちに、前回の試験パケッ
トの次の試験パケットの出力制御に戻る。即ち、制御デ
ータ用メモリ２６に書込んだ制御パケットを、テストデ
ータを付加した試験パケットの連続的な送出の間に、単
発的に挿入する状態で送出することができる。なお、図
８の他の機能部分は、図２に説明した構成と同様の動作
を行うものであるから、重複した説明は省略する。

【００５６】パケット中継装置の性能等を試験する試験
装置として、図１に示すように、試験パケット送信部２
と試験パケット受信部３とを備えた場合、図２に於ける
プロセッサ１１と、図６に於けるプロセッサ４１とを共
通化して、主制御部４（図１参照）の機能とすることが
できる。又前述の各実施の形態のみに本発明は限定され
るものではなく、種々付加変更することが可能であり、
例えば、プロトコルヘッダ生成部は、送信先アドレスの
みを高速で順次更新して出力する構成とすることも可能
であり、その場合、送信先ＭＡＣアドレス生成回路２１
ａ（図４参照）のみを設けた構成とし、他は固定とする
ことも可能である。

【００５７】（付記１）アドレスを含むヘッダ部と、伝
送するデータを含むデータ部とを有するパケットを、前
記アドレスを基にネットワークに送出する機能を有する
試験装置に於いて、テストデータを生成して前記データ
部に付加して送出する試験パケット送信部を備え、該試
験パケット送信部は、試験パケット発生部と、送信制御
部とを含み、前記試験パケット発生部は、前記ヘッダ部
に付加するアドレスを設定値に従って順次更新して出力
する手段と、前記データ部に付加するテストデータを設
定値に従って固定又は順次更新して出力する手段とを有
し、前記送信制御部は、前記パケットのフォーマットに
従って前記アドレスを前記ヘッダ部に付加し、且つ前記
テストデータを前記データ部に付加して送出する制御手
段を有することを特徴とする試験装置。

【００５８】（付記２）前記試験パケット発生部は、プ
ロトコルヘッダ生成部と、識別子生成部と、シリアル番
号生成部と、テストデータ生成部とを含み、前記プロト
コルヘッダ生成部は、初期値データと終値データとによ
る範囲内のアドレスをパケット送出毎に更新する手段を
有し、前記テストデータ生成部は、設定値に従ったデー
タ長で且つ疑似ランダムデータ，インクリメントデー
タ，デクリメントデータ又は固定データの何れかのテス
トデータを出力する手段を有することを特徴とする付記
１記載の試験装置。（付記３）前記試験パケット発生部は、定期的にパケッ
トを送出して、パケット中継装置に生存通知等を行う制
御パケットをプロセッサの制御によって書込み、前記送
信制御部によって該制御パケットを読出して送出する制
御データ用メモリを有することを特徴とする付記１又は
２記載の試験装置。

【００５９】（付記４）アドレスを含むヘッダ部と、伝
送するデータを含むデータ部とを有するパケットを受信
して試験を行う試験装置に於いて、パケット中継装置又
はネットワークを介して出力されるパケットを受信して
チェックする試験パケット受信部を備え、該試験パケッ
ト受信部は、試験パケットチェック部と受信制御部とを
含み、前記試験パケットチェック部は、ヘッダ部に付加
されたアドレスと、データ部に付加されたテストデータ
とをチェックする手段を有し、前記受信制御部は、前記
パケットのフォーマットに従ったタイミングで前記テス
トデータチェック部のチェック動作を行わせる制御手段
を有することを特徴とする試験装置。

【００６０】（付記５）アドレスデータを含むヘッダ部
と、伝送するデータを含むデータ部とを有する所定のプ
ロトコルに従ったパケットを送信する試験装置に於い
て、アドレスデータを含む前記ヘッダ部用のデータを出
力する第１の出力手段と、試験データを含む前記データ
部用のデータを出力する第２の出力手段と、前記第１の
出力手段と前記第２の出力手段との何れかの出力を選択
的に出力する選択手段とを備えた試験パケット発生部
と、所定のプロトコルに従ったパケットが前記選択手段
から出力されるように該選択手段を制御する送信制御手
段とを有することを特徴とする試験装置。

【００６１】（付記６）試験パケットチェック部は、プ
ロトコルヘッダチェック部と、識別子チェック部と、シ
リアル番号チェック部と、テストデータチェック部とを
含み、前記受信制御部の制御により、受信したパケット
のフォーマットに従ったタイミングでチェック動作を行
う構成を有することを特徴とする付記４記載のパケット
中継装置の試験装置。

【００６２】

【発明の効果】以上説明したように、本発明の試験装置
は、試験パケット送信部２と試験パケット受信部３との
何れか一方又は両方を備え、試験パケット送信部２は、
パケットのヘッダ部に付加するアドレスを設定値に従っ
て順次更新して出力するプロトコルヘッダ生成部２１等
の手段と、データ部に付加するテストデータを設定値に
従って固定又は順次更新して出力するテストデータ生成
部２４等の手段とを含む試験パケット発生部２ｂと、パ
ケットのフォーマットに従って、生成したアドレスをヘ
ッダ部に付加し、且つ生成したテストデータをデータ部
に付加する制御手段を有する送信制御部２ａとを有する
もので、所定のアドレスとテストデータとを付加した試
験パケットを高速で連続的に送出することが可能である
から、ギガビット・イーサネット用のフルワイヤ機能を
有するパケット中継装置１０やこれを含むネットワーク
の帯域保証試験や過負荷試験等を確実に実行できる利点
がある。又制御データ用メモリを設けることにより、定
期的に送出する制御パケットを、試験パケットの送出中
に単発的に送出することも容易となる。

【００６３】又試験パケット受信部３は、試験パケット
チェック部３ｂと受信制御部３ａとを含み、受信制御部
３ａにより、パケットのフォーマットのタイミングに従
って試験パケットチェック部３ｂのチェック動作が制御
され、ヘッダ部に付加されたアドレスのチェックや、デ
ータ部に付加されたテストデータのチェックをそれぞれ
のチェック部で実行することができるから、ギガビット
・イーサネット用のパケット中継装置１０により中継送
出されたパケットのチェックも容易であり、フルワイヤ
機能のパケット中継装置１０又はこれを含むネットワー
クに対しても、過負荷試験や帯域保証試験等を確実に実
行できる利点がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の実施の形態の試験パケット送信部の説
明図である。

【図３】試験パケットの説明図である。

【図４】プロトコルヘッダ生成部の説明図である。

【図５】アドレス生成の概要の説明図である。

【図６】テストデータ生成部の説明図である。

【図７】本発明の実施の形態の試験パケット受信部の説
明図である。

【図８】本発明の実施の形態の制御データ送出機能を含
む試験パケット送信部の説明図である。

【図９】試験システムの説明図である。

【図１０】従来の試験パケット送信部の説明図である。

【図１１】従来の試験パケット受信部の説明図である。

【符号の説明】

１試験装置２試験パケット送信部２ａ送信制御部２ｂ試験パケット発生部２ｃ送信インタフェース部３試験パケット受信部３ａ受信制御部３ｂ試験パケットチェック部３ｃ受信インタフェース部４主制御部１０パケット中継装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者浅田協福岡県福岡市博多区博多駅前三丁目22番８号富士通九州ディジタル・テクノロジ株式会社内 (72)発明者中村亘福岡県福岡市博多区博多駅前三丁目22番８号富士通九州ディジタル・テクノロジ株式会社内 (72)発明者吉田英達福岡県福岡市博多区博多駅前三丁目22番８号富士通九州ディジタル・テクノロジ株式会社内 (72)発明者松本佳久福岡県福岡市博多区博多駅前三丁目22番８号富士通九州ディジタル・テクノロジ株式会社内Ｆターム(参考） 5K030 GA11 HA08 JA10 KA01 KA02 KA13 LA01 MC03 5K035 AA03 BB01 CC09 DD03 EE22 FF02 GG02 HH02 HH07

Claims

【特許請求の範囲】

【請求項１】アドレスを含むヘッダ部と、伝送するデ
ータを含むデータ部とを有するパケットを、前記アドレ
スを基にネットワークに送出する機能を有する試験装置
に於いて、テストデータを生成して前記データ部に付加して送出す
る試験パケット送信部を備え、該試験パケット送信部は、試験パケット発生部と、送信
制御部とを含み、前記試験パケット発生部は、前記ヘッダ部に付加するア
ドレスを設定値に従って順次更新して出力する手段と、
前記データ部に付加するテストデータを設定値に従って
固定又は順次更新して出力する手段とを有し、前記送信制御部は、前記パケットのフォーマットに従っ
て前記アドレスを前記ヘッダ部に付加し、且つ前記テス
トデータを前記データ部に付加して送出する制御手段を
有することを特徴とする試験装置。
【請求項２】前記試験パケット発生部は、プロトコル
ヘッダ生成部と、識別子生成部と、シリアル番号生成部
と、テストデータ生成部とを含み、前記プロトコルヘッ
ダ生成部は、初期値データと終値データとによる範囲内
のアドレスをパケット送出毎に更新する手段を有し、前
記テストデータ生成部は、設定値に従ったデータ長で且
つ疑似ランダムデータ，インクリメントデータ，デクリ
メントデータ又は固定データの何れかのテストデータを
出力する手段を有することを特徴とする請求項１記載の
試験装置。
【請求項３】前記試験パケット発生部は、定期的にパ
ケットを送出して、パケット中継装置に生存通知等を行
う制御パケットをプロセッサの制御によって書込み、前
記送信制御部によって該制御パケットを読出して送出す
る制御データ用メモリを有することを特徴とする請求項
１又は２記載の試験装置。
【請求項４】アドレスを含むヘッダ部と、伝送するデ
ータを含むデータ部とを有するパケットを受信して試験
を行う試験装置に於いて、パケット中継装置又はネットワークを介して出力される
パケットを受信してチェックする試験パケット受信部を
備え、該試験パケット受信部は、試験パケットチェック部と受
信制御部とを含み、前記試験パケットチェック部は、ヘッダ部に付加された
アドレスと、データ部に付加されたシリアル番号やテス
トデータとをチェックする手段を有し、前記受信制御部は、前記パケットのフォーマットに従っ
たタイミングで前記テストデータチェック部のチェック
動作を行わせる制御手段を有することを特徴とする試験
装置。
【請求項５】アドレスデータを含むヘッダ部と、伝送
するデータを含むデータ部とを有する所定のプロトコル
に従ったパケットを送信する試験装置に於いて、アドレスデータを含む前記ヘッダ部用のデータを出力す
る第１の出力手段と、試験データを含む前記データ部用
のデータを出力する第２の出力手段と、前記第１の出力
手段と前記第２の出力手段との何れかの出力を選択的に
出力する選択手段とを備えた試験パケット発生部と、前記所定のプロトコルに従ったパケットが前記選択手段
から出力されるように該選択手段を制御する送信制御手
段とを有することを特徴とする試験装置。