JPH04328926A - 地域的に分散したパケット・スイッチング・ネットワークの動的な機能動作を試験及び評価するための方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、例えば高速パケット・
スイッチング・システム等の、地域的に分散した高性能
通信ネットワークの動的な機能動作を、リアルタイムの
動作条件下において試験及び評価するための方法及び装
置に関するものである。本発明によれば、発生確率が１
０−９以下の、過渡システム誤りを検出することも可能
である。 【０００２】 【従来の技術】システムの適正性を試験するための、ご
く普通の試験方式としては、検査対象システムの出力結
果を、誤りを発生しない「完璧な」システムをその検査
対象システムと同一の条件下で動作させて得られる出力
結果と、比較するという方式がある。この方式に付随す
る問題は、先ず「完璧な」システムを必要とすること、
それに、その完璧なシステムが実際に誤りなく動作して
いることを保証しなければならないことにある。もう１
つの一般的な検査方式としては、検査対象システムの出
力結果を、事前に算出しておいたルックアップ・テーブ
ルと比較するという方式がある。しかしながら、この方
式も、現在では既に、ふさわしい方式ではなくなってい
る。その理由は、現代の通信ネットワークでは、その複
雑さが増大しており、また、通信ネットワークに期待さ
れている動作速度も非常な高速であることから、この方
式を採用した場合には、必要なルックアップ・テーブル
が余りにも大きくなり過ぎ、また、ルックアップ・テー
ブルと比較するために必要な時間も長過ぎるからである
。 【０００３】様々な種類のシーケンシャル回路を包括的
に試験することができる、満足の行く試験方式は、これ
までのところ存在していないため、試験方式を特定の種
類のシーケンシャル・システムを試験することに限った
方式とする方が、良好な結果が得られるものと考えられ
る。また、間もなく、ＶＬＳＩ技術から、単一のチップ
上に数百万個ものゲートに相当する機能を集約したＵＬ
ＳＩ（Ｕｌｔｒａ　Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅ
ｇｒａｔｉｏｎ　）技術への過渡期に直面することにな
るが、そうなれば、試験方式を特定の種類のシステムに
限るということは更に適切になる。タイミングの細かい
低レベルのシステム記述を含んでいる、コンピュータを
使用したシミュレーション方式では、検査対象システム
の複雑さが増大し、そのシーケンスの深さが大きくなる
と、動作不良を発生するため、この方式では、その種の
システムの動的な機能動作を検証するという課題は、解
決されない。 【０００４】本発明が特に有用であるのは、伝送線１本
あたりのデータ伝送速度が３２メガビット／秒の、ハー
ドウェアで実現した高性能高速パケット・スイッチング
・システムの動的な機能動作の評価を、リアルタイムで
行なえるようになるということである。このリアルタイ
ムの方式は、特定の状況に則した低レベルのシミュレー
ションと比較して、数桁違う高速で実行されるため、適
当なターンアラウンド・タイムで動作の詳細な調査を行
なうことができる。 【０００５】この方式でシステム評価を行なうには、上
述の種類のシステムを試験するための、所定形式を備え
た方式に基づいて構成した新規な装置を用いるようにし
ている。上述の種類のシステムは、一般的に、その動作
時の外部接続線１本あたりの伝送速度が、ある速度範囲
内にあり、また、特定の大きさ及び構造のパケットを処
理するようにしたシステムとなっている。また、本発明
の、所定形式を備えたフレームワークと、実現態様（イ
ンプリメンテーション）とは、過渡システム故障を考慮
したものであり、過渡システム故障は、設計障害或いは
物理的システム欠陥に起因する故障であって、その発生
確率は極めて低く、１０−９程度、或いはそれより更に
低いことすらある。ここで提案する実現態様のトランス
ピュータを用いたアーキテクチャによれば、殆ど何ら制
約のない任意の大きさの（この大きさとは、入力ポート
ないし出力ポートの個数から見た大きさである）スイッ
チング・システムに容易に適合させることのできる、優
れた適合性が得られる。 【０００６】検証システムの環境モデル（即ち、テスト
・データの送信を担当する送信機構部分）を結果解析機
構部分から完全に分離するという新規な概念が、ここで
提案する、地域的に分散した通信ネットワーク及びスイ
ッチング・ノードの検証及び特性評価のための装置の、
基礎となっている概念である。この場合の通信ネットワ
ーク及びスイッチング・ノードの規模は、メトロポリタ
ン・エリア・ネットワーク（ＭＡＮ）の規模であっても
良く、更には、ワイド・エリア・ネットワーク（ＷＡＮ
）の規模であっても良い。 【０００７】ネットワークないしスイッチング・システ
ムにおいては、その動作速度が絶えず高速化しており、
その複雑さも絶えず増大しているため、所定形式を備え
た、即ち規格化された、リアルタイムで検証及び特性評
価を行なうことのできるツールは、これから先、いよい
よ不可欠のものとなることは間違いない。規格化された
評価方式は、より高速の伝送速度（伝送線１本あたりギ
ガビット／秒の単位の速度）に適合する適合性を備える
ことによって、例えば「ＡＵＲＯＲＡテストベッド」等
の、現行のアプリケーション指向のテストベッドの、有
力な拡張方式となろう。 【０００８】本発明が適用可能な分野を更に明瞭に示す
ためには、通信ネットワークについて簡単に考察してお
く必要がある。これまで、通信ネットワークにとって決
定的な制約となっていたのは、伝送手段の帯域幅に限界
があるということであった。そこで、利用し得る帯域幅
の利用効率を最適化するために、特定のサービスを提供
する２種類の通信ネットワークが発達してきた。それら
は次の２種類のシステムである。 （１）　「回線交換」式システム。このシステムは、完
全に明白な接続路を提供するシステムであり、その接続
路は一定の帯域幅を有し、また、その接続路の伝送遅れ
は、その接続が確立されてから解除されるまでの間、一
定していて変化しない。音声通信という、ストリーム指
向のトラフィックを扱う電話回線網は、この回路交換方
式の用途としては古典的なものである。尚、回線交換式
ネットワーク（回線交換網）においては、空間分割多重
方式と、時分割多重方式とが、最も頻繁に採用されてい
る技法である。 （２）　「パケット交換」式システム。このシステムは
、上記回線交換式システムと対照的に、ネットワーク中
の２点間の「仮想」接続路を提供するものであり、この
接続路は、パケットが実際に伝送されている時にのみ物
理的に確立されている。この特徴によって、回線交換方
式の接続路と比較して、伝送リソースをより良好に利用
することができるようになっており、その理由は、回線
交換方式では、その接続路がアイドリング・タイムの間
も確立されたままになっているからである。パケット交
換方式の接続路の特質は、統計的多重方式であること、
帯域幅の割当てに高度の融通性があること、それに、伝
送中の遅延時間が一定しておらず変化することである。 【０００９】コンピュータ・ネットワークは、バースト
指向のトラフィック特性を有しているため、パケット交
換式システムとするのに適したネットワークである。従
来のパケット交換のための様々なスイッチは、一般的に
、汎用コンピュータないしは複数の特定用途プロセッサ
の集合体で処理を行なうソフトウェアによって、そのス
イッチング機能を実行するようにしていた。それらのス
イッチは、１０００パケット／秒の程度のスイッチング
能力を持ち、ノードにおける遅れは２０〜５０ミリ秒で
あった。 【００１０】最近の、ネットワークの技術分野における
発展方向を特徴付けている課題が、２つある。その１つ
は、例えばディジタル化した動画ないし静止画の画像通
信等の、最近出現した新たな用途を、サポートすること
が望まれているということであり、もう１つは、あらゆ
る種類のサービスを、総合し、統合した方式でサポート
することができる、単一通信システムが必要とされてい
るということである。これらの課題の最適な解決法は、
あらゆる情報を「パケット」の形にして伝送するパケッ
ト交換式システムにすることである。「パケット」とい
う用語は、予め定められた最大長さを超えないようにし
た、データのブロックを意味している。従って、パケッ
ト交換式システムの中を、音声を伝送させるためには、
先ず最初に、アナログの音声信号を、適当な長さのブロ
ックに区切る必要があり、また更に、最大長さを超える
ディジタル・メッセージは、幾つかのパケットに分解し
た上で、そのパケットの１つ１つを個別に伝送する必要
がある。 【００１１】半導体レーザ技術の開発が進み、グラス・
ファイバ・ケーブルの改良が進むにつれて、伝送ネット
ワークの帯域幅は驚異的に上昇し、今や、ギガビット／
秒のオーダーにまで達している。また、この伝送技術の
進歩と並行して、パケット交換技術の動向も、プロセッ
サを用いた方式から、現在可能な最大の帯域幅を取り扱
える能力を備えた、ハードウェア指向のスイッチング・
システムへと推移している。更に、超大規模集積（ＶＬ
ＳＩ）技術の進歩、並びに、設計方法論の分野における
技術の向上によって、スイッチング・システム全体のう
ちのかなりの部分を、単一のチップの上に構成すること
が可能になっている。複雑なシステムの検証は、そのシ
ステムの設計の段階から始まるため、設計者が、最新の
設計用ツールを使用して、ＶＬＳＩの設計の極度の複雑
さに対処できるようにすることは絶対的に必要なことで
ある。 【００１２】ここ数年の間に、多くの高性能高速パケッ
ト交換技術が提案され開発された。この主題を取り扱っ
ている多数の刊行物の中から、代表的な例を幾つか、以
下に列挙する。−　Ｌｕｔｚ，　Ｋ．Ａ．，　”Ｃｏｎ
ｓｉｄｅｒａｔｉｏｎｓ　ｏｎ　ＡＴＭ　Ｓｗｉｔｃｈ
ｉｎｇ　Ｔｅｃｈｎｉｑｕｅｓ”，Ｊ．　Ｄｉｇｉｔａ
ｌａｎｄ　Ａｎａｌｏｇ　Ｃａｂｌｅｄ　Ｓｙｓｔｅｍ
ｓ，　Ｖｏｌ．１，　ｐｐ．２３７−２４３，　１９８
８．−　Ａｈｍａｄｉ，　Ｈ．，　Ｄｅｎｚｅｌ，　Ｗ
．Ｅ．，　Ｍｕｒｐｈｙ，　Ｃ．Ａ．，　ａｎｄ　Ｐｏ
ｒｔ，　Ｅ．，　”Ａ　Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎ
ｃｅ　Ｓｗｉｔｃｈ　Ｆａｂｒｉｃ　ｆｏｒ　Ｉｎｔｅ
ｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ　ａｎｄ　Ｐａｃｋｅｔ
　Ｓｗｉｔｃｈｉｎｇ”，　ｉｎ　Ｐｒｏｃ．　ＩＮＦ
ＯＣＯＭ　８８，　Ｎｅｗ　Ｏｒｌｅａｎｓ，　ＬＡ，
　Ｍａｒ．　１９８８，　ｐｐ．９−１８．−　Ｄｅｇ
ａｎ，　Ｊ．Ｊ．，　ｅｔ　ａｌ．，　”Ｆａｓｔ　Ｐ
ａｃｋｅｔ　Ｔｅｃｈｎｏｌｏｇｙ　Ｆｏｒ　Ｆｕｔｕ
ｒｅ　Ｓｗｉｔｃｈｅｓ”，　ＡＴ＆Ｔ　Ｔｅｃｈｎｉ
ｃａｌ　Ｊｏｕｒｎａｌ，　ｐｐ．３６−５０，　Ｍａ
ｒ．／Ａｐｒ．　１９８９．−　Ａｈｍａｄｉ，　Ｈ．
，　Ｄｅｎｚｅｌ，　Ｗ．Ｅ．，　”Ａ　Ｓｕｒｖｅｙ
　ｏｆ　Ｍｏｄｅｒｎ　Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎ
ｃｅ　Ｓｗｉｔｃｈｉｎｇ　Ｔｅｃｈｎｉｑｕｅｓ．”
，　ＩＥＥＥ　Ｊ．　ｏｆ　ｓｅｌｅｃｔｅｄ　ａｒｅ
ａｓ　ｉｎ　ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，　Ｖｏｌ
．７，　Ｎｏ．７，　Ｓｅｐｔ．　１９８９．−　Ｔｏ
ｂａｇｉ，　Ｆ．Ａ．，　”Ｆａｓｔ　Ｐａｃｋｅｔ　
Ｓｗｉｔｃｈ　Ａｒｃｈｉｔｅｃｔｕｒｅｓ　Ｆｏｒ　
Ｂｒｏａｄｂａｎｄ　Ｉｎｔｅｇｒａｔｅｄ　Ｓｅｒｖ
ｉｃｅｓ　Ｄｉｇｉｔａｌ　Ｎｅｔｗｏｒｋｓ”，　Ｐ
ｒｏｃ．　ｏｆ　ｔｈｅ　ＩＥＥＥ，　Ｖｏｌ．７８，
　Ｎｏ．１，　Ｊａｎ．　１９９０．これらのうち特に
、２件の　Ａｈｍａｄｉ　らの文献には、本発明を適用
することができる種類のパケット・スイッチング・シス
テムが記載されている。 【００１３】現在のＣＭＯＳ技術においては、ゲートに
本来的に付随するゲート遅れは、もはや、回路の動作速
度を決定付ける要因ではなくなっている。即ち、相互接
続配線部分、並びにチップの外部における伝送の遅れが
、より大きな制約要因となっている。このことから導か
れる結論は、動的な機能動作に対しては、回路の配置と
経路指定とが、非常に大きく影響するということである
。これらの配置と経路指定とが及ぼす影響力の大きさは
ＨＤＬレベルの表記法では表わされないため、それらの
影響を、高レベルのシミュレーション方式で検証するこ
とは不可能である。また、設計検証を完全に行なうため
には、動作指定における全ての抽象化レベルをカバーす
る必要がある。製造後にシステムは、ゲーティング及び
スイッチレベルにおけるスタック（ｓｔｕｃｋ　）欠陥
の有無を調べるようにしているが、しかしながら試験で
判明するスタック欠陥は、固定システム欠陥だけである
ため、動的な障害をカバーすることはできない。 【００１４】 【発明の概要】従って本発明の目的は、地域的に分散し
たパケット・スイッチング・ネットワークを、その動的
な機能動作について、試験及び評価するための方法及び
装置を提案することであり、特にここで言うところの「
地域的に分散した」という用語が、ＭＡＮ（メトロポリ
タン・エリア・ネットワーク）、ないしはＷＡＮ（ワイ
ド・エリア・ネットワーク）として分類される種類のパ
ケット・スイッチング・システムを包含し得るような、
方法及び装置を提案することにある。 【００１５】本発明は、地域的に分散した通信ネットワ
ークの動的な機能動作を試験及び評価するための方法に
関するものである。この通信ネットワークは、例えば高
速パケット・スイッチング・ネットワーク等であり、複
数の送信ステーションと、複数の受信ステーションと、
それらステーションを接続し、パケットの形で構成され
たトラフィックを伝送するための複数の通信リンクとを
備え、そのパケットが制御ブロックと、ユーザ情報を搬
送するためのペイロード部分とを包含しているようにし
た通信ネットワークである。本発明の方法は、以下のス
テップを含んでいる。即ち、通信ネットワークの入力部
と出力部との間に存在する、基本的機能単位を成す構成
ブロックを、例えば経路等の形で、規定するステップと
、試験及び評価によって検出すべき対象である、検出対
象誤りの集合を、規定するステップと、試験及び評価の
実行中及び通信ネットワークの通常動作中の少なくとも
一方において、テスト・パケットを通信ネットワークの
中を通過させる、テスト・パケット通過ステップであっ
て、該テスト・パケットは、パケットが通常その制御ブ
ロックの中に包含している情報を包含していると共に、
更に、該テスト・パケットの試験及び評価のタスクに関
係した全ての情報を、パケットが通常そのペイロード部
分の中に包含しているユーザ情報の代わりにそのペイロ
ード部分の中に包含している、前記テスト・パケット通
過ステップと、伝送経路の出力ポートに到着したテスト
・パケットを解析して、不所望の結果が生じたか否かを
調べる、解析ステップと、を含んでいる。 【００１６】本発明は更に、地域的に分散した通信ネッ
トワークの動的な機能動作を試験及び評価するための検
証装置に関するものである。この検証装置は、システム
環境部分と、結果解析機構部分と、全体制御装置と、テ
スト集合生成機構部分とを備え、前記システム環境部分
は、複数の送信部を含んでおり、それら送信部は、その
各々が、検査対象パケット・スイッチング・ネットワー
クの入力ポートの１つに組み合わされており、前記結果
解析機構部分は、複数の受信部を含んでおり、それら受
信部は、その各々が、前記検査対象パケット・スイッチ
ング・ネットワークの複数の出力ポートの１つに組み合
わされている、ことを特徴としている。 【００１７】 【実施例】以下に、添付図面を参照しつつ、本発明の方
法並びに本発明の検証装置の実施例の詳細を、具体的例
をあげて説明して行く。高速パケット・スイッチング・
システムそれ自体の構成は本発明の主題ではないため、
それについては詳細には説明しない。ただし、以下の本
発明の説明において使用する諸々の用語の明確な定義を
明らかにしておくために、高速パケット・スイッチング
・システムの特徴並びに動作について簡単に説明し、ま
た、高速パケット・スイッチング・システムの構成要素
の初期試験（静的試験）について触れておくことにする
。 【００１８】送信すべき情報を包含させるパケットは、
その最大長が定められており、その長さは、一般に３２
バイトである。パケットの構成中には、宛先アドレス並
びにパケットの優先順位を表示したタイプ・ビットを包
含している制御フィールドと、ユーザに関係した情報を
包含しているペイロード・フィールドとが含まれている
。通信の分野では、非同期転送モード（Ａｓｙｎｃｈｒ
ｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ：　ＡＴＭ）
として知られているパケット・スイッチング方式が、現
在、ＣＣＩＴＴの標準方式になりつつある。ＣＣＩＴＴ
の標準方式では、４８バイトのデータと５バイトの制御
情報とから成る、固定長のパケットが規定されている。 【００１９】様々な高速パケット・スイッチング・シス
テム（ＦＰＳシステム）に共通する特性は、高度の並列
性を有すること、分散制御であること、それに、経路指
定がハードウェア・レベルで行なわれることである。Ｆ
ＰＳシステムの基本的な特性のうちの１つに、複数のパ
ケットが同時に同一の出力ポートへ向けて送出された際
にパケット消失が発生するのを避けるために、パケット
を蓄積する必要があるということがある。パケット・ス
イッチング（パケット交換）の根本方式は、次の３つの
基本型に区分することができる。〇共用メモリ型〇共用
媒体型 〇空間分割型 【００２０】パケット交換の根本方式として以上のいず
れを選択した場合でも、そのパケット交換のためのスイ
ッチを１個の集積回路チップの上に実現するという製作
法を採用したならば、そのことによって、そのスイッチ
の設計は、入力ポート及び出力ポートの個数と動作速度
とに関して、ある程度の制約を受けざるを得ない。それ
ゆえ、大規模なスイッチング・ネットワーク（交換網）
は、複数個のモジュールを、単段式ないし多段式に編成
するという方式で、構成するようにしている。図１は、
２Ｎ個の（Ｎ×Ｎ）型のスイッチング・モジュールを２
段式に編成して構成した（Ｎ２　×Ｎ２　）型のスイッ
チを示しており、ここで「Ｎ」は、このスイッチング・
システムの入力線及び出力線の本数である。このスイッ
チでは、いずれの入力ポート及び出力ポートについても
、ある１つの入力ポートからある１つの出力ポートへは
、ただ１本の内部経路が確立されるだけである。また、
このスイッチとは異なった、多段式に編成されたスイッ
チであって、ある１つの入力ポートからある１つの出力
ポートへの内部経路が、幾通りも確立されるスイッチも
存在している。 【００２１】共用媒体型のスイッチは、一般的に、その
交換媒体として、高速パラレル・バスないしリング・ネ
ットワークを採用している。入力線へ到着した全てのパ
ケットは、先ず最初に、シリアル形式からパラレル形式
へ変換（Ｓ／Ｐ変換）され、続いて（たいていの場合は
）同期多重化され、共用媒体上へ送出される。共用媒体
（一般的にはバスないしリングである）の帯域幅は、１
本の入力線の帯域幅のＮ倍の幅である必要がある。 【００２２】図２は、共用媒体型の１つである共用バス
型のスイッチング・システムを示した図である。出力線
Ｏ１　．．．　ＯＮ　の各々は、インターフェースを介
して共用媒体（時分割バス）に接続されており、そのイ
ンターフェースは、アドレス・フィルタ（ＡＦ）、出力
ＦＩＦＯ（先入れ先出し）バッファ、及びパラレル・シ
リアル・コンバータ（Ｐ／Ｓ）から構成されている。ア
ドレス・フィルタは、各パケットの宛先アドレスに応じ
て、バス上にそのとき存在しているパケットを、ＦＩＦ
Ｏバッファに書き込むか否かを決定する。基本的には、
このアドレス・フィルタは、デマルチプレクサとして動
作するものである。１つの出力ポートへ向けて、全ての
入力ポートから同時に夫々のパケットが送出されること
もあり得るため、アドレス・フィルタとＦＩＦＯバッフ
ァとは、１本の伝送線のＮ倍の帯域幅を管理できるもの
であることが必要とされる。この条件が満足されており
、且つ、バスの帯域幅についての必要条件も満足されて
いるならば、その共用媒体型スイッチは、閉塞状態を発
生するおそれの無い、非閉塞型スイッチである。共用媒
体（即ちバスまたはリング）並びにメモリ（即ちＦＩＦ
Ｏ）の帯域幅容量が、実現可能な共用媒体型スイッチの
大きさないし拡張可能性（即ち上記の数Ｎ）に対する、
主たる制約要因を成している。また、バッファの合計メ
モリ容量は、全ての出力線の間に等量ずつ分配されて分
散している。このようにバッファのメモリ容量が分散し
ているため、過負荷出力を、バッファのメモリを動的に
共用して一時的に支援することは、不可能となっている
。従って、どれほどの過負荷状態にあるときに、バッフ
ァがオーバフローし、その結果パケット消失が発生する
のかは、そのバッファの大きさによって決まってしまい
、即ち、バッファの大きさが、オーバーフローの発生に
関する決定的なパラメータとなっている。 【００２３】共用メモリ型スイッチの中核を成す要素は
、全ての入力線及び出力線によって共用される単一のデ
ュアル・ポート形メモリである。複数本の入力線へ到来
した複数のパケットは、多重化（ＭＵＸ）によって単一
のストリームへ変換され、このストリームが共用メモリ
へ供給されて記憶される。共用メモリの内部では、記憶
するそれら複数のパケットを、複数の出力待機列（仮想
）に編成する。それらの待機列は、互いに独立しており
、それぞれ出力線の１本ずつに対応している。更に、パ
ケットのヘッダから、そのパケットの宛先を示す制御情
報を抽出し、その情報を、適当なメモリ・アドレスに変
換する処理が行なわれる。また、これらの処理と並行し
て、パケットを共用メモリからシーケンシャルに取り出
し、デマルチプレクシング（ＤＭＵＸ）を施して、出力
線上へ送出する処理が行なわれている。以上の、共用メ
モリ型スイッチの概略的アーキテクチャを、図３に示し
た。 【００２４】この共用メモリという根本方式に関して問
題となるのは、ヘッダ情報を有効なメモリ・アドレスへ
変換し、且つ、パケットを待機列に編成するための適当
な制御信号を発生するという処理に必要とされる処理時
間が、パケットが同時に到来している入力ラインをすべ
て取り扱うことができる程の、充分に短い処理時間であ
るか否かということである。即ち、１回のタイム・スロ
ットにおいて、Ｎ個の到来パケットを処理し、且つ、Ｎ
個の送出パケットを選択するだけの能力を有する中央制
御装置が必要とされている。この場合、１回のタイム・
スロットの間にメモリをアクセスする回数は、パケット
を待機列に編成する（書込む）ためにＮ回と、パケット
を待機列から取り出す（読出す）ために更にＮ回の、合
計２Ｎ回である。ここでポート１つあたりの伝送速度を
Ｖとすれば、この共用メモリに必要とされる帯域幅は２
ＮＶになる。例えば、１本の入力線ないし出力線上の伝
送速度が３２メガビット／秒の、（１６×１６）型のス
イッチの場合、そのメモリの帯域幅は１ギガビット／秒
以上でなければならない。この帯域幅の値に対応した、
そのメモリをアクセスする（即ち、読出しないし書込み
をする）ためのアクセス・サイクル・タイムは、データ
・バスの幅が８ビット幅である場合、８ナノ秒以下にな
る。メモリのアクセス速度に限界があるときに、必要な
だけのメモリの帯域幅を達成するためには、メモリの構
成を、並列構成にすれば良い。例えば、ビット・スライ
ス構成にすれば、各ビットは夫々に別々のメモリへ書き
込まれる。 【００２５】メモリ・サイズすなわち容量に限界がある
ために、スイッチに受け入れられないパケットが出てく
る可能性があり、この場合、受け入れられなかったパケ
ットは失われてしまい、パケット消失が発生する。その
ため、メモリの容量は、パケット消失の発生率が、ある
最大値を超えることがないように選択しなければならな
い。必要とされるメモリの容量は、次の諸要因の関数で
ある。即ち、それら諸要因とは、スイッチの大きさ（Ｎ
）、加わる負荷の大きさ、トラフィックの形態（バース
ト形のトラフィックか、それとも略々均一なトラフィッ
クか）、それに、複数の出力待機列の間でメモリがどの
ように共用されているかという、共用の形態である（こ
の最後の要因が特に重要である）。共用の形態としては
、基本的には、次の２つの型式がある。〇完全区画型：
この型式では、メモリをＮ個の独立した区画に分割し、
それら区画の各々を特定の１本の出力待機列に割当てる
。ある１本の出力待機列においてオーバフロー状態が発
生したならば、その他の出力待機列の内容とは無関係に
、そこでパケット消失が発生する。〇完全共用型：この
型式では、全ての出力待機列がメモリの全体を共用する
ことができる。メモリの全体が満杯状態になったときに
初めて、パケット消失が発生する。 【００２６】メモリ容量、トラフィック負荷の大きさ、
及びトラフィックの形態が、それぞれ変化しない場合、
完全共用型の方式を採用したスイッチは、完全区画型の
スイッチと比較して、パケット消失の発生率が非常に低
くなる。従って、完全共用型を採用すれば、スイッチン
グ・システムの必要メモリ容量を、非常に小さくするこ
とができる。しかしながら、この完全共用型の方式では
、バースト形のトラフィックに関して、問題が発生する
おそれがある。例えば、一部の出力待機列に非常に大き
な負荷が加わったならば、それら出力待機列によって、
共用メモリの全体が使用されてしまうため、その他の経
路を通るトラフィックをも閉塞してしまう。ただしこの
問題は、最小割当制限と最大割当制限とを定めた共用メ
モリ型にすれば、回避することができる。 【００２７】以上のように、共用媒体型という根本方式
や、共用メモリ型という根本方式では、１本の伝送線の
Ｎ倍の帯域幅で動作している共用リソースの中に、全て
の入力からのトラフィックが集中するのに対して、空間
分割型スイッチでは、複数の入力ポートから複数の出力
ポートへ、複数本の経路を同時に確立し、そしてそれら
経路の各々に、１本の伝送線のデータ伝送速度と同一の
データ伝送速度を持たせるようにしている。図４は、空
間分割型スイッチの一般的なモデルを示した図である。 スイッチの内部構造によっては、必要な経路の全てを同
時に確立することができないこともある。この性質は「
内部閉塞性」と呼ばれており、この性質が、処理量を制
約する主要因となっている。 【００２８】内部閉塞性を有するスイッチは、その出力
部分にパケットをバッファ記憶しておくことができない
。バッファは、衝突が発生する可能性がある位置に、即
ち、上流側（例えば入力部分）に配置しておかなければ
ならない。入力線の各々に、１台ずつの経路指定装置（
即ち、デマルチプレクサ）を備えてあり、１台の経路指
定装置は、パケットをＮ個の互いに独立したバッファへ
経路指定し、それらＮ個のバッファは、各々が１本ずつ
の出力線に割当てられている。また、出力線の各々に１
台ずつの集線装置（即ち、マルチプレクサ）を備えてあ
り、１台の集線装置は、同一の出力線に割当てられてい
る全てのバッファを、その該当する出力線に接続してい
る。従って、１つの空間分割型スイッチは、Ｎ台の経路
指定装置と、Ｎ台の集線装置と、Ｎ２　個のバッファと
から構成されている。在来の空間分割型スイッチには、
経路指定装置及び集線装置の構成態様とバッファの配設
箇所とが様々に異なった、種々のスイッチがある。 【００２９】従来のＦＰＳシステムに採用されている種
々の方式について述べた以上の序論に続いて、これより
、高性能スイッチング・システムを試験するための、本
発明に係る新規な試験方法の、基本概念とアーキテクチ
ャとについて説明する。 【００３０】これからのローカル通信スイッチング・シ
ステムは、例えばＩＳＤＮのサービスや、高速ＬＡＮの
相互接続や、高性能のワークステーション等の、様々な
インターフェースをサポートするものでなければならな
い。この考え方からすれば、スイッチング・システムは
、回線交換によるトラフィックと、パケット交換による
トラフィックとの、いずれに対しても、統一された方式
で対応することのできるシステムにすべきである。上に
列挙した望ましい特徴を備えた想定状況を図解したもの
を、図５に示した。回線交換によるトラフィックは、優
先的に取り扱う必要があり、その理由は、その種のトラ
フィック（例えば音声）の、スイッチング・ノード内で
の遅延時間には、厳格な許容限度が存在しているからで
ある。 【００３１】このスイッチング・システムは、次の２つ
の主要構成部分から成っている。 　　〇スイッチ構成体アダプタ（Ｓｗｉｔｃｈ　Ｆａｂ
ｒｉｃ　Ａｄａｐｔｅｒ：ＳＦＡ）　　〇スイッチ構成
体エレメント（Ｓｗｉｔｃｈ　Ｆａｂｒｉｃ　Ｅｌｅｍ
ｅｎｔ：ＳＦＥ）　　【００３２】ＳＦＡの機能は、ス
イッチの入力側においてはユーザ情報を（このユーザ情
報は、パケット交換トラフィックの形態であることもあ
り、回線交換トラフィックの形態であることもある）、
一定の形式で固定長の複数のミニパケットに変換し、そ
してスイッチの出力側においてはそれらミニパケットを
組立て直して、元のトラフィックの形態に戻すことであ
る。従って、外部のユーザは、内部のミニパケットのメ
カニズムについては、全く気付くことがない。回線交換
方式で接続すべきミニパケットは、パケット交換方式で
接続すべきミニパケットより優先される。ミニパケット
の大きさは、ここでは、経路指定情報を包含しているヘ
ッダを含めて、３２バイトであるものとする。この説明
において「ミニパケット」という用語を使用することに
したのは、ＡＴＭ方式において定義されている、「セル
」と混同されることがないようにするためである。ただ
し、ミニパケットとセルとの間の相違は、それらパケッ
トの実際の大きさ（ミニパケットは３２バイト、ＡＴＭ
のセルは５３バイト）だけである。即ち、基本的な事項
に関する限りでは、セルとミニパケットとは同じもので
ある。 【００３３】スイッチ構成体エレメント（ＳＦＥ）は、
スイッチ構成体（Ｓｗｉｔｃｈ　Ｆａｂｒｉｃ：ＳＦ）
の回路網を作り上げている基本構成ブロックであり、即
ち、複数個のＳＦＥの集合体によって、スイッチ構成体
ＳＦの回路網が構成されている。ＳＦＥは、ミニパケッ
トをスイッチングする仕事を担当している。１個のＳＦ
Ｅは、単一のチップの上に集積回路として形成してあり
、任意の大きさ及び構造のスイッチ構成体を構成するた
めの、１個のモジュールとしての機能を持たせてある。 ＳＦＥの基本的な構成を図６に示した。ＳＦＥは、次の
２つの主要構成部分から成っている。即ち、自動経路指
定部分１０、１１と、出力待機列部分１２、１３とであ
る。自動経路指定部分は、二進ツリー構成としてあり、
ミニパケットを各入力部から適切な出力部へ伝達する機
能を果たす。この経路指定のツリーにおける各段階にお
いては、宛先アドレスのうちの１ビットで、次段階への
道筋を決定することができるようにしてある。（１６×
１６）型のスイッチでは、経路指定のツリーには、４つ
の段階が必要である。 【００３４】このＳＦの構成では、あらゆる組み合わせ
の入力部と出力部との間で、同時にミニパケットの経路
指定を行なうことができ、しかも、その際に衝突が発生
しないように指定ができる。これは、内部閉塞が決して
発生しないということであり、そのためこのスイッチで
は、出力部に待機列を使用する方式でありながら、満足
の行く結果が得られる。概念的には、これは、入力部と
出力部との間に、共通部分を持たないＮ２　本の経路を
備えた、空間分割型スイッチング・システムであると考
えることができる。尚、自動経路指定部分と出力線との
間のインターフェースは、中間記憶装置として１つのパ
ケットを保持することができるようにしたシフトレジス
タＳＲと、出力待機列部分を構成している一対のＦＩＦ
Ｏ素子とから、構成されている。 【００３５】２通りの異なった優先順位、即ち、音声の
優先順位と、データの優先順位とを取り扱わねばならな
いため、互いに独立した２列の出力待機列を編成する必
要がある。シフトレジスタを備えたわけは、ラウンドロ
ビン型の制御装置が、ミニパケットを、該当する出力Ｆ
ＩＦＯへシーケンシャルに転送している間に、パケット
が失われることがないようにするためである。ラウンド
ロビン型の制御装置がミニパケットを転送するタスクは
、図４に示した一般的な空間分割型スイッチのモデルの
中の、集線装置の機能に対応したタスクである。この制
御装置とＦＩＦＯ素子とは、１本の伝送線のＮ倍の帯域
幅を有するものでなければならない。ここでは、各ポー
トの伝送速度は、３２メガビット／秒であるものとして
いる。１個のＳＦＥは、トランジスタ１０６　個分の機
能（これは約１０５　個の２入力ゲーティング機能に相
当する）に該当する複雑さを有する１個のチップであり
、６４キロビットのメモリを含んでいる。この大容量の
メモリは、この種のデバイスの、高シーケンシャル深度
に対応することができる。 【００３６】スイッチ構成体エレメントも、スイッチ構
成体も、またスイッチング・ネットワーク全体も、いず
れも上述したように高度の複雑さを有するものであるた
め、システムの全体、並びに各部分が、期待に応える働
きをすることを確認する必要がある。これを確認するた
めのプロセスは「検証」と呼ばれている。検証のプロセ
スは、意図した機能的動作をシステムが正しく実行する
か否かを調べるための試験である。あるシステムの設計
を実現した構成（インプリメンテーション）によって、
仕様条件が実際に満たされていることを証明できれば、
そのシステムの設計は適正であるということができる。 また、完全な設計検証のプロセスは、異なった抽象化の
レベルの全てを含んでいると共に、可能な指示の全てを
含んでいなければならない。システム設計を検証するた
めの公知の検証方式には、種々の方式があり、例えば次
の方式がある。〇形式検証（ｆｏｒｍａｌ　ｖｅｒｉｆ
ｉｃａｔｉｏｎ　）。 この検証は、存在している設計書類に基づいて、形式上
の観点から、設計の適正性を証明しようとする検証方式
である。〇シミュレーション式検証。この検証は、モデ
ルシステムを構成して行なう検証方式であり、モデルシ
ステムとは、目的とするシステムと同様に動作するよう
にしたシステムである。従って、シミュレーション式検
証は、そのモデルとして構成したシステムが、与えられ
た入力から、正しい結果を発生したか否かを解析する検
証方式である。 【００３７】シミュレーション式検証システムの場合、
完全な検証システムであるためには以下に列挙する主要
構成要素を含んでいなければならない。 　　〇設計したシステムの、実行可能なモデル。 　　〇システム環境の、実行可能なモデル　　〇結果解
析機構。 　　〇システム環境と結果解析機構とを制御するための
全体制御装置。 　　【００３８】シミュレーション式検証の信頼度は、
その検証に関与した全ての構成要素並びに全てのモデル
の影響を受けている。シミュレーションによって得られ
た全ての結果は、設計したシステムの、そのモデルに関
する結果である。そのシステムのモデルが設計仕様を充
分に反映していなかった場合には、その検証の結果は、
目的としているシステムに密着した結果にはなっていな
い。従って、システム環境の、精密でしかも適正なモデ
ルが、絶対的に必要である。尚、得られた結果は、その
結果を得るために用いられた解析手法の程度を超えて良
好なものとはならない。また、結果データの量が膨大な
場合には、半自動化した結果解析機構が必要になること
もあり、場合によっては全自動化した結果解析機構が必
要になることすらある。 【００３９】ＶＳＬＩの設計の複雑さが増大するにつれ
て、設計内容を入力する際に、仕様言語に類似した言語
で入力することにより、入力誤りを防止し、且つ、設計
者の生産性と達成品質とを向上させることが望まれるよ
うになってきた。レジスタ転送レベル、ないしはそれよ
りも高いレベルで、ハードウェア設計言語（Ｈａｒｄｗ
ａｒｅＤｅｓｉｇｎ　Ｌａｎｇｕａｇｅ：　ＨＤＬ）を
使用して設計入力を行なえば、この要求を満足すること
ができる。ＨＤＬ表記法を用いて機能シミュレーション
を広範に行なうようにすれば、許容範囲内の複雑さの計
算で、ロジックの設計の誤りを検出することができるよ
うになる。更には、ＨＤＬレベルで表記された設計仕様
に変換を施して、スイッチ・レベルの製作技法対応の表
記法へとレベルダウンさせる、最新の自動式ロジック統
合ツールも、備えておくことが望まれる。 【００４０】パケット・スイッチング・システムの試験
の方針を決定する際に、考慮せねばならない問題は「シ
ステムの中の経路を伝送されるパケットに何が起こり得
るのか」ということである。以下に示すのは、スイッチ
ング・システムの機能動作に対して大きな影響を持つ、
起こり得るシステム誤りのリストである。 　　〇パケットが消失する。 　　〇パケットが複製される。 　　〇複数のパケットが不適正な順序で到着する。 　　〇パケットが不適正な出力ポートへ到着する。 　　〇到着したパケットの長さが不適正である。 　　〇パケットの内容が損傷している。 　　〇パケットの伝送遅延が許容できない程長い。 　　【００４１】このリストでは、システム誤りの各々
を書き表すのに、経路に存在している故障の結果として
発生する、システム障害の形で書き表してある。また、
このリストの中のシステム誤りの各々は、より低い抽象
化レベルでとらえたときには、複数種類の障害としてと
らえられるものを、分類して１つにまとめて、その障害
分類の代表、即ちモデルとして記載したものである。シ
ステム・レベルでの抽象化において、このリスト中のい
ずれかの誤りに分類されるシステム故障は全て（そのシ
ステム故障が物理的な故障に起因するものであるか、そ
れとも設計誤りに起因するものであるかにかかわらず）
、本発明に係る試験方法によって検出することができる
。 【００４２】試験ツールに関する問題が発生する場合、
その発生原因には２つのものが考えられる。その１つは
、検査対象システムが複雑過ぎることである。もう１つ
は、そのシステムの構成要素それ自体を制御し観察する
ことができないことであり、即ち、検査対象システムの
内部状態は、外部の入力ポートを介してアクセスする以
外にはアクセスすることができず、また、外部の出力ポ
ートを介して観察する以外には観察することができない
ことである。一般的に、推定される障害を試験するため
のテスト生成のタスクは、２つの主要手順に分けて考え
ることができ、それらは、「障害設定」と「障害伝搬」
とである。 【００４３】障害設定を行なう理由は、障害がそこに存
在していると推定されるところの、基本的機能単位（ｆ
ｕｎｃｔｉｏｎａｌ　ｐｒｉｍｉｔｉｖｅ）の論理出力
が、障害が存在している場合と存在していない場合とで
、異なった論理出力となるようにするためには、特別の
入力刺激が必要だからである。一方、障害伝搬を行なう
理由は、障害設定の結果を伝搬させてシステムの外部出
力とするためには、特別の入力刺激が必要だからである
。また、障害伝搬のための入力刺激は、障害設定のため
の入力刺激と衝突するものであってはならない。この障
害設定及び障害伝搬の手順が目的としているのは、推定
された障害が実際に存在しているか否かを（外部出力結
果に基づいて）判定することができるようにすることで
ある。一般的に、障害設定と障害伝搬とは、大量の計算
時間を必要とする困難なタスクである。 【００４４】システム・レベルにおけるパケット・スイ
ッチング・システムに対するそれら入力刺激の適当な単
位は、パケットの全体である。これが好都合であるのは
、システムの中のパケット経路は、その終端に至るまで
、ただパケットの出力アドレスのみによって制御される
からである。ここで、次の実験について考察することに
する。先ず、障害を抱えていると推定される経路（以下
、推定障害経路）に、１個のパケットを送出する。もし
その経路中に、そのパケットに対して何らかの影響を及
ぼす（例えばそのパケットを破壊したり、その内容を損
傷する）障害が実際に存在していたならば、障害のない
システムと比較して、論理結果に差が生じることになる
。そして、その障害が、パケットを消失させるものでは
なかったならば、出力アドレスの働きによって、そのパ
ケットは、その推定障害経路のプライマリ出力ポートへ
確実に伝送される。従って、パケットに、正しい出力ポ
ートのアドレスを挿入しておけば、障害設定と障害伝搬
とに関する問題は解決される。 【００４５】経路は、プライマリ入力ポートを直にプラ
イマリ出力ポートに接続している基本的機能単位である
と規定することができる。簡単な障害設定及び障害伝搬
は、システムを記述するための抽象化レベルとして、ハ
イレベルの抽象化を選択すれば、その結果として得られ
るが、しかしながら、高性能ＦＰＳシステムの機能的な
性能は、推定障害経路のトラフィック負荷の大きさに、
かなり左右される。 【００４６】ここで、ある多段式スイッチング・システ
ムについて考察することにする。この多段式スイッチン
グ・システムでは、その第１段に備えられている出力待
機列を、推定障害経路と、その他の経路（以下、二次経
路）とが共用しているものとする。この場合、二次経路
のトラフィック負荷の大きさが、推定障害経路を通って
到着するパケットの遅延時間、ないし機能的な性能に影
響を及ぼすことは明らかである。更に、スイッチング・
システムの経路を試験するためには、推定障害経路との
間で、機能構成部品等を共用している他の経路のトラフ
ィック条件を考慮することも必要である。従って、「ク
ロス・トラフィック」を加えることのできる能力が必要
とされる。この事実から導き出される１つの結論は、検
証システムは、パケット・スイッチング・システム（Ｐ
ＳＳ）の複数の入力ポートにテスト・データを供給する
ことができる能力を、備えている必要があるということ
である。 【００４７】また、更なる問題として、スイッチング・
システムのあるプライマリ出力ポートへ到着したパケッ
トのうち、適正にスイッチングされてきたパケットと、
そうでないパケットとを、そのプライマリ出力ポートに
おいて、どのようにして識別するかという問題がある。 即ち、検証システムの結果解析機構は、正しいパケット
がどのような姿をしており、また、複数のパケットが到
着する際に、いかなる順序で到着するのが正しいのかを
、何らかの方法で知る必要がある。 【００４８】そのために一般的に用いられている方法は
、プライマリ入力ポートから検査対象システムへ送り込
んだテスト・データと同一のテスト・データを、そのシ
ステムを迂回させて直接プライマリ出力ポート側へ転送
し、そして、システム内で実際に処理されたデータと、
システムの外部を転送されてきたこの「期待されるデー
タ」とを、比較するという方法である。本実施例におい
ては、検査対象システムは、ハードウェアでプロトタイ
プとして構成した、高性能ＦＰＳシステムであり、従っ
て、その検証はリアルタイム条件の下で実行しなければ
ならない。外部システムとして必要なものは、この検査
対象システムの全ての入力ポートから、出力ポート側へ
テスト・データを転送することのできる、高速リンクで
ある。この検査対象スイッチング・システムの入力ポー
トの個数をｍ個、その入力ポート１個あたりの帯域幅を
３２メガビット／秒としたとき、必要とされる高速リン
クの帯域幅は、ｍ×３２メガビット／秒である。たとえ
、少数の入力ポートしか持たない（ｍ＝１６）システム
であっても、これだけの大きな帯域幅を持った高速リン
クを構成することは、技術的に可能な範囲を超えてしま
う。また、もう１つの重要な問題として、個々の入力ポ
ートを高速リンクに接続して、スイッチング・システム
を通して得られた結果と、外部を転送されてきたデータ
とを比較するためには、その制御メカニズムをどのよう
にすれば良いのかという問題がある。 【００４９】試験の実行中は、パケットのペイロード部
分にユーザ情報を入れて送信することはない。従って、
この空いている部分を試験目的に利用することができる
。本発明においては、試験の実行中には、パケットのこ
のペイロード部分を利用して然るべき試験情報を送信す
るようにするものである。 【００５０】一般的に、パケットは、図７に示すように
、制御ブロックとペイロード部分とから成っている。 パケットの制御ブロックは、宛先アドレスすなわち出力
アドレス（ＯＵＴＰＵＴ　Ａｄｄｒｅｓｓ）とタイプ・
ビット（ＴＹＰＥｂｉｔ　）とを含んでおり、タイプ・
ビットはそのパケットの優先順位を表示している。ペイ
ロード部分はユーザ関連情報を送信するために使用され
る部分である。試験目的に使用する場合には、スイッチ
ング・システムの入力側において、このペイロード部分
に付加すべき情報を挿入し、そして、出力側において、
到着したパケットの内容を評価するようにする。 【００５１】更に詳しく説明すると、ペイロード部分に
は、次のものが挿入される。即ち、入力アドレス（ＩＮ
ＰＵＴ　Ａｄｄｒｅｓｓ　）（この入力アドレスはパケ
ットの送出源を表示している）、順序番号（ＳＥＱＵＥ
ＮＣＥＮｕｍｂｅｒ　）、タイム・ビット（ＴＩＭＥｂ
ｉｔｓ）、それに、制御ブロックを含めたパケット全体
をカバーするＣＲＣ符号（巡回冗長検査符号）である。 パケットの中の残りのビットは、「論理０」と「論理１
」とでランダムに埋められる。これによって、パケット
の１つ１つに、先にリストに列挙したシステム誤りのい
ずれをも検出することができるだけの、充分な情報を包
含させている。パケットの様々な部分と、それら部分が
検出すべき誤りとを対照させた表を次に示す。 【００５２】 　　　　　　【００５３】誤り検出は、推定障害経路の
出力ポートにおいて到来パケットを解析し、期待される
内容とは異なった内容の有無を調べることによって行な
う。適正なパケット内容と不適正なパケット内容とを識
別できるようにするためには、先に受け取ったパケット
についての情報を記憶しておく必要がある。 【００５４】具体的な例を挙げるならば、重要なチェッ
ク事項の１つに、同一の送出源（即ち同一の入力ポート
）から送出された全てのパケットが、それらが送出され
たとおりの順序で到着するか否かをチェックすることが
ある。ＰＳＳでは、どの入力ポートからどの出力ポート
へ向けてもパケットが転送されることがあり得るため、
推定障害経路に関して、その経路に関係していると考え
られる全ての入力ポートから到来するパケットの期待さ
れる順序番号を、個別に、その推定障害経路の出力ポー
トにおいて記憶しておく必要がある。そして１つのパケ
ットが到着するたびに、そのパケットの中に実際に含ま
れている順序番号を、そのパケットの入力アドレスに対
応した、期待される順序番号と比較する。この誤りチェ
ッカの動作については、後に更に詳細に説明する。 【００５５】既述の如く、スイッチング・システムの中
に、同時に存在し得る障害の個数にも、またそれら障害
の位置にも、制限を設ける必要はない。観察中の出力ポ
ートをＯｋ　とするとき、この出力ポートＯｋ　を宛先
アドレスとしている経路と、別の経路へ導くべきパケッ
トを誤ってこの出力ポートＯｋ　へ経路指定してしまう
経路との、いずれの経路上に存在している障害であって
も、その全ての障害を、この１個の出力ポートＯｋ　を
観察しているだけで、検出することができる。即ち、宛
先アドレスがＯｋ　のパケットを、誤った経路指定によ
って別の出力ポートへ導いてしまう障害は「パケット消
失」誤りとして検出される。また、パケットを別のいず
れかの経路から、誤った経路指定によって、この出力ポ
ートＯｋ　へ導いてしまう障害は「パケット出力位置不
適正」誤りとして検出される。 【００５６】この出力ポートＯｋ　のトラフィック負荷
の大きさは、いずれの入力ポートからであれ、この出力
ポートＯｋ　を宛先として経路指定された、全てのパケ
ットの総和として与えられる。この総和のトラフィック
負荷の大きさは、この出力ポートＯｋ　の最大容量を超
えることがないようにしておく必要がある。 【００５７】以上に説明したのは、特別の情報を包含さ
せた、ただ１つのテスト・パケットを用いることにより
、パケット・スイッチング・システムの障害設定及び障
害伝搬を行なうという課題を、システム・レベルの抽象
化において解決したものである。しかしながら、スイッ
チング・システムがそのタスクを適正に実行しているか
否かを判定することができる有効な試験方法が、ただ１
つのテスト・パケットを使用するこの方法によって、既
に提供されたと言えないことは明らかである。即ち、ス
イッチング・システムの動作を評価するためには、複数
本のテスト・パケットのシーケンスを、同時に複数の入
力ポートから、複数の出力ポートへ向けて、様々な大き
さの負荷の下において、送出する必要がある。 【００５８】テスト情報を、（ユーザ情報を搬送する必
要のない）テスト・パケットのペイロード部分に挿入す
るようにすれば、広く分散したパケット・スイッチング
・システムであっても、その試験及び評価を行なうこと
が可能になる。それは、テスト・パケットのペイロード
部分に挿入した、そのテスト情報に含まれるリンク以外
に、更に別のリンクを、そのテスト・パケットの宛先へ
接続する必要が無くなるからである。 【００５９】回路ボード全体を試験対象とした自動テス
ト生成は、ＩＣを試験対象とした自動テスト生成と比較
して、更に複雑なものとなり、より複雑な回路ボードで
は、自動テスト生成は、もはや実際的なものではなくな
る。ＩＳＯ及びＣＣＩＴＴは、ＯＳＩ順応試験に関する
活動において、抽象テストケースと実行可能テストケー
スとの間には差を設けるべきであると勧告している。即
ち、その勧告によれば、ユーザは、抽象テストケースを
規定する際には、特定の試験方法の形で規定しなければ
ならない。一方、実行可能テストケースは、抽象テスト
ケースから導出するものとし、また、実行可能テストケ
ースの形は、実際に構成した検査対象システムを試験す
るために、実際の試験装置上においてランさせることの
できる形にしておかねばならない。 【００６０】従って、そこに提示されている、所定形式
の（規格化された）表記法は、抽象テストケースを、特
定型式のパケット・スイッチング・システムに合わせて
規定することができ、また、ツールを、その抽象テスト
ケースを特定の検証システムに合った実行可能テストケ
ースへ自動的にコンパイルするツールとすることができ
るものとなっている。この「半自動化」方式では、抽象
テストケースを指定するためにユーザがある程度の操作
をする必要がある。抽象テストケースを書き表わした、
この所定型式の表記法による実際の表記例を、以下に示
すことにする。また、実行可能テストケースを生成する
ためのツールの実現態様を、その後に続けて示すことに
する。 【００６１】テストケースを、所定形式の抽象的表記法
で規定するためには、公知の構造の高級記述言語（ない
しは高級プログラミング言語）に、新たな幾つかのキー
・ワードを組み合せたものを使用する。ここで考慮すべ
きことは、テストケースの抽象的表記を記述するために
必要な情報は何かということである。先ず第１に、検査
対象スイッチング・システムの属性を、仕様条件として
規定する必要がある。そのスイッチング・システムの大
きさと形態とが規定されれば、それよって、パケットの
中の宛先アドレスの位置が決定される。更に、そのスイ
ッチング・システムの入力ポート及び出力ポートの個数
と、そのスイッチが単段式スイッチか多段式スイッチか
を仕様条件として規定する。スイッチの形態に関するこ
れらの仕様条件を規定した表記例は、例えば次のような
形になる。 【００６２】パケット・スイッチング・システムを、シ
ステム・レベルの表記法で記述した場合に、障害を抱え
ていると推定する対象となる基本的機能単位は、パケッ
トがある特定の入力ポートから、その出力アドレスに示
されている出力ポートまで伝送される際にたどる、その
パケットの経路である。従って、特定のテスト・ランに
関与する、全ての経路と、それら経路を介して伝送され
るトラフィックの種類とを、明確に規定しておく必要が
ある。ここでは、特定の１種類のトラフィック（高優先
順位トラフィックか、または低優先順位のトラフィック
）であって、送出源が互いに同一であり、その宛先アド
レスも互いに同一の、複数個のパケットから成るパケッ
ト集合を、１つのメッセージとして定義することにする
。特定の優先順位を持ち、特定の経路を取るメッセージ
の仕様条件の表記例は、例えば次のような形になる。 【００６３】１回のテスト・ランに関与する全ての経路
の各々に、個別にメッセージを規定しておく必要がある
。また、最終的には、それらの個々の経路が負担するこ
とになるトラフィック負荷の大きさを算出しておくこと
も必要である。個々の負荷の大きさは、テスト・パケッ
トのスケジューリング（送出計画立案）を実行すること
によって確定される。そのスケジュール・ファイルの表
記例は、例えば次のようになる。 【００６４】この表記中の「ｍｏｄｅ＝ｒｅｔｒａｎｓ
ｍｉｔ，　ｔｏｔａｌｓｌｏｔｓ＝４＊６４」というス
テートメントが表わしている意味は、タイム・スロット
２５６個分の長さの（タイム・スロット１個分の長さは
、高優先順位パケット１個分の長さに等しい）反復サイ
クルで、トラフィックの連続ストリームを送出すること
を、意図しているということである。ここに示したパケ
ットの基本的なスケジューリングは、２組の入れ子構造
のループによって実行されるものとなっている。第１の
ループは、２５６個のタイム・スロットを、各々が６４
個のタイム・スロットから成る、４つのフレームに区画
している。その内側のループは、各フレームの先頭の１
６個のスロットに、メッセージ（ｍｅｓ０）のパケット
を充填している。メッセージのパケットを包含していな
いスロットは、ポーズとして扱われる。 尚、このスケジュール・ファイルは図８に示したトラフ
ィックを表わしている。 【００６５】図８に示したように、高優先順位パケット
（音声トラフィック）は、周期的にフレームの中へ入れ
て伝送するようにしており、一方、低優先順位パケット
（コンピュータ・データ）は、バースト・モードで伝送
するようにしている。以上に１種類のトラフィックを例
示したが、これと同様ないし類似したトラフィックを複
数種類、組み合わせるようにし、そして、その各々のト
ラフィックを、夫々に異なった送出元から、同一の伝送
先へ向けて送出するようにする。このように、複数種類
のトラフィックの組み合わせという形で、１つのスケジ
ュール・ファイルをまとめ上げるようにすれば、テスト
集合が複雑なものである場合でも、そのテスト集合を、
明快で、所定の形式に則った、しかも読み易い表記法で
書き表したスケジュール・ファイルを得ることができる
。 【００６６】あるパケット・スイッチング・システムの
動的な機能動作を検証するには、そのスイッチング・シ
ステムの中を、複数のパケットを伝送させ、そして出力
側において、伝送されてきたパケットが期待される内容
を保持しているか否かをチェックすれば良い。しかしな
がら、入力空間の全てを、完全にカバーし尽くすことは
、実際には無理である。なぜならば、そうするためには
、考えられる全ての負荷条件下において、考えられる全
ての種類のパケット・パターンを、そのスイッチング・
システムの全ての入力ポートに対して、適用しなければ
ならないことになるからである。 【００６７】スイッチング・システムの信頼性を表わす
方法の１つに、特に顕著なシステムの不調に関する誤り
発生率を、尺度とする方法がある（例えば、システムＸ
のパケット消失に関する誤り発生率が１０−ｚである、
というように表わす）。しかしながら、これに関して問
題となるのは、テスト時間内に全く誤りが検出されなか
った場合や、検出された誤りの回数が余りにも少なく、
信頼性のある統計的叙述が不可能な場合には、どのよう
にして、そのシステムの特性評価をすれば良いのかとい
うことである。実は、これらの場合には、情報理論的な
検証方式を採用すれば解決が得られる。 【００６８】統計的試験法において障害が存在している
というとき、それは、出力中に誤りが発生する確率が「
０」ではないということを意味している。以下の説明で
は、パケット・スイッチング・システムに情報理論的解
析を適用して、設計の適正性に関して、ある程度の信頼
性のある結果を得るためには、ここで説明する試験方法
を、どれほどの長さの時間に亙って実行する必要がある
のかを求めることにする。 【００６９】あるパケット・スイッチング・システムに
おいて、その入力ポートにおける情報伝送量が、パケッ
ト１個あたりＨｉ　ビット（Ｈｉ　ビット／パケット）
であり、出力ポートにおける情報伝送量がＨｏ　ビット
／パケットであるとすれば、このパケット・スイッチン
グ・システムが、情報生成源を内包していなければ、Ｈ
ｏ　がＨｉ　より大きくなることはない（Ｈｏ　≦Ｈｉ
　）。そして、実際に到着する出力の情報伝送量Ｈｏ’
は、Ｈｏ　より更に小さく（Ｈｏ’＜Ｈｏ　≦Ｈｉ　）
、その理由は、出力パケットのうちの幾つかは、システ
ムの欠陥のために、正しいパケットの形を保っていない
と考えられるからである。 【００７０】１個のパケットの長さが、Ｎビットである
場合、そのパケットの、あり得るパターンの種類は２Ｎ
　通りである。パケット１個あたりの統計的情報量は、
シャノン（Ｓｃｈａｎｎｏｎ）が、各パケット・パター
ンｉが発生される確率ｐｉ　を用いて、次の式で定義し
ている。 【００７１】マクミランの理論（ＭｃＭｉｌｌａｎ’ｓ
　ｔｈｅｏｒｅｍ）によれば、障害を持たないシステム
は、所与の入力信号源に対して、長さがＴの正しいパケ
ット・シーケンス（Ｔ個の正しいパケットから成るシー
ケンス）を、２の（Ｈｏ　Ｔ）乗とおりの種類で、しか
もその各々を、等しい確率で発生し得る。また、そのパ
ケット・シーケンスの長さＴが長くなるほど、そのシス
テムが、実際に障害を持たないシステムであることの正
確度は向上する。ここで、システムの欠陥のために各パ
ケットの情報量が、全体のうちのαの割合だけ減少して
、Ｈｏ’＝（１−α）Ｈｏ　になった場合を考えると、
この障害を持ったシステムにおける、上の数字に対応し
た数字は、２の｛（１−α）Ｈｏ　Ｔ｝乗とおりの種類
の、長さがＴのパケット・シーケンスということになる
。この障害を持ったシステム（即ち、０＜α≦１）が、
正しいパケットから成るシーケンスを送り届ける確率（
これは即ち、システムの障害が検出されない確率である
）は、次の式２で表わされる。 【００７２】この確率の値は、Ｔが増大するにつれて０
に近付いて行く。即ち、テスト・シーケンスが長くなる
程、障害を検出することができる可能性は高くなる。更
に、この確率の値は、情報伝送速度Ｈｏ　が大きい程、
急速に減少する。この事実から次の結論が導かれる。即
ち、システムの不備を検出するためには、システムの出
力部における情報伝送速度Ｈｏ　を、できるだけ大きく
することが望ましい。 【００７３】このシステムがテストを通ってしまう確率
は、あり得る全ての値αについて積分することによって
求められ、これは次の式３で表わされる。 【００７４】式２は、問題となっている障害条件の下で
、このシステムがテストを通ってしまう確率を表わした
式である。ここで、ベイズの式である、Ｐ（Ａ｜Ｂ）Ｐ
（Ｂ）＝（Ｂ｜Ａ）Ｐ（Ａ）と、式２及び式３とから、
このシステムがテストを通ったものであるという条件下
において、情報量の減少分の割合がαであることの、確
率密度を表わす式が得られる。この式は次のようになる
。 【００７５】この確率密度ｐ（α）の値は、事前には知
ることのできないものであるから、αは区間［０；１］
において一様に分布している（即ちｐ（α）＝１）と考
えるのが合理的であろう。これを上の式４に代入し、更
に、式２の結果、及び式３の結果を併せて式４に代入す
ることによって、次の式５が得られる。 【００７６】長さがＴの、１本のパケット・シーケンス
が、誤りなしで検出されているという条件下において、
システムの欠陥に起因する情報量の減少分の割合αが、
上限値αｍａｘ　を超えないことの確率は、式５の確率
密度関数を積分すれば得られる。これは次の式６のよう
になる。 【００７７】この式６を解くことによって、αｍａｘ　
の値が、Ｑを媒介変数とした、Ｈｏ　Ｔの関数として得
られる。これは次の式７及び式８のようになる。 この式８において、（Ｈｏ　Ｔ）≪１のとき、分子の中
の、２の（−Ｈｏ　Ｔ）乗の項は無視することができる
。 更に、分母の中から、Ｈｏ　Ｔを外へ抜き出すことによ
って、最終的に、次の式９が得られる。 【００７８】図９は、αｍａｘ　の値と、テスト時間の
長さ（Ｈｏ　Ｔ）との間の関係を、確率Ｑの値を３とお
りに取って、表わしたものである。このＱの項は、検出
されなかったシステムの障害が原因となって不適切な出
力結果が発生する確率の値が、パケット１個あたりのビ
ット数、即ち単位時間あたりのビット数で、（αｍａｘ
　Ｈｏ　）ビット以下の値となることの信頼度の数字を
表わしている。１個のパケットに含まれている情報量は
、ビット数にして、Ｈｏ　ビットであるため、αｍａｘ
の値は、不適切なパケットを受け取る確率であると考え
ることができ、従って、システムが故障する確率である
と考えることができる。 【００７９】式１は、パケット・ストリームが伝達する
パケット１個あたりの情報量が最大になるのは、各々の
パケット・パターンが、同一の確率で発生するときであ
るということを表わしている。更に、各々のパケット・
パターンが、同一の確率で発生するということは、各々
のビットが、「０」である確率も、「１」である確率も
、共に２分の１であるということである。一方、既述の
如く、スイッチング・システム内の故障を検出するため
には、順序番号、入力アドレス、タイム・ビット、及び
ＣＲＣ符号が必要である。これらのエントリが情報の内
容に及ぼす影響を調べるには、１個のパケットを、１本
のビット・ストリームとして見るのが良い。１つの出力
ポートだけを観察している限り、どのパケットも、その
先頭の数ビットに包含されている出力ポートのアドレス
は全て同一である。従って、シャノンの定義の意味する
ところに従えば、出力ポートのアドレスを表わしている
ビットは情報を含んでいないものとみなさねばならない
。（ただし、パケットが誤った出力に到達した場合は、
この例外である。しかしながらその事象は発生確率が小
さいため、その平均情報量は無視することができる）。 一方、タイプ・ビット、順序番号、入力アドレス、タイ
ム・ビット、その他のパケット内の空の空間、及びＣＲ
Ｃ符号は、長い期間の観察においては、一様に分布して
おり、従って、パケット１個あたりの情報量に大きく寄
与している。（シャノンの統計的情報量の定義に合致す
るためには、長期間の観察が必要である）。 【００８０】出力ポートのアドレスのビット長さをｎビ
ットとし、１個のパケット全体のビット長さをＮビット
とするとき、ある１つの出力ポートにおける最大情報量
は、（Ｎ−ｎ）ビット／パケットである。実用上の特別
のエントリ（例えば、順序番号等）が、長期間の観察に
おいては一様に分布したビット・パターンを呈するもの
であれば、それによって、パケット１個あたりの情報量
は可能最大量になる。 【００８１】高優先順位パケットと低優先順位パケット
とは、長さが異なっているため、それらが包含している
情報量は異なっている。ただし、それら双方の種類のパ
ケットが、長いテスト・シーケンス（テスト用のパケッ
ト・シーケンス）の中に、互いに等しい確率で出現する
場合には、パケット１個あたりの平均情報量を、次の１
０式によって算出することができる。 この式において、５６（＝６４−８）ビット／パケット
は、高優先順位パケットの可能最大情報量であり、２４
８（＝２５６−８）ビット／パケットは、低優先順位パ
ケットの可能最大情報量である。（これらいずれの種類
のトラフィックにおいても、出力アドレスの長さは８ビ
ットである）。 【００８２】もう１つの別の、試験設定のための統計的
方法として、次の方法がある。即ちランダムに様々な入
力ポートからパケットを送出することによって、トラフ
ィック負荷の大きさと、高優先順位トラフィックと低優
先順位トラフィックとの比率とが、夫々、出力ポートに
おいて、統計的平均値として、規定の負荷量と規定の比
率とになるようにするというものである。この場合には
、パケット１個あたりの平均情報量は、次の１１式によ
って算出される値となる。 この式において、ｈ（％）とｌ（％）とは、夫々、高優
先順位トラフィックと低優先順位トラフィックの、全体
トラフィックに対する寄与割合である。１つの出力ポー
トにおけるトラフィック負荷の全体量は（ｈ＋ｌ）であ
り、これは決して１００％を超えることはない。トラフ
ィック負荷の大きさとは、パケットのトラフィックと、
ポーズとの間の比率を示したものである。高優先順位の
負荷と低優先順位の負荷とを、等量生成するためには、
低優先順位パケットの個数を、高優先順位パケットの個
数の４分の１にしなければならない。ここで、高優先順
位パケット１個の持続時間（即ち、２マイクロ秒）を単
位時間とし、この一定の単位時間に対して、情報伝送速
度の値を正規化すると、次の式１２に示す、単位時間あ
たりの情報伝送速度が得られる。 【００８３】１本のテスト・シーケンスの持続時間を、
ｔ（秒）とすれば、Ｔ（パケット・シーケンスの長さを
表わすパケットの個数）の値は、次の、式１３に示すよ
うになる。 【００８４】所与の出力ポートへ至る、ある１本の経路
上に、システム故障が発生する確率を１０−１０　以下
にするということを、９９．９％の信頼性をもって確実
にする場合に、スイッチング・システムの１つの出力ポ
ートについての解析を、どれほどの長さの時間に亙って
行なう必要があるかという、具体的な時間の長さの例を
以下に示す。尚、ここでは、合計トラフィック負荷の平
均値は９０％であるものとし、そのうち高優先順位トラ
フィックの寄与分が６０％、低優先順位トラフィックの
寄与分が３０％であるものとする。単位時間あたりの情
報量は、次の、式１４で算出される。 更に、αｍａｘ　＝１０−１０　、Ｑ＝０．９９９とす
れば、図９から、必要な情報量の値は、（Ｈｏ　Ｔ）≒
１０１１ビットであることが読み取れる。これを式１３
と組み合わせることによって、最終的に次の式１５が得
られる。 【００８５】新規な形式の高性能パケット・スイッチン
グ・システムの、動的な機能動作をリアルタイムで検証
するための、時間の変数としてランダムに発生するシス
テム故障を考慮に入れた方法を、数式の形で以上に提示
した。これより、本発明に係るテスト式検証システムの
実現態様の、アーキテクチャに関する諸々の事項、並び
に機能面での諸々の特徴を、説明して行くことにする。 この検証システムの重要な設計上の目標の１つは、入力
ポート並びに出力ポートの個数が種々に異なる様々なス
イッチング・システムに適合し得る適合性を得ることに
ある。この点に関し、最大級に融通性に優れ、また広く
適合できる適合性を有する実現態様は、スイッチング・
システムの入力ポートの各々に、また、出力ポートの各
々に、個別にマイクロプロセッサを１つずつ割当てるこ
とができるように構成した、マルチプロセッサ方式の実
現態様であることは明らかである。 【００８６】図１０は、検証システムの全体構成を示し
ており、この検証システムは、環境部分１４と、結果解
析機構部分１５と、全体制御装置部分１６とから成るも
のである。これら３つの部分はいずれも、いわゆるトラ
ンスピュータで構成されている。トランスピュータは、
市販されている汎用の強力な処理装置であって、互いに
接続して容易にネットワークを構成することができるも
のである。トランスピュータのアーキテクチャと、その
諸々の特徴についての詳細な説明は、例えば、「トラン
スピュータ・レファレンス・マニュアル」（”Ｔｒａｎ
ｓｐｕｔｅｒ　Ｒｅｆｅｒｅｎｃｅ　Ｍａｎｕａｌ”　
ＩＮＭＯＳ　Ｌｉｍｉｔｅｄ，　Ｐｒｅｎｔｉｃｅ　Ｈ
ａｌｌ，　１９８８）等に記載されている。 【００８７】要約して述べるならば、トランスピュータ
（図１１）は、ワン・チップ・マイクロコンピュータで
あって、それ自身のローカル・メモリ（ＲＡＭ）１７と
、他のトランスピュータと直接接続するための通信リン
ク１８〜２１とを備えている。また更に、各トランスピ
ュータは、特別のサービス回路２２と、外部メモリ・イ
ンターフェース２３とを含んでおり、この外部メモリ・
インターフェース２３を介して、補助メモリへのアクセ
スや、周辺ハードウェアの制御を行なうことができる。 トランスピュータのこれら全ての構成要素は、単一のＶ
ＬＳＩチップの上に集積回路として構成されている。ト
ランスピュータの顕著な特徴の１つは、２地点間通信リ
ンクによって、任意のサイズ及び任意のトポロジーを有
するトランスピュータ・ネットワークを構成することが
できることにある。この特徴によって、全ての関与プロ
セッサが単一のバスによって接続してある場合に発生す
る特別の幾つかの問題が回避される（その種の問題には
、例えば、バスの帯域幅に限界があること、バッファの
ドライブ能力に関する諸問題、共用バスにアクセスする
ための制御ロジックを追加する必要があること、等々で
ある）。また、ネットワーク内のトランスピュータの各
々が、夫々に局所メモリを備えているため、全体として
のメモリの帯域幅が、ネットワーク内のトランスピュー
タの個数に比例する。高速処理が可能なこのワン・チッ
プ・ランダム・アクセス・メモリ１７の容量は、少ない
方では、市販のＩＭＳ−Ｔ２１２型の２キロバイトから
、多い方では、ＩＭＳ−Ｔ８００型の４キロバイトまで
の値を持つ。ＩＭＳ−Ｔ８００型トランスピュータは、
浮動小数点ユニットを付加し、図形処理をサポートする
ための特別の命令を組み込んだ、３２ビットＣＰＵを備
えている。このトランスピュータ・デバイスのプロセッ
サの動作速度は、１７．５メガヘルツから最高３０メガ
ヘルツまでの間の複数の段階のうちの１つの段階に固定
することによって、選択できるようになっている。 【００８８】シリアル通信リンク１８〜２１は、高速の
デバイス接続装置であり、トランスピュータ・ファミリ
ーのメンバどうしの間での、全二重通信を可能にするも
のである。これら通信リンクの標準的な通信周波数は、
１０メガビット／秒である。同期通信を可能にするため
には、メッセージの１つ１つに対して肯定応答を出す必
要がある。そのため、各々の通信リンクは、データ・ビ
ットと制御ビットとの両方を搬送する一方向信号線を、
２組備えている。尚、ここでは、スイッチング・システ
ムの入力ポート及び出力ポートの各々に１つずつの、個
別のトランスピュータを使用している。従って、この方
式では、ハードウェアの複雑度は、ポートの個数の増加
に伴って一次関数的に増大する。 【００８９】トランスピュータは、高級プログラミング
言語を用いてプログラムすることができ、使用可能なプ
ログラミング言語には、幾つかの種類がある。プログラ
ミング言語の好適な一例としては、ソフトウェアの複数
の部分を、並列的に走らせることができるＯＣＣＡＭと
いう言語がある。ＯＣＣＡＭを使用すると、１個のトラ
ンスピュータをプログラムすることも、１つのネットワ
ークを構成している複数個のトランスピュータをプログ
ラムすることもできる。ＯＣＣＡＭを使用してある１個
のトランスピュータをプログラムしたときには、そのト
ランスピュータは、全てのプロセスの間で時分割を行な
い、また、データをメモリ内で移動させることによって
チャネル通信を行なう。一方、ＯＣＣＡＭを使用してト
ランスピュータ・ネットワークをプログラムしたときに
は、各々のトランスピュータが、そのトランスピュータ
に割当てられたプロセスを実行する。そして、異なった
トランスピュータの上で実行されているＯＣＣＡＭプロ
セスどうしの間の通信は、直接、それらトランスピュー
タのシリアル通信リンクを介して行なわれる。 【００９０】パケット・スイッチング・システムは、そ
の外部ポートにおいて、シリアル・データ・ストリーム
を処理するようにしてある。このパケット・スイッチン
グ・システムと、検証システムの複数個のトランスピュ
ータとの間を接続するには、一瞥した限りでは、シリア
ル通信リンク１８〜２１を介して接続すれば良いように
見えるが、それは不可能である。その理由は、それらの
通信リンク上の伝送速度が、１０メガビット／秒という
不充分な速度だからである。トランスピュータのクロッ
クが２０メガヘルツであるとき、そのトランスピュータ
のプロセッサのサイクル・タイムは５０ナノ秒である。 外部メモリ・インターフェースへの書込み動作は、トラ
ンスピュータの２回のサイクルで行なわれ、それにかか
る時間は１００ナノ秒である。データ・バスは８ビット
幅であるため、このデータ・バスによって提供される帯
域幅は、８ビット／１００ナノ秒＝８０メガビット／秒
である。この帯域幅の値は、スイッチング・システムの
１つの入力ポートないし出力ポートの必要を十分に満足
する値である。ただし、このように、検査対象スイッチ
ング・システムを、外部メモリ・インターフェース２３
を介してトランスピュータに接続するためには、少なく
とも幾つかのハードウェアを追加する必要があり、それ
らハードウェアは、パラレルからシリアルへの変換のた
めと、トランスピュータとスイッチング・システムとの
間のクロックの分離のためと、検証システムの環境部分
１４並びに結果解析機構部分１５において、信号レベル
を適合させる（即ち、ＴＴＬレベルからＥＣＬレベルへ
変換する）ためとに必要とされるのである。 【００９１】スイッチング・システムが、３２メガヘル
ツのクロックで動作するものである場合に、トランスピ
ュータが、８バイトの長さの高優先順位パケットを１個
処理するために使用することができるトランスピュータ
・サイクルの回数は、４０回（時間にして２マイクロ秒
）である。ただし、そのパケットをトランスピュータの
中へ読込むために既に（８×２＝）１６回のサイクルを
使用している。（外部からの読込み動作の１回につき、
２回のトランスピュータ・サイクルを必要とするからで
ある）。 【００９２】残りの、２４回のトランスピュータ・サイ
クルの間に、必要な種々の誤りチェックの全てを実行す
るためのトランスピュータ命令セットを含んでいるアセ
ンブラ・プログラムを書込むことは、不可能であるため
、システムに合わせた特別なハードウェアを、結果解析
機構に付加することが必要になる。このハードウェアは
、到来するデータ・ストリームの中から、関係した情報
だけを抽出して必要なチェックを施し、それによって、
誤りが検出されたか否かをリアルタイムで判定できるよ
うにするためのハードウェアである。こうすることによ
って、期待されていなかった事象（即ち、観察された誤
り）と、結果解析機構の内部状態を表わすステータス情
報とだけが、制御用トランスピュータへ報告されるよう
にすることができる。この制御用トランスピュータは、
その報告された情報に基づいて、統計的演算（故障事象
のカウント等）を実行するか、或いは、ハードウェアを
制御するための制御命令（例えば受信ユニットのパケッ
ト・バッファにパケットを保持させる命令等）を発する
。また、誤りは、まれにしか発生しないことが期待され
るため、１個の制御用トランスピュータで数台の結果解
析機構を制御できるようにすることも考えられる。 【００９３】理論的には、テスト・パケットの送出は、
１個のトランスピュータだけでも実行することができる
。即ち、そのトランスピュータのローカル・メモリ１７
から、パケットの各々のバイトを、１バイトずつリアル
タイムで送出すれば良いのである。しかしながら実際に
は、トランスピュータにバイトの送出を行なわせると、
トランスピュータは、それだけで完全に手一杯になって
しまい、その他のサービスを提供することができなくな
る。ここでいう、その他のサービスとは、例えば、出力
ポートでオーバーロード状態が発生したために、低優先
順位パケットを再送信しなければならなくなった場合に
、ステータス・リポートを生成する等のサービスである
。また、テスト・パケットを生成するプロセスは、テス
ト・ランの開始前に完了していなければならない。 従って、ある程度の事前処理作業を行なうことによって
、複数種類のテスト・パケットを、トランスピュータの
ローカル・メモリにではなく、送信用ハードウェアの別
々のメモリ位置へ記憶させておくようにすることが好ま
しい。そうしておけば、トランスピュータは、あるテス
ト・パケットを送出する際には、そのテスト・パケット
の先頭バイトを記憶させてあるメモリ内のアドレス（即
ち、スタート・アドレス）を、送信用ハードウェアへ送
出するだけで良く、そのテスト・パケットを送信する作
業は、その通信用ハードウェアを構成している制御ロジ
ックに一任することができる。この特徴を備えることに
よって、トランスピュータと送信用ハードウェアとの間
の必要な伝送速度を、高優先順位パケットの場合には、
パケット１個に付き８バイトから１バイトへ低減させる
ことができ、また、低優先順位パケットの場合には、パ
ケット１個に付き３２バイトから１バイトへ低減させる
ことができるようになる。更にこれによって、複数台の
送信用ハードウェアを、１個のトランスピュータで制御
することもできるようにもなる。 【００９４】既述の如く、環境部分１４ないし結果解析
機構部分１５に含まれている特別のハードウェアには、
この検証システムが実行するタスクのうち、時間的な条
件が厳しい全てのタスクの実行を担当させている。図１
２は、本発明に係るテスト式検証システムのアーキテク
チャを示したものである。環境部分１４の送信用ハード
ウェア（送信ユニット）２４と、結果解析機構部分１５
の受信用ハードウェア（受信ユニット）２５とは、スイ
ッチング・システムが備えている入力ポート及び出力ポ
ートと同数の、多数の自律式機能ユニットから構成され
ている。それら機能ユニットの各々は、１個の入力ポー
トにテスト・データを供給するために必要な全ての構成
要素のセット、ないしは、１個の出力ポートの応答をリ
アルタイムで解析するために必要な全ての構成要素のセ
ットを含んでおり、従って、複数の入力ポートの各々に
は、互いに同一の入力用のテスト用リソースが備えられ
、また、複数の出力ポートの各々には、互いに同一の出
力用のテスト用リソースが備えられている。 【００９５】ポートを通過する信号は、次の３種類の信
号である。先ず、データ信号、そして、このデータ信号
が有効データを搬送しているときに、そのことを示すパ
ケット区切り信号、それに、ポートにオーバロード状態
が発生したときに、そのことを表示する背圧（ｂａｃｋ
ｐｒｅｓｓｕｒｅ）信号である。これらのうち、データ
信号だけが、高速（３２メガビット／秒）データとして
伝送される。 他の２つの信号の論理値は、はるかに低い周波数で変化
する。 【００９６】送信ユニット（送信用ハードウェア）２４
、及び受信ユニット（受信用ハードウェア）２５は、１
個のトランスピュータで、１台から１６台までのそれら
ユニットを制御できるように設計されている。それら送
信用ハードウェアないし受信用ハードウェアのフロント
・エンドは、信号レベルをスイッチング・システムに適
合させるための、信号レベル適合化処理を実行する。 また、この検証システムが実行するアプリケーションの
うち、時間的な条件が厳しくないアプリケーション、例
えば、この検証システムの全体制御や、テストケース生
成等のアプリケーションは、Ｔ８００型トランスピュー
タ２６上のソフトウェアによって実行するようにしてい
る。更に、Ｔ４１４型トランスピュータ２７に、このＴ
８００型トランスピュータと、２個のＴ２１２型トラン
スピュータ２８、２９との間の、通信ノードとしての機
能を持たせている。 【００９７】送信用ハードウェア２４ないし受信用ハー
ドウェア２５を構成するために使用する制御ロジックは
、複数個の通信用有限状態機械の集合体として設計する
ことができる。この検証システムには、複数の同時処理
を、ＯＣＣＡＭプログラムで実行し、且つ複数個のトラ
ンスピュータにおいて実行するのが有利であると思われ
る部分もあり、また、複数の同時処理を複数の有限状態
機械の形に設計して、ハードウェアによって実行するよ
うにするのが良いと思われる部分もある。ハードウェア
の制御ロジックを、複数の通信用有限状態機械の集合体
として設計するという方法は、特別のハードウェアを付
加したマルチ・トランスピュータ・ネットワーク上で複
数の同時処理を実行する、均質なシステムを構成したい
ときに役立つ。 【００９８】図１２に示した検証システムのアーキテク
チャに基づき、以下に、先ず、この検証システム全体の
、機能上の特徴について説明し、その後に、この検証シ
ステムの主要な構成要素の各々について説明することに
する。ところで、スイッチ構成体アダプタ（ＳＦＡ、図
５参照）は、回線交換によるトラフィックとパケット交
換によるトラフィックとが存在する外部世界と、２種類
の固定長ミニパケットが存在する内部世界との間の、イ
ンターフェースとして機能するものであるが、実質的な
スイッチング・システムであるスイッチ構成体（ＳＦ）
は、ミニパケットのトラフィックにしか作用を及ぼさな
い。そこで、検証システムを直接ＳＦに接続すれば、観
察された誤りは全て、ＳＦに原因がある誤りであること
になる。ＳＦＡは、スイッチング・システム全体の中で
誤りの発生源となり得る部分であるが、この直接接続に
よって、検証経路中には存在しなくなるため、検証の対
象から除外することができるようになる。 【００９９】様々な複雑なスイッチング・システムの、
良好な結果が得られる包括的な検証を実行することがで
きるようにするためには、以下に示す、幾つかの独立し
たレベルでの検証を実施すべきである。 〇簡単な「接続テスト」を実施することによって、スイ
ッチング・システムの基本的な機能動作をチェックする
。このテストを行なうには、システム内に単独パケット
を複数個、伝送させ、それら各パケットが、そのパケッ
トの宛先出力ポートに正しく到着したか否かを明確にチ
ェックする。一定個数の到着パケットを一時的に記憶す
ることができるパケット・バッファを使用すれば、事後
処理段階において、受信したパケットの詳細な解析を行
なうことができる。 〇「動作テスト」を行なう。このテストは、連続して実
行するテスト・ランの間に、混合トラフィックをランダ
ムに変化させながら、しかも様々な大きさの負荷の下で
、実際上可能な限り徹底的に実施するようにする。この
「動作テスト」という検証モードの目的は、過渡製造障
害並びに潜在設計誤りを検出することにあり、それらが
発生する確率は、極めて低いことがある（１０−９以下
であることすらある）。 〇「分解能テスト」を行なうことによって、検査対象シ
ステムが具体的な要求条件を満足しているか否かを詳細
に診断する。 〇「性能テスト」を行なうことによって、検査対象スイ
ッチング・システムの性能特性を計測する。性能特性と
は、例えば、そのシステムの最大処理量や、連続パケッ
トの平均通過遅延時間等である。 〇「強靭度テスト」を行なうことによって、検査対象ス
イッチング・システムが、様々な誤り状態からどれほど
良好に回復するかを計測する。特に、異常入力データや
無効入力データに対して、そのシステムがどのように反
応するのかが、重要な点である。 【０１００】ここでは、パケット・スイッチング・シス
テムの公称クロック周波数は３２メガヘルツであるもの
としているが、このスイッチング・システムのハードウ
ェアを設計する際に、このスイッチング・システムが、
これよりも低い任意のクロック周波数で駆動できるよう
にしておき、最も低くは、シングル・ステップ・モード
で駆動できるようにしておくのも良い。そうしておけば
、システム故障が発生した時には、スイッチング・シス
テムを、より低いクロック周波数で動作させることによ
って、その故障がタイミング上の問題に関係したものか
否かを、容易に検査することができる。 【０１０１】検証システムの環境部分は、送信用ハード
ウェアとそれを制御する制御用トランスピュータ（図１
２参照）とから構成されている。送信用ハードウェアは
、その各々が、特定の１つの入力ポートに組み合わされ
ており、その特定の１つの入力ポートへテストデータを
供給するようにしてある。図１３は、典型的な一例とし
ての送信用ハードウェアのブロック図を示した図である
。 【０１０２】スイッチング・システムは、互いに異なっ
た特性を有する２種類のトラフィックを処理しなければ
ならないため、高優先順位トラフィック用のテスト・パ
ケットと、低優先順位トラフィック用のテスト・パケッ
トとを、別々のＲＡＭに記憶させておくのようにするの
が好都合である。ＲＡＭ３０は８キロバイトの容量を持
ち、最大２５６個までの低優先順位パケットを保持する
ことができるようにしためもりである（２５６×３２バ
イト＝８キロバイト）。また、各々の高優先順位パケッ
トのスタート・アドレスを、低優先順位パケットのスタ
ート・アドレスと同一に揃えるために、高優先順位パケ
ット用のＲＡＭ３１にも、２５６個のパケットを格納す
るようにしている。これらの、２５６個の互いに異なっ
た高優先順位パケットと、２５６個の互いに異なった低
優先順位パケットとで、１回の試験設定において使用可
能なテスト・データのストックが形成される。 【０１０３】このように予め準備したパケットのストッ
クから、ある特定の特性を有するテスト・トラフィック
を生成するための方法としては、以下の２つの方法が推
奨される。 〇いわゆるトランスピュータ・モードにおいては、トラ
ンスピュータが、高優先順位パケットと低優先順位パケ
ットとの、いずれの種類に属するパケットの送出をもリ
アルタイムで制御する。トランスピュータが、パケット
のスタート・アドレスを送信ユニットへ送出する（いわ
ゆるコール・バイ・アドレス）際の、その送出間隔によ
って、結果的に生成されるトラフィックのタイミング特
性が定まる。トランスピュータ・ネットワークとスイッ
チング・システムとは、送信ユニット制御装置３２、３
３におけるトランスピュータ用クロックとスイッチ用ク
ロックとで走っており、即ちそれらは互いに異なったク
ロックで走っているため、ＦＩＦＯ３４及び３５を使用
して、この送信用ハードウェアの中で、完全なクロック
分離を実現するようにしている。即ち、トランスピュー
タ用クロックは、ＦＩＦＯ３４、３５の中へパケット・
アドレスを書き込むための書込み動作を制御しており、
一方、スイッチング・システムのためのクロック（スイ
ッチ用クロック）は、ＦＩＦＯ３４、３５からそのパケ
ット・アドレスを読み出し、そのアドレスに該当するパ
ケットを送出する動作を制御している。従ってトラフィ
ックの各種類ごとに、別々のＲＡＭ３０、３１（これら
のＲＡＭはパケットの内容を記憶している）と、別々の
ＦＩＦＯ３４、３５（これらのＦＩＦＯは、次に送出す
るパケットのアドレスを記憶している）とを備えている
。 〇再送信モードにおいては、送信用ハードウェアが、ト
ランスピュータからの操作を受けることなく、自律的に
パケットの送信を制御する。意図しているパケットの時
間的分布に関する情報は、事前処理段階において、高優
先順位ＦＩＦＯ３４と低優先順位ＦＩＦＯ３５とに既に
ロードしてある。送信ユニット制御ロジック（送信ユニ
ット制御装置）によって、それらＦＩＦＯの内容を反復
して読み出すことができる。ポーズを生成するためには
、次のようにしている。先ず、ＦＩＦＯのデータ・バス
には９個のビットが含まれており、そのうちの８個のビ
ットは、２５６個の使用可能なパケットのうちの１個の
パケットをアドレスするために使用するビットである。 そして、第９番目のビットの論理状態が「ハイ」であれ
ば、それは、現在パケットの後に、ポーズを入れるよう
指示しているのであり、ＦＩＦＯの中の次のエントリに
は、そのポーズの長さを２マイクロ秒（＝高優先順位パ
ケットの長さ）の倍数表示の形で入れてある。この特徴
によって、ＦＩＦＯ３４、３５のメモリ空間を効率的に
利用できるようになっている。即ち、前後するフレーム
の間にポーズを入れるためには、そのポーズの長さにか
かわらず、ＦＩＦＯのエントリを１つ増やすだけで済む
ようになっている。 【０１０４】トランスピュータが、必要な命令を実行し
て１つのアドレス・バイトを送信ユニットへ送出し、そ
れによって１つのパケットの送出をトリガするまでには
、少なくとも３００ナノ秒の時間が必要である。即ち、
トランスピュータは、先ず最初に、８ビットのアドレス
・ワードと、そのアドレス・ワードの宛先の送信ユニッ
トの番号とを、そのトランスピュータ自身の内部レジス
タにロードする必要がある（前者のロードには１００ナ
ノ秒、後者のロードには５０ナノ秒かかる）。トランス
ピュータは更に、そのアドレス・ワードを、外部メモリ
・インターフェースに書き込まねばならない（これには
１５０ナノ秒かかる）。従って、最も過酷な状況の下で
（即ち、接続されている全ての送信ユニットが、高優先
順位トラフィックを１００％負荷で送出しなければなら
ない場合に）、１個のトランスピュータがリアルタイム
でサービスを行なうことができる送信ユニットの最大台
数は、６台である（２マイクロ秒／３００ナノ秒＝６．
６７だからである）。 【０１０５】この場合、各々の送信ユニットに対して、
２マイクロ秒（高優先順位パケットの長さ）ごとに１バ
イトずつの書込みをする必要があり、これは、各々の送
信ユニットに対して、０．５メガバイト／秒の伝送速度
でサービスを行なう必要があるということである。一方
、外部メモリ・インターフェースの最大データ伝送速度
はの限界は、１０メガバイト／秒（８００メガビット／
秒）である。この１０メガバイト／秒という伝送速度は
、１０台の送信ユニットに対して、０．５メガバイト／
秒でサービスを行なうのに充分な速度である。ただし、
６個以上の入力ポートを備えたスイッチング・システム
において、複数台の送信ユニットに対してサービスを行
なうトランスピュータを１個しか使用できない場合には
、それら複数台の送信ユニットのうちの少なくとも１台
を、再送信モードで動作させる必要が生じる。そこで、
テスト・ランの実行中にトランスピュータ・モードと再
送信モードとの、双方の動作モードの間の動的な切換え
が可能なようにしておけば、試験設定の融通性を強化す
ることができる。即ち、送信ユニットのうちの幾台かが
再送信モードで走っているときに、その他の送信ユニッ
ト（ただし６台以下）が、トランスピュータのリアルタ
イムの制御の下で動作しているようにすることができる
。 【０１０６】当業者には明らかなように、本発明の検証
システムをも含めた、種々の検証システムに必要な送信
ユニットは、市販の集積回路を用いて構成することがで
き、また、例えばプリント回路板等の上に構成すること
ができる。制御ロジックを構成する複数の有限状態機械
は、その全てを、いわゆるプログラマブル・アレイ・ロ
ジック（Ｐｒｏｇｒａｍｍａｂｌｅ　Ａｒｒａｙ　Ｌｏ
ｇｉｃ：　ＰＡＬ）の中に形成することができる。この
デバイスは、一般的には、その最大伝搬遅れが１５ナノ
秒であり、最高５０メガヘルツでクロッキングすること
ができる。各々のＰＡＬの、全ての出力端子（例えば１
０個）は、入力端子として働くように、設定変更するこ
とができる。従って、最大２２個までの入力端子を規定
することができる。更に、各出力は、登録動作と組合せ
動作とのいずれにでもユーザがプログラムすることがで
きる。出力１つあたりの積の項の個数は８から１６まで
の間の値で変化させることができる。 【０１０７】テスト・パケットを記憶させるための記憶
装置には、市販されているＣＭＯＳスタティックＲＡＭ
３０、３１を、８Ｋ×９ビットの編成にし、最長アクセ
ス・タイムを４５ナノ秒にしたものを使用することがで
きる。テスト・パケットのベース・アドレスは、ＣＭＯ
Ｓのパラレル・シリアル変換用ＦＩＦＯ３４、３５に書
き込むようにし、それらＦＩＦＯ３４、３５は、４Ｋ×
９ビットの編成としたＲＡＭアレイを内包している。そ
れらＦＩＦＯのパラレル・ポートにおけるアクセス・タ
イムは５０ナノ秒であり、また、このデバイスは、最高
４０メガヘルツでクロッキングすることができ、そのた
め、読出し動作及び書込み動作を、非同期にでも、また
同時にでも、実行することができる。 【０１０８】この検証システムの結果解析機構部分は、
受信用ハードウェアと、その受信用ハードウェアを制御
するための制御用トランスピュータとで構成されている
。図１３の送信用ハードウェアと同様に、この受信用ハ
ードウェアも、複数の互いに同一の機能ユニットの集合
体から成っており、その機能ユニットを、受信ユニット
と呼んでいる。各受信ユニットは、スイッチング・シス
テムの１つの出力ポートのデータ・ストリームを解析す
る。図１４は、１台の受信ユニットの基本構成要素を示
したブロック図である。 【０１０９】出力ポート１つあたりのデータ伝送速度が
、３２メガビット／秒もの高速であるため、スイッチン
グ・システムの出力データの評価は、ハードウェアに基
づいた評価方式にしておく必要がある。受信ユニットの
中核を成す部分は、夫々に異なった種類の誤りをチェッ
クするための複数の誤りチェッカ３６〜３９と、パケッ
ト・バッファ４０と、性能評価ユニット４１とから構成
されている。誤りチェッカ３６〜３９は、機能的に互い
に独立したブロックであり、互いに同時並行的に動作す
る。誤りチェッカ３６〜３９の各々は、到来するデータ
・ストリームの中から自身に関係した情報を抽出し、必
要な評価を実行し、それによって、パケットが適正にス
イッチされたか否かを判定する。これら誤りチェッカ３
６〜３９の各々は、完全にハードウェアで実現されてお
り、結果解析のタスクのうち、時間的条件の厳しいタス
クの全てを実行するようにしてある。トランスピュータ
からこれら誤りチェッカへの操作が必要とされるのは、
以下に列挙した事象のうちの１つないし幾つかが発生し
た場合だけである。１．データ・ストリームの検査中に
、誤りチェッカ３６〜３９のうちの少なくとも１つが、
スイッチング・システムの故障を検出した場合。 ２．パケットの伝送時間を測定し、幾つかの付加的な統
計的計算を実行するための、トランスピュータ処理が、
性能評価ユニット４１によってトリガされた場合。３．
ユーザが、受信用ハードウェアのステータス情報を要求
したか、或いは、パケット・バッファ４０の内容を読み
出すことを望んだ場合。 【０１１０】誤りチェッカ３６〜３９ないし性能評価ユ
ニット４１からの働きかけによってトランスピュータが
開始した動作によって、トリガされるタスクは、時間的
条件の厳しいタスクであることがあるため、ユーザが発
した何らかのステータス情報の要求よりも、こうしてト
リガされたタスクの方を、優先的に取り扱うようにして
いる。また、受信用ハードウェアの制御ロジックが関与
している２種類クロックを、互いから完全に分離するた
めに、この制御ロジックを２つの互いに独立した部分即
ち受信ユニット制御装置４２、４３に分割し、一方の制
御装置４２はスイッチング・システムのクロックで動作
し、他方の制御装置４３はトランスピュータのクロック
で動作するようにしてある。 【０１１１】複数の誤りチェッカ３６〜３９は、夫々の
機能を互いに独立させてあるため、モジュール式の設計
が可能になっており（即ち、各々のチェッカを別々に設
計することができ）、また、この受信用ハードウェアの
、段階的インプリメンテーションが可能になっている。 以下に、誤りチェッカ３６〜３９について、更に詳細に
説明する。 【０１１２】長さ誤りチェッカ３６のタスクは、長さの
正しくないパケットを検出することである。スイッチン
グ・システムからのデータ・ストリームは、パケット区
切り信号を伴っており、このパケット区切り信号は、有
効パケットの伝送中は、論理「ロー」信号になっている
。長さ誤りチェッカ３６は、到来パケットのタイプ・ビ
ットを抽出し（このタイプ・ビットを利用して、６４ビ
ットの高優先順位パケットと２５６ビットの低優先順位
パケットとを識別する）、パケット区切り信号が「ロー
」状態にある間、クロック・サイクルをカウントし続け
、それによって受け取ったパケットの長さが適正か否か
を判定する。 【０１１３】循環冗長検査（ＣＲＣ）チェッカ３７のタ
スクは、損傷したパケットを検出することである。各パ
ケットの末尾には、テストケース生成機構によって、１
２ビットのＣＲＣ符号が挿入されている。ＣＲＣチェッ
カ３７は、パケット区切り信号の立下りをもって動作を
開始する。パケットが誤りなしに到着したならば、各パ
ケットの終端のパケット区切り信号の立上りをもって、
このＣＲＣチェッカ３７の出力は、論理「０」へ遷移す
る。もし、その時点において、この出力、即ち誤り表示
出力が論理「１」にとどまっていたならば、それは、Ｃ
ＲＣ誤りが検出されたことを意味しており、この誤りの
検出は、制御装置４２、４３へ報告される。 【０１１４】順序番号チェッカ３８のタスクは、消失し
たパケット、誤った順番で到来したパケット、及び、複
製されて増殖したパケットを検出することである。同一
の送出源から送出された複数のパケットが正しい順番で
あることをチェックするために、順序番号チェッカ３８
は、到来データ・ストリームから、順序番号と、そのパ
ケットの送出源アドレスとを抽出する。 【０１１５】ポート番号チェッカ３９のタスクは、誤っ
た出力ポートへスイッチされたパケットを検出すること
である。ポート番号チェッカ３９は、４ビットの、各パ
ケットの宛先ＩＤ（宛先アドレス）と、検証システムの
初期化段階の実行中に各受信ユニットに付与された、受
信ユニット・アドレスとを比較する。 【０１１６】図１５は、順序番号チェッカ３８のブロッ
ク図を示したものである。送出源アドレスには、実際に
到着したパケットの期待される順序番号（即ち、正しい
順序番号）をＲＡＭ４４の中に記憶させてある位置をア
ドレスするための、ＲＡＭアドレスとしての機能を持た
せてある。この期待される順序番号を、実際に到着した
パケットから抽出した順序番号と比較する（ブロック４
５）。それらの番号が互いに一致しなかったならば、制
御ロジックへ誤りの発生を報告する。続いて、抽出した
順序番号を「１」だけインクリメントした上で（ブロッ
ク４６）、ＲＡＭ４４の中の同一の送出源アドレスの位
置に記憶させる。実際に到着したパケットから抽出した
順序番号を「１」だけインクリメントするのは、それに
よって、パケットが１個だけ失われたときに大量の誤り
が一度に発生するのを防止するためである。順序番号チ
ェッカ３８を使用して検出することができる誤りの種類
は、順序誤り、パケット消失、それにパケット複製であ
る。 【０１１７】パケット・バッファ４０のタスクは、最新
に到着した複数個のパケットから成る、ユーザが制御す
ることのできるスタックを継続的に保持することである
。このスタックの大きさ（スタックに含まれるパケット
の個数）は、０個から、記憶媒体のメモリ空間が許す最
大個数までの間で変化する。４キロバイトのＦＩＦＯを
使用すれば、１２８個（低優先順位パケットのみの場合
）ないし５１２個（高優先順位パケットのみの場合）の
パケットを、充分保持することができる。誤り信号の発
生によって、このＦＩＦＯへの書込み命令がトリガされ
たならば、このＦＩＦＯは、次の特別の期間に関する情
報を、複数のセクションに保持するようになる。−この
ＦＩＦＯに対して書込み命令が発せられる以前に到着し
たパケットは、スイッチング・システムが期待されたと
おりに動作していて、誤りが観察されなかった期間中に
、発せられたものである。−このＦＩＦＯの書込み動作
を行なわせる間接的な原因となった、誤りを含んだパケ
ットは、このＦＩＦＯに書き込まれる。−このＦＩＦＯ
の残りの部分は、誤りを含んだパケットより後に到来し
たパケットによって埋められる。後から、このパケット
・バッファ４０を検査すれば、誤りを含んだパケットを
容易に同定することができる。 【０１１８】性能評価ユニット４１のタスクは、様々な
トラフィック負荷条件の下で連続的に動作している高性
能スイッチング・システムの、動的な機能動作の特性評
価をサポートすることである。相前後して送信ユニット
からスイッチング・システムの中へ送出された２個のパ
ケットの間の、夫々の通過時間の差は、そのスイッチン
グ・システムの性能の重要な指標の１つである。高優先
順位パケットの合計通過時間Ｔｐｄは、スイッチング・
システムの個々の機能構成要素の動作に付随する部分時
間が累積したものである。パケットが自動経路指定用の
二進ツリー構造を通り抜けるために必要な時間は無視す
ることができ、従ってその時間は「０」に設定して良い
。 制御ロジックは、単に、シフトレジスタ（ＳＲ）から待
機列素子へパケットの全体を伝送するだけであるが、１
個の高優先順位パケットの全体がこのＳＲの中に出現す
るまでに２マイクロ秒かかる。また、δは、制御装置（
制御ロジック）が、ＳＲ内のパケットを検出して、その
パケットを出力待機列素子に加えるために必要な時間で
あり、最大でも２マイクロ秒である。更に、パケットが
出力待機列素子の中において生じる遅れ時間をＴｈＱｕ
　とすれば、次の式１６が得られる。 遅れ時間ＴｈＱｕ　の長さは、そのパケットより先に、
待機列素子の中に既に入っていた実際のパケットの個数
（ｑｕｅｕｅ　ｌｅｎｇｔｈ）に左右され、即ち、一般
的には、他の送信ユニットから当該出力ポートへのトラ
フィックの大きさに左右される。この遅れ時間ＴｈＱｕ
の長さは、次の１７式で表わされる。 【０１１９】一方、トラフィックが低優先順位のもので
ある場合には、（出力待機列素子が満杯であるために）
そのトラフィックのパケットに対して背圧が加わってい
る時間ＴＢＰが合計通過時間Ｔｐｄに加算されるため、
そのＴｐｄ合計通過時間は、次の式１８及び式１９に示
すようになる。 【０１２０】既述の如く、各パケットには、タイム・ビ
ットが２つ挿入される。そのうちの１つはスタート・ビ
ット、もう１つはストップ・ビットである。性能評価ユ
ニット４１によって論理「ハイ」状態のスタート・ビッ
トが検出されたならば、受信用トランスピュータの中で
実行される時間測定が、外部割込要求によってトリガさ
れる。この後、論理「ハイ」状態のストップ・ビットが
検出されたならば、第２の割込要求によって、この時間
測定が終了させられる。トランスピュータは、然るべき
統計的評価を終了したならば、次の時間測定が可能な状
態になり、そして、この状態になったことを性能評価ユ
ニット４１に対して表示する。 【０１２１】相前後する２つの高優先順位パケットの間
の通過時間の差Ｔｒｅｌ　は、それらパケットの待機列
素子中の遅延時間Ｔ１Ｑｕ　とＴ２Ｑｕ　とが異なるこ
とによって影響を受けるため、次の式２０のようになる
。 ここで、Ｔ２Ｑｕ　がＴ１Ｑｕ　より大きくなる理由は
、通常、出力待機列において、これら２つのパケットの
間に、他の送信ユニットから送出された別のパケットが
挿し挟まり、しかもその、別のパケットが、有効なスタ
ート・ビットとストップ・ビットとを備えていることに
よるものである。高優先順位待機列の中に、挿し挟まる
可能性のあるパケットは、高優先順位パケットだけであ
る。従って、高優先順位パケットの間の通過時間の差Ｔ
ｒｅｆ　は、２マイクロ秒の倍数になるであろう。 【０１２２】パケットの絶対通過時間Ｔａｂｓ　もまた
、スイッチング・システムの性能を表わす重要な指標の
うちの１つである。低優先順位パケットの、絶対伝送時
間の概略値を得るには、高優先順位パケットのスタート
・ビットをもって時間測定を開始し、低優先順位パケッ
トのストップ・ビットをもってその時間測定を終了する
ようにする。この手順によれば、送信ユニットから受信
ユニットへの付加的なリンクを必要とせずに済む。これ
を式で表わすと、次の式２１、２２、及び２３のように
なる。 これらの式２１、２２、及び２３について、以下に説明
する。先ず、送信ユニットに対しては、高優先順位パケ
ットの直後に、低優先順位パケットを挿入することを強
制しておく。この送信ユニット以外の他の送信ユニット
が、ここで問題としている出力ポートへ向けて高優先順
位パケットを送出していなければ、この高優先順位パケ
ットの出力待機列素子内での遅延時間は無視することが
できる。そのため、この高優先順位パケットの合計通過
時間は短縮され、その短縮された時間をδ１　とする。 この高優先順位パケットが、受信用トランスピュータに
おいて実行される時間測定を開始させた時刻を、低優先
順位パケットが送信ユニットからスイッチング・システ
ムの中へ送信された時刻の概略時刻とする。即ち、低優
先順位パケットに背圧が作用している時間、並びに低優
先順位パケットが出力待機列中で遅延する時間と比較し
て、この正確な長さが不明な時間の値δ１　が非常に短
ければ、測定された時間Ｔｐｄが、絶対通過時間Ｔａｂ
ｓ　に略々等しくなる。 【０１２３】受信ユニットは、その各々を、プリント回
路板の上に構成することができる。全ての受信パケット
を一時的に記憶しておくためのバッファとして使用する
前記ＦＩＦＯと、次に到来するパケットの期待される順
序番号を記憶させておくために使用する前記ＲＡＭ４４
とは、送信ユニットに使用するデバイスと同一のもので
ある。また、ここでも、ＰＡＬを使用して有限状態機械
を構成している。 【０１２４】検証システム（図１２）並びに半自動式テ
ストケース生成機構の全体制御のためのソフトウェアは
、その全てを、市販されているＩＭＳ−Ｔ８００型トラ
ンスピュータ２６の上を走らせるようにしている。パー
ソナル・コンピュータ（ＰＣ）４７は、データ入力（キ
ーボードを介して入力する）並びにデータ表示（スクリ
ーンに表示させる）のための端末として動作するもので
ある。ＩＭＳ−Ｔ４１４型トランスピュータ２７は、ホ
スト・トランスピュータであるＴ８００型トランスピュ
ータ２６と、環境部分１４のＴ２１２型トランスピュー
タ２８及び結果解析機構部分１５のＴ２１２型トランス
ピュータ２９との間の、通信ノードとして機能している
。 【０１２５】テストケースを生成するタスクは、スイッ
チング・システムの検証及び特性評価を実行するタスク
とは完全に独立しているため、それらのタスクとは別個
に実現することができる。本発明の検証システムにおい
ては、半自動式テストの集合生成機構を、Ｔ８００型ホ
スト・トランスピュータの中に構成してある。このテス
トケース生成機構は、テスト方法と、検証システムのう
ちの、スイッチング・システムの評価を実行する部分と
の間の、一種のインターフェースである。このテストケ
ース生成機構の主たるタスクは、抽象テストケースの仕
様の決定に際してユーザを支援すること、並びに、抽象
テストケースをコンパイルして、検証システムに適合し
た実行可能テストケースにすることである。 【０１２６】システム・レベルの抽象化においては、高
速パケット・スイッチング・システムのためのテストケ
ースは、異なった優先順位の複数のテスト・パケットの
シーケンスから成り、それらシーケンスは、様々な大き
さの負荷の下で、スイッチング・システムの複数の入力
ポートから複数の出力ポートへ向けて送出される。必要
な実行可能テストケースを生成するためには、ユーザか
らの操作によって制御可能な、以下の、３種類の互いに
独立したアプリケーション（機構）を使用するようにし
ている。図１６は、テストケース生成処理に使用する、
互いに異なった生成源であるそれら機構を図示したもの
である。 【０１２７】スイッチ構成設定機構４８は、テストケー
ス生成機構に対する、スイッチング・システムの物理的
な構成を規定するものである。構成設定ファイル４９は
、入力ポート及び出力ポートの総数、スイッチング・シ
ステムの全体を構成している段の段数、それに、それら
の段の全てがどのように相互接続されているかについて
の経路指定情報を包含している。構成設定ファイル４９
は、メッセージ生成機構５０が、ある１つのテスト・パ
ケットの１つの出力アドレス（ただし、多段式のシステ
ムの場合には複数の出力アドレス）を、そのテスト・パ
ケット内の適正な位置に挿入するために使用するもので
ある。 【０１２８】メッセージ生成機構５０は、テスト・パケ
ットをそのために生成するところの障害の存在が推定さ
れる経路（推定障害経路）に関する入力と、トラフィッ
クの優先順位と、関係した構成設定ファイルの名標とを
受け取る。そして、これらの入力に基づいて、先に「検
証対象誤り」として説明した複数種類のシステム誤りを
検出するために必要な情報を包含したメッセージを生成
する。１つのメッセージを生成する際には、同一の入力
ポートから送出され同一の出力ポートを宛先として意図
した複数個のパケットから成る１本のパケット・シーケ
ンスとして、そのメッセージを規定する。メッセージ生
成機構５０は、テスト・パケットの内容を決定するもの
であり、従って、送信用ハードウェア２４の中のＲＡＭ
３０、３１の内容を決定するものである。 【０１２９】メッセージ生成機構５０が、ある特定のス
イッチング・システムの中のある特定のテスト経路を規
定した所定形式の表記法をコンパイルして、１６個のテ
スト・パケットから成る１つのメッセージにする際の、
そのコンパイルの仕方の具体例を図１７に示した。高優
先順位テスト・パケットは、その各々が８バイトから成
り、それら８バイトを、８対の１６進数で表わしてある
。図１７の第１番目と第３番目の矢印（矢印の順番は左
から右へ数える）は、パケットの宛先アドレス（第２出
力ポート）を指している。第２番目の矢印の縦列に記さ
れている「８」という数字は、高優先順位パケットであ
ることを表示している数字である。第４番目の矢印は、
パケットの送信源アドレス（第１入力ポート）を指して
いる。最後から２番目の矢印は、パケットの順序番号を
指しており、また最後の矢印は、１２ビットのＣＲＣ符
号を指している。 【０１３０】パケット・スケジューラ機構５１のタスク
は、負荷が然るべき大きさになり、また、高優先順位パ
ケットと低優先順位パケットとの混合比率が然るべき比
率になるように、複数のメッセージのパケットの送出ス
ケジュールを決定することである。基本的には、このパ
ケット・スケジューラ機構５１は、複数のアドレスの送
出順番を指定したリスト（アドレス・リスト）を生成す
るものである。生成されたアドレス・リストは該当する
ＦＩＦＯ３４、３５（図１３）にロードされ、そして、
ロードされたリストを使用して、夫々のＲＡＭ３０、３
１からパケットが呼び出される。環境部分のタスクは、
事前に算出してある複数のテスト・パケットを、確実に
、スケジュール・ファイル５２の中に明示されていると
ころに従って、スイッチング・システムへ供給して行く
ことである。テストケースファイル５３は、テストケー
ス生成処理における最終製品であり、実行可能試験のテ
ストケースを表示したファイルである。このテストケー
スファイル５３の内容は、そのまま送信用ハードウェア
の中へロードすることができる形になっている。 【０１３１】構成設定ファイル４９、メッセージ・ファ
イル５４、及びスケジュール・ファイル５２には、いず
れも、テストケースの抽象化した表記が入れられており
、従って、それらはライブラリ・ファイルであると見な
すことができる。それらライブラリ・ファイルの完成の
度合いに応じて、半自動式のテストケース生成処理を実
行しているときの、ユーザのエントリ・ポイントが決ま
る。例えば、あり得る全てのスイッチ構成設定が入れら
れた構成設定ファイルが、既に存在している場合には、
ユーザは、テストケース生成処理を、いきなり、メッセ
ージ生成機構５０の部分から開始することができる。 【０１３２】ここに提案している新規な障害モデル（こ
れを経路障害モデル（Ｐａｔｈ　Ｆａｕｌｔ　Ｍｏｄｅ
ｌ）と呼ぶことにした）は、パケット・スイッチング・
システムの機能的誤動作を、システム・レベルに抽象化
して叙述するための障害モデルである。この経路障害モ
デルは、１つのシステムの中にあって同時に活性化して
いる障害の個数に対して何ら制約がなく、また、誤り発
生率が１０−９以下という低い値にある過渡システム欠
陥をも、考慮に入れたモデルである。システム・レベル
に抽象化して、経路とパケットとを用いてパケット・ス
イッチング・システムを叙述しており、また更に、経路
をもって、システムの誤動作の原因を帰するべき基本的
機能単位と見なしているため、発生する可能性のある誤
りの種別数が少なく、これによって、シーケンシャル・
システムのサブクラスを、検証方式に合せて補正するこ
とができるようになっている。 【０１３３】本発明に係る高速パケット・スイッチング
・システムの試験方法は、この経路障害モデルに基づい
た試験方法である。この試験方法の中核を成している概
念は、パケットの取り扱いが適正に行なわれたか否かを
（スイッチング・システムの出力側において）判定する
ための、必要にして充分な情報の全てを、各テスト・パ
ケットのペイロード部分に挿入するようにしたことであ
る。 【０１３４】本発明に係る、この所定の形式を備えた（
規格化した）試験方法を実行するために、ここでは、検
証システムをマルチプロセッサ方式で実現することを提
案している。これによって、高速パケット・スイッチン
グ・システムの集積して構成されているスイッチ構成体
の検証並びに特性評価を、リアルタイムで行なうことが
できるようになる。好適な実現態様は、４台の送信ユニ
ットと１台の受信ユニットとを備えた構成である。そし
て、それら各ユニットは、３２メガビット／秒の連続デ
ータ・ストリームを、リアルタイムで処理（送出ないし
解析）することができるものとすることが好ましい。 【０１３５】更にここでは、統計的手段を用いて複雑な
システムを試験する現行の情報理論方式に対して、パケ
ット・スイッチング・システムの特殊性に適合させるた
めの適合化を施している。この適合化を施した情報理論
方式によって、システムが故障する確率がある上限値を
超えないということの信頼度の値が、ある値に到達する
ようになるまでに必要な、試験実施時間の長さの概略値
が求められる。 【０１３６】また、高速パケット・スイッチング・シス
テムに合わせて抽象テストケースを表記するための、所
定の形式を備えた表記法を規定した。この抽象テストケ
ースは、検証システムの好適実現態様において処理する
ことのできる実行可能テストケースへ、自動的に変換さ
れるものである。 【０１３７】この詳細なシステム検証を行なうことによ
って、集積させて構成したスイッチ構成体が、設計誤り
及び製造誤りを含まない（システムが故障する残留誤り
確率が１０−１０　以下である）ものであると述べるこ
とができ、また、システムの実際の動作が、仕様に定め
られている動作と一致していると述べることができるよ
うになる。 【０１３８】パケット・スイッチング・システムを、シ
ステム・レベルに抽象化して（即ち経路故障モデルによ
って）、経路及びパケットを用いて叙述するという、こ
の基本方式は、広く一般的に様々なパケット・スイッチ
ング・システムに適用できるものであり、高速パケット
・スイッチング・システムのみに限られるものではない
。ここで提案している試験方法、即ち、パケットの取り
扱いが適正であったか否かを（そのパケットの到着先に
おいて）判定するために必要な全ての情報を、挿入して
おくという方法は、各パケットのペイロード部分に、Ｃ
ＲＣ符号と、順序番号と、入力アドレスと、タイム・ビ
ットとを挿入することのできる充分なスペースがあるこ
とを前提としている。産業上の標準規格になりつつある
ＡＴＭセルのペイロードの大きさは４８バイトであり、
この大きさは、以上の情報に加えて更にその他の情報、
例えば、性能評価を行なった日時を表わす総合タイム・
スタンプ等を、各パケットに挿入することもできる大き
さである。 【０１３９】ここでは、検証システムのアーキテクチャ
のフレームワークとしては、トランスピュータ・ネット
ワークとすることが好ましいことを提案したが、そのよ
うにすれば、検証システムを、送信ユニット及び受信ユ
ニットを付加することによって、容易に拡張できるとい
う、検証システムの拡張性が得られる。更に、好適実施
例においては、送信ユニット及び受信ユニットのアーキ
テクチャは、高速パケット・スイッチング・システムそ
のものに適合させたアーキテクチャであり、また、集積
させて構成したスイッチ構成体は、２種類のトラフィッ
クをサポートするようにしたものであり、それら２種類
のトラフィックは、３２バイトの長さのパケットから成
るデータ・トラフィックと、８バイトの長さのパケット
から成る優先的に取り扱われる音声トラフィックとであ
った。しかしながら、システム環境（送信ユニット）の
アーキテクチャ、並びに結果解析機構（受信ユニット）
に然るべき適合化を施しさえすれば、優先順位の設定の
有無にかかわらず、これらと異なった長さのパケットを
サポートすることもでき、また、これらと異なった種類
のトラフィック（例えば、ＡＴＭスイッチに提起した種
類のトラフィック）をサポートすることもできる。 【０１４０】原理的には、動作試験ないし分解能試験を
実行する際のトラフィックのパターンには、ある特定の
１種類のパケット・シーケンスの反復サイクルとして構
成されたパターンを使用すべきものである。ただし、あ
る特定の統計的分布が望ましいか或いは必要なことが判
明した場合には、更なる適合化を、直接、送信用ハード
ウェアに施すか、或いは、間接的に、トランスピュータ
のソフトウェアに施す必要がある。 【０１４１】集積して構成したスイッチ構成体の仕様条
件は、通常動作時における、ポート１個あたりの伝送速
度を、３２メガビット／秒に指定しているものとした。 こうすれば、送信用ハードウェア及び受信用ハードウェ
アの制御ロジックの全体を、同時並行動作をする複数の
有限状態機械として設計することができ、また、それら
有限状態機械を、プログラマブル・アレイ・ロジック（
ＰＡＬ）デバイスの中に実現することができる。現在市
販されているＰＡＬが正確に動作することができる最大
クロック周波数は５０メガヘルツまでである。この５０
メガヘルツという周波数は、現在必要な３２メガヘルツ
を超えてはいるが、しかしながら、次世代の高性能高速
パケット・スイッチング・システムが、伝送線１本あた
り１００メガビット／秒以上の伝送速度をサポートしな
ければならなくなることは、確実である。このような高
速のデータ伝送速度を達成するためには、制御装置のハ
ードウェアに幾つかの適合化を施すことが必要になる。 考えられる適合化の１つには、有限状態機械を実現する
ための技法に、より高速の技法を使用することであり、
具体的には、例えばエミッタ結合ロジック（ＥＣＬ）を
使用するという方法がある。もう１つの解決法として考
えられるものは、ワード幅を拡大して、必要なメモリ・
アクセス回数を低減するという方法である。 【０１４２】全体制御装置のタスクの１つに、検証シス
テムの送信部分（即ち、環境部分）を、受信部分（即ち
、結果解析機構部分）に接続することがある。そのため
、試験動作中に受信側においてある特別の事象（例えば
、誤りが観察されたこと等）が発生したときに、この全
体制御装置を介して、送信側へのある働きかけ（例えば
送信を中断させる等）が行なわれる。ただし、送信側か
らスイッチング・システムを介して受信側へ至る経路（
即ち、検証経路）の上のデータの流れと比較すれば、一
方が全体制御装置で、他方が送信機構ないし受信機構で
あるこのデータ交換の量は、無視できる程度ものでしか
ない。 【０１４３】実際には、送信ユニットを再送信モードで
動作させるようにしておけば、事前処理段階において送
信ユニットと受信ユニットとを初期化したならば、それ
以後それらユニットは、全体制御装置からの働きかけを
必要とすることなく、自律的に動作するようになる。従
って、送信部分と受信部分とを、高速パケット・スイッ
チング・ネットワークの、地域的に離隔した別々の場所
に装備することが考えられ、そうすれば、メトロポリタ
ン・エリア・ネットワーク（ＭＡＮ）や、更にはワイド
・エリア・ネットワーク（ＷＡＮ）を、所定の形式に則
った、規格化された方式で、検証及び特性評価すること
ができるようになる。現在、通信システムの複雑さが増
大し、その伝送速度が上昇しているため、地域的に分散
されたスイッチング・ノード並びにスイッチング・ネッ
トワークの動的な機能動作の検証及び特性評価を行なう
ことのできる、規格化された方式は、いよいよ不可欠な
ものになると思われる。 【０１４４】更には、本発明の検証システムを、現行の
スイッチング・システムの中に一体に組み込むことも考
えられる。そのようにすることが望まれるのは、それに
よって、それらスイッチング・システムの、通常動作状
態における、その動作の検証及び特性測定を行なえるよ
うになるからである。この場合、複数の送信ユニットと
複数の受信ユニットとを、スイッチング・ネットワーク
の様々な異なった位置に分散して配置しておくと共に、
送信ユニットが、複数の受信ユニットの夫々の固有のア
ドレスを知っているようにしておく。そして、送信ユニ
ットが、調節可能な負荷（この負荷は、ネットワークの
利用状況に応じて調節可能にしておかねばならない）を
周期的に受信ユニットへ送出するようにすれば、それに
よって、通常動作条件下における、そのネットワークの
、部分的な検証及び特性評価を実行することができるよ
うになる。

【図面の簡単な説明】

【図１】２Ｎ個の（Ｎ×Ｎ）型のスイッチング・モジュ
ールを用いて構成した（Ｎ２　×Ｎ２　）型のスイッチ
を示したブロック図である。

【図２】共用バス型のスイッチング・システムのアーキ
テクチャを示したブロック図である。

【図３】共用メモリ型スイッチの概略的アーキテクチャ
を示したブロック図である。

【図４】空間分割型スイッチの一般的なモデルを示した
ブロック図である。

【図５】パケット交換が行なわれる典型的な想定状況を
図解した説明図である。

【図６】スイッチ構成体エレメントの基本構造を例示し
たブロック図である。

【図７】パケット構造中の制御ブロックとペイロード部
分とを示した図である。

【図８】パケット交換によるトラフィックを表わした、
スケジュール・ファイルの模式図である。

【図９】確率Ｑを３とおりの値としたときの、αｍａｘ
　とテスト時間の長さＨｏ　Ｔとの間の関係を示したグ
ラフである。

【図１０】検証システムの全体構造を示したブロック図
である。

【図１１】トランスピュータの構成を例示したブロック
図である。

【図１２】本発明に係るテスト式検証システムのアーキ
テクチャを示したブロック図である。

【図１３】典型的な送信用ハードウェアのブロック図で
ある。

【図１４】受信用ハードウェアの基本的構成要素から成
るブロック図である。

【図１５】順序番号チェッカのブロック図である。

【図１６】テストケース生成に使用する異なった幾つか
の生成源を示したブロック図である。

【図１７】１６個のテスト・パケットから成る１つのメ
ッセージを例示した説明図である。

【符号の説明】

１０、１１　　自動経路指定部分 １２、１３　　出力待機列部分 １４　　環境部分 １５　　結果解析機構部分 １６　　全体制御装置部分

Claims (14)

【特許請求の範囲】
1. 【請求項１】　　複数の送信ステーションと、複数の受
   信ステーションと、それらステーションを接続し、制御
   ブロックとユーザ情報を搬送するためのペイロード部分
   とを包含しているパケットの形で構成されたトラフィッ
   クを伝送するための複数の通信リンクとを備えた高速パ
   ケット・スイッチング・ネットワーク等の地域的に分散
   した通信ネットワークの動的な機能動作を試験及び評価
   するための方法において、通信ネットワークの入力部と
   出力部との間に、経路等の基本的機能構成ブロックを規
   定するステップと、試験及び評価によって検出すべき対
   象である検出対象誤りの集合を規定するステップと、試
   験及び評価の実行中及び通信ネットワークの通常動作中
   の少なくとも一方において、テスト・パケットを通信ネ
   ットワークの中を通過させるテスト・パケット通過ステ
   ップであって、該テスト・パケットは、パケットが通常
   その制御ブロックの中に包含している情報を包含してい
   ると共に、該テスト・パケットの試験及び評価のタスク
   に関係した全ての情報を、パケットが通常そのペイロー
   ド部分の中に包含しているユーザ情報の代わりにそのペ
   イロード部分の中に包含しているテスト・パケット通過
   ステップと、伝送経路の出力ポートに到着したテスト・
   パケットを解析して、不所望の結果が生じたか否かを調
   べる解析ステップとを含んでいることを特徴とする方法
   。
2. 【請求項２】　　テスト・パケットのペイロード部分に
   包含される、テスト・パケットの試験及び評価のタスク
   に関係した前記情報が、入力アドレスと、順序番号と、
   タイム・ビットと、循環冗長検査（ＣＲＣ）符号とを、
   少なくとも含んでいることを特徴とする請求項１記載の
   方法。
3. 【請求項３】　　パケットの制御ブロックに包含されて
   いる前記情報が、出力アドレスとタイプ・ビットとを少
   なくとも含んでおり、前記出力アドレスによって、当該
   パケットの宛先を指定し、前記タイプ・ビットによって
   、当該パケットに関する優先順位を表示するようにした
   ことを特徴とする請求項１記載の方法。
4. 【請求項４】　　前記入力アドレスによって、テスト・
   パケットの送出源を指定し、前記順序番号によって、あ
   る１つの送出源から複数のテスト・パケットを送出する
   際の送出順序を表示し、前記タイム・ビットによって、
   テスト・パケットが通信ネットワークを通過する際の伝
   送遅延時間が表わされるようにし、更に、前記ＣＲＣ符
   号によって、テスト・パケットの制御ブロック並びにペ
   イロード部分に包含されている全ての情報の適正性を確
   認するようにしたことを特徴とする請求項２記載の方法
   。
5. 【請求項５】　　前記検査対象誤りの集合が、パケット
   消失、パケット複製、パケット到着順序不適正、パケッ
   ト到着先不適正、到着パケット長さ不適正、到着パケッ
   ト内容損傷、及び到着パケット遅延時間不適正のうちの
   、少なくとも２つを含んでいる集合として、規定されて
   いることを特徴とする請求項１記載の方法。
6. 【請求項６】　　テスト・パケットの制御ブロック及び
   ペイロード部分に包含されている複数種類の内容を、各
   々を単独に、或いは複数を組み合わせて考察することに
   よって、通信ネットワークを検査するようにし、その際
   に、順序番号及び入力アドレスを考察して、パケット消
   失、パケット複製、及びパケット到着順序不適正の有無
   を判定すること、出力アドレスを考察して、パケット到
   着先不適正の有無を判定すること、タイプ・ビットを考
   察して、到着パケット長さ不適正の有無を判定すること
   、タイム・ビットを考察して、到着パケット遅延時間不
   適正の有無を判定すること、及び、ＣＲＣ符号を考察し
   て、到着パケット内容損傷の有無を判定すること、のう
   ちの１つまたは幾つかを行なうようにしたことを特徴と
   する請求項５記載の方法。
7. 【請求項７】　　テスト・パケットの複数のシーケンス
   を、複数の入力ポートから複数の出力ポートへ向けて同
   時に送出するようにし、しかも相前後する２回のテスト
   ・パケット送出の間でトラフィック負荷条件を変化させ
   るようにしたことを特徴とする請求項１記載の方法。
8. 【請求項８】　　テスト・パケット送出に先立ち、予め
   複数のテスト・パケットを送信部の個別のメモリ位置に
   記憶させておき、テスト・パケット送出時には、該送信
   部のトランスピュータが、該送信用ハードウェアへ、テ
   スト・パケットの先頭バイトのメモリアドレスを低伝送
   速度で送出するようにしておき、テスト・パケットの実
   際の送出は、該送信用ハードウェアの制御ロジックによ
   って実行されるようにしたことを特徴とする請求項１記
   載の方法。
9. 【請求項９】　　テスト・パケットの長さを、当該テス
   ト・パケットに関係したトラフィックの種類に応じて、
   その種類ごとに一定の長さとし、高優先順位の音声トラ
   フィックではテスト・パケットの長さを８バイトにし、
   低優先順位のデータ・トラフィックではテスト・パケッ
   トの長さを３２バイトにしたことを特徴とする請求項１
   記載の方法。
10. 【請求項１０】　　テスト・パケットの長さを、当該テ
    スト・パケットに関係したトラフィックの種類に応じて
    、その種類ごとに一定の長さとし、高優先順位の音声ト
    ラフィックではテスト・パケットの長さを８バイトにし
    、低優先順位のデータ・トラフィックではテスト・パケ
    ットの長さを５３バイトにしたことを特徴とする請求項
    １記載の方法。
11. 【請求項１１】　　複数の送信ステーションと、複数の
    受信ステーションと、それらステーションを接続し、パ
    ケットの形で構成されたトラフィックを伝送するための
    複数の通信リンクとを備えている高速パケット・スイッ
    チング・ネットワーク等の地域的に分散した通信ネット
    ワークの動的な機能動作を試験及び評価するための検証
    装置において、システム環境部分と、結果解析機構部分
    と、全体制御装置と、テストケース生成機構部分とを備
    え、前記システム環境部分は、複数の送信部を含んでお
    り、それら送信部は、その各々が、検査対象パケット・
    スイッチング・ネットワークの入力ポートの１つに組み
    合わされており、前記結果解析機構部分は、複数の受信
    部を含んでおり、それら受信部は、その各々が、前記検
    査対象パケット・スイッチング・ネットワークの複数の
    出力ポートの１つに組み合わされていることを特徴とす
    る検証装置。
12. 【請求項１２】　　前記複数の送信部と前記複数の受信
    部とは複数台のトランスピュータとして構成されており
    、それらトランスピュータの１台ずつが、前記検査対象
    ネットワークの前記入力ポート及び前記出力ポートの各
    々に個別に組み合わされており、それらトランスピュー
    タのうちの、送信部側の全てのトランスピュータの入力
    には第１制御用トランスピュータが接続されており、受
    信部側の全てのトランスピュータの入力には第２の制御
    用トランスピュータが接続されており、更に、前記全体
    制御装置は、ユーザからの操作のためのパーソナル・コ
    ンピュータと、この検証装置の全体制御及びテストケー
    ス発生処理の全体制御の少なくとも一方のための第３制
    御用トランスピュータとを備えていることを特徴とする
    請求項１１記載の検証装置。
13. 【請求項１３】　　前記送信部の前記トランスピュータ
    が、低優先順位トラフィックに関係した第１ランダム・
    アクセス・メモリ（３０）と、高優先順位トラフィック
    に関係した第２ランダム・アクセス・メモリ（３１）と
    を備えており、それらメモリ（３０、３１）の各々は、
    先入れ先出しバッファ（３５、３４）の夫々に接続して
    あり、それらバッファ（３５、３４）には、第１送信部
    制御装置（３２）を接続して、該第１送信部制御装置（
    ３２）からトランスピュータ用クロック信号を供給する
    ようにしてあり、前記バッファ（３５、３４）及び前記
    メモリ（３０、３１）には、第２送信部制御装置（３３
    ）を接続して、該第２送信部制御装置（３３）からスイ
    ッチ用クロック信号を供給するようにしてあると共に、
    検査対象パケット・スイッチング・ネットワークへシリ
    アル出力信号を供給するようにしてあることを特徴とす
    る請求項１２記載の検証装置。
14. 【請求項１４】　　前記受信部の前記トランスピュータ
    が、シリアル入力部と複数のパラレル出力部とを有しス
    イッチ用クロックで制御される第１受信部制御装置（４
    ２）を備えており、前記シリアル入力部は、検査対象パ
    ケット・スイッチング・ネットワークの出力ポートのう
    ちの対応した出力ポートに接続されており、前記複数の
    パラレル出力部は、複数の誤りチェッカ（３６〜３９）
    と、パケット・バッファ（４０）と、性能評価ユニット
    （４１）とに接続されており、前記複数の誤りチェッカ
    （３６〜３９）は、その各々が、所定の複数の検査対象
    誤りから成る検査対象誤り集合の中の少なくとも１つの
    検査対象誤りのための専用のチェッカであり、前記複数
    の誤りチェッカ（３６〜３９）の出力と、前記パケット
    ・バッファ（４０）の出力と、前記性能評価ユニット（
    ４１）の出力とは、トランスピュータ用クロックで制御
    される第２受信部制御装置（４３）の複数の入力に接続
    されており、該第２受信部制御装置（４３）は更に外部
    メモリ・インターフェース（２３）に接続されているこ
    とを特徴とする請求項１２記載の検証装置。