JP4509175B2 - 集積回路及びパケット交換制御方法 - Google Patents

Description

本発明は、複数の処理モジュール及びその複数の処理モジュールを結合する相互接続手段を有する集積回路、並びにそのような集積回路におけるパケット交換制御方法に関する。

システム・オン・シリコンは、新機能の追加と既存機能の向上とに対する増し続ける要求を受け、複雑さを増し続けている。このことは、集積回路上に集積される部品密度を一層高めることによって可能にされている。同時に、回路が動作するクロック速度も高速化する傾向にある。より高いクロック速度は、部品の高密度化と相まって、同一クロック範囲内で同期して動作可能な領域を狭めてきた。このため、モジュール手法の必要性が生じている。このような手法に従って、処理システムは複数の比較的独立で複雑なモジュールを有する。伝統的な処理システムでは、通常、システムモジュールはバスを介して互いに通信する。しかしながら、モジュール数が増加するにつれ、この通信手法は以下の理由によりもはや実用的ではなくなっている。すなわち、一方では、多数のモジュールによってバスに過大な負荷が形成され、他方では、バスは１つの装置のみがバスにデータを送ることを可能にするだけであるので、バスが通信のボトルネックを形成している。

通信ネットワークはこれらの欠点を解決する有効な手法である。ネットワーク・オン・チップ（ＮｏＣ）は、高度に複雑化したチップにおける相互接続問題の解決策として、最近かなりの注目を集めている。その理由は２つの要素から成る。第１に、ＮｏＣは新しいディープサブミクロン技術における電気的問題を解決する助けとなる。なぜなら、ＮｏＣは全体的な配線を構築かつ管理するからである。同時に、ＮｏＣは配線を共有して配線数を削減し、その利用率を高める。ＮｏＣはまた、エネルギー効率が良く、信頼性が高いものとなり得るとともに、バスに比べて拡張性がある。第２に、ＮｏＣは演算処理を通信から分離するが、このことは莫大な数のトランジスタチップの設計を管理することにおいて不可欠なことである。ＮｏＣがこの分離を実現することができるのは、ＮｏＣは伝統的にプロトコルスタックを用いて設計されるが、プロトコルスタックは通信サービスの使用をサービスの遂行から分離する洗練されたインターフェースを提供するものであるためである。

しかしながら、システム・オン・チップ（ＳｏＣ）を設計する際にオンチップ通信用のネットワークを用いる場合、多数の新たな課題が考慮されなければならない。これは、通信モジュールが直接的に接続される既存のオンチップ相互接続（例えば、バス、スイッチ、又はポイントツーポイント配線）と対照的に、ＮｏＣではネットワークノードを介して遠隔で通信するためである。その結果、相互接続の調停（アービトレーション）は集中型から分散型に変わり、順序がバラバラなトランザクション、より長い待ち時間、及びエンドツーエンドのフロー制御のような問題がインテレクチュアル・プロパティ・ブロック（intellectual property block；ＩＰ）又はネットワークの何れかによって処理されなければならない。

これらの問題のほとんどは、ローカル及びワイド・エリア・ネットワーク（コンピュータ・ネットワーク）の分野で、また、並列マシン相互接続ネットワークとして、既に研究主題とされてきた。何れもオンチップ・ネットワークと密接に関連しており、それらの分野での結果の多くがチップにも適用可能である。しかしながら、ＮｏＣの前提はオフチップ・ネットワークとは異なっており、故に、ネットワーク設計の選択肢のほとんどが再評価されなければならない。オンチップ・ネットワークは、設計上の異なる選択につながる異なる特性（例えば、より厳しいリンクの同期化）及び制約（例えば、より高いメモリコスト）を有し、それらは最終的にネットワークサービスに影響を及ぼす。

ＮｏＣはオフチップ・ネットワークとは主にそれらの制約及び同期化の点で異なる。オンチップ・ネットワークでは、演算処理は確かにオフチップ・ネットワークと比較して高コストになる。オフチップ・ネットワークのインターフェースは通常、ホストプロセッサを通信処理から開放するために、ネットワークレイヤー又はより上位のレイヤーまでのプロトコルスタックを実行する専用プロセッサを有する。専用プロセッサをネットワークインターフェースに含めることはチップ上では実用的ではない。なぜなら、ネットワークインターフェースの大きさはネットワークに接続されるＩＰと同等以上となるからである。さらに、プロトコルスタックをＩＰ自体で実行することもまた、実用的でない場合がある。なぜなら、これらのＩＰは１つの専用機能のみを有し、ネットワークプロトコルスタックを実行するだけの性能がないことが多いからである。

ネットワークの構成要素を接続する配線及びピンの数はオンチップの方がオフチップより１桁多い。それらがＮｏＣ通信以外の目的で大規模に用いられないならば、それらは広域のポイントツーポイント相互接続（例えば、300ビットリンク）を可能にする。このことは、リンクが8ビットから16ビットとかなり狭いものであるオフチップでは不可能である。

ネットワークをオンチップ相互接続として導入することは、例えばバス又はスイッチ等の直接相互接続と比較して、通信を根本的に変えるものである。なぜなら、通信モジュールが直接的に接続されずに、１つ以上のネットワークノードによって分離されているという、ネットワークのマルチホップ性のためである。このことは、モジュールが直接接続される一般的な既存の相互接続（例えば、バス）と対照的である。この変化から予期されることは、アービトレーション（これは集中型から分散型に変えられなければならない）及び通信特性（例えば、順序付け又はフロー制御）に属する。

移動電話、ＰＤＡ、ノート型コンピュータ、ＭＰ３再生機等のような携帯型装置が続々と成功するのに伴い、最新の集積回路及びその設計において電力消費が重大な問題となりつつある。このようなＩＣのＶＬＳＩ設計はナノメートルの領域に移行しつつあるので、システム・オン・チップの相互接続で放散されるエネルギーはシステム全体の電力消費の有意な部分になる。

相互接続、すなわち、ネットワークでの実際の電力消費は、単に電圧揺動、配線遅延、相互接続の形状等のような相互接続の物理特性のみに基づくものではなく、システム・オン・チップのデータの流れ、すなわち、プロセッサ間通信及びプロセッサ・メモリ間通信にも基づくものである。この通信は通常はトランザクションベースであり、以下を起源とし得る：キャッシュ及びメモリのトランザクション（共有メモリからのデータフェッチ）、キャッシュ一致動作（共有メモリ内の更新データは全てのキャッシュコピーで更新され同期トラフィックを生成する）、パケット分割オーバーヘッド（データフローをパケットに分割することは付加的なデータオーバーヘッドを取り入れる）又はパケット間の競合（競合する場合にはパケットの経路を再選択する）。

一般的に、システム・オン・チップでのパケットは、宛先アドレス、発信源アドレス、及び読み出し（READ）、書き込み（WRITE）、無効化（INVALIDATE）等のような要求動作を含むヘッダを有する。パケットのペイロードは伝送されるデータを有する。場合により、テール部は誤り検出及び訂正符号を有する。幾つかの異なるデータパケットが上記システム・オン・チップに存在してもよい。すなわち、メモリアクセス要求、キャッシュ一致同期化、データフェッチ、データ更新、並びにＩＯ及び中断のためのパケットが存在してもよい。メモリアクセス要求パケットは共有メモリからのデータを要求する働きをし、対象メモリの宛先アドレスを含むヘッダ、及び要求されるメモリ動作を有する。如何なるデータも伝送されないとき、ペイロードは空となる。キャッシュ一致同期化パケットは更新されたメモリからそのコピーとともに全てのキャッシュに送信される。パケットは、キャッシュ内のデータが更新されるべきときにはペイロードとしてデータを有してもよく、キャッシュ内のデータが無効化されるべきときにはデータを有さなくてもよい。これらのとき、ヘッダは特定の動作形式を有してもよい。データフェッチパケットはメモリからの返信パケットとしての働きをし、ペイロードとして要求されたデータを含む一方でヘッダが宛先アドレスを含む。データ更新パケットはメモリにデータを書き戻す働きをし、ヘッダに宛先アドレスを有するとともにペイロードとしてそれぞれのデータを含む。ＩＯ及び中断パケットは宛先アドレスを有するヘッダを含み、データ交換が含まれるとき、ペイロードはデータを含み得る。従って、ヘッダの中身はペイロードの中身と同様にトランザクションに依存することになる。

キャッシュミス、データフェッチ、メモリ更新及びキャッシュ同期化のような上述の動作は、相互接続へのデータ送信を含む。しかしながら、相互接続へのパケット送信は、相互接続配線、及び各スイッチ内部の論理ゲートでのエネルギー放散を生じさせる。データパケットが相互接続を介して移動するとき、データストリームがその極性を反転させると、データ経路に沿う相互接続配線及び論理ゲートが切り替わることになる。従って、ビット毎に相互接続ライン及び論理ゲートでエネルギーが消費される。

マルチホップ相互接続では、実際のデータトラフィック状態に応じてパケットデータ経路が変わってもよい同一の発信源と宛先を有するパケットは必ずしも同一データ経路、すなわち同一の現在経路とホップ数、を通る必要はない。しかしながら、全てのホップが相互接続配線と多数の論理ゲートを含むので、パケットが通ったホップ数はデータ伝送のエネルギー放散に影響する。システム・オン・チップにおけるエネルギー放散に関するより多くの情報については、非特許文献１を参照することができる。
Ye等、「Packetized On-Chip Interconnect Communication Analysis for MPSoC」、Design Automation and Test in Europe、2003年、344乃至349頁

本発明は、電力消費を削減したシステム・オン・チップ環境を提供することを目的とする。

上記課題に鑑み、複数の処理モジュール、及び該複数の処理モジュールを結合し且つ該複数の処理モジュール間のトランザクションに基づくパケットベース通信を可能にする相互接続手段、を有する集積回路が提供される。各パケットは第１の所定数の後続ワードを有し、各後続ワードは第２の所定数のビットを有する。前記複数の処理モジュールの第１モジュールは少なくとも１つのパケットを前記相互接続手段上で前記複数の処理モジュールの第２モジュールに送信することによりトランザクションを発信する。当該集積回路は更に、前記発信されたトランザクションに不要なビットを決定するために前記少なくとも１つのパケットのビットを検査し、且つ検査された少なくとも１つのパケットの前記不要なビットを同一パケットのその他のビットに整合する少なくとも１つのパケット検査ユニットを有する。

１つ且つ同一なるパケットの他ビットで整合が行われるとき、整合は同一パケットのビットのみに依り、相互接続を介するデータ経路に沿ってビットが変わらないので、スイッチ内の論理ゲートのスイッチングに付随するエネルギー損失が相互接続中のデータ経路全体にわたって低減される。

本発明の一態様に従って、前記少なくとも１つのパケット検査ユニットは、前記不要なビットを同一パケット内の前又は後のビットに整合する。これにより、後続ビットがその極性を変えるとき、スイッチ内の論理ゲートのスイッチングに付随するエネルギー損失が低減される。

本発明の好適な態様に従って、前記少なくとも１つのパケット検査ユニットは、前記不要なビットを同一パケット内の前又は後のワードの対応するビットに整合する。パケットが後続ワード内で整えられるので、この解決策は容易に実施できる。

本発明の他の好適な態様に従って、当該集積回路は、前記複数の処理モジュールの前記第１モジュールに結合され、該複数の処理モジュールの該第１モジュールと前記接続手段との間の通信を制御する少なくとも１つのネットワークインターフェースを更に有する。前記少なくとも１つのパケット検査ユニットの各々は、該ネットワークインターフェースの１つ内に配置されている。パケットのヘッダがそのペイロードと同様に、第１処理モジュールに結合されたネットワークインターフェース内に存在し、パケットのビットが相互接続中のデータ経路に沿って変わらないので、ネットワークインターフェースは不使用ビットの整合を実行するのに好適な場所である。

本発明はまた、複数の処理モジュール、及び該複数の処理モジュールを結合し且つ該複数の処理モジュール間のトランザクションに基づくパケットベース通信を可能にする相互接続手段、を有する集積回路におけるパケット交換制御の方法に関する。各パケットは第１の所定数の後続ワードを有し、各後続ワードは第２の所定数のビットを有する。前記複数の処理モジュールの第１モジュールは少なくとも１つのパケットを前記相互接続手段上で前記複数の処理モジュールの第２モジュールに送信することによりトランザクションを発信する。前記発信されたトランザクションに不要なビットを決定するために前記少なくとも１つのパケットのビットが検査され、検査された少なくとも１つのパケットの前記不要なビットが同一パケットのその他のビットに整合される。

以下の実施形態はシステム・オン・チップ、すなわち、同一チップ上の複数モジュールが或る種の相互接続を介して互いに通信するものに関する。相互接続はネットワーク・オン・チップＮｏＣとして具体化される。ネットワーク・オン・チップはネットワーク内に配線、バス、時分割多重化、スイッチ、及び／又はルータを有し得る。ネットワークの伝送レイヤーにおいて、モジュール間の通信が接続上で実行される。接続は、第１のモジュールと少なくとも１つの第２のモジュールとの間の、各々が１組の接続特性を有する１組のチャネルと見なされる。第１のモジュールと単一の第２のモジュールとの間の接続では、接続は２つのチャネルを有する。すなわち、第１のモジュールから第２のモジュールへのチャネルである要求チャネルと、第２のモジュールから第１のモジュールへのチャネルである応答チャネルを有する。要求チャネルは第１のモジュールから第２のモジュールへのデータ及びメッセージのために確保され、一方、応答チャネルは第２のモジュールから第１のモジュールへのデータ及びメッセージのために確保される。しかしながら、接続が１つの第１のモジュールとN個の第２のモジュールを含む場合には、2N個のチャネルが設けられる。接続特性には、順序付け（順々のデータ伝送）、フロー制御（遠隔バッファが接続のために確保されるとともに、生成されたデータのために空間が利用可能であることが保証されるときに限ってデータ生成器がデータを送ることが可能にされる）、処理能力（処理能力の下限が保証される）、待ち時間（待ち時間の上限が保証される）、損失性（lossiness）（データの劣化）、伝送限界、トランザクションの完全性、データの正確性、優先度、又はデータ配送が含まれ得る。

以下述べられるようにモジュールは、ネットワークインターフェースＮＩでネットワークと相互作用する所謂ＩＰブロック（演算処理素子、メモリ、又は内部に相互接続モジュールを含むサブシステム）とし得る。ネットワークインターフェースＮＩは１つ以上のＩＰブロックに接続され得る。同様に、ＩＰは１より多いネットワークインターフェースに接続され得る。

図１は第１実施形態に従ったネットワーク・オン・チップの基本ブロック図を示している。具体的には、各々が関連付けられたネットワークインターフェースＮＩを備えるマスターモジュールＭ及びスレーブモジュールＳが図示されている。各モジュールＭ、Ｓは、それぞれ、その関連ネットワークインターフェースＮＩを介してネットワークＮに接続されている。ネットワークインターフェースＮＩはマスター及びスレーブモジュールＭ、ＳとネットワークＮとの間のインターフェースとして用いられる。ネットワークインターフェースＮＩは、モジュールがネットワーク又は他のモジュールとの通信を処理する必要なくその専用動作を実行可能なように、それぞれのモジュールＭ、ＳとネットワークＮとの間の通信を管理するために設けられる。ネットワークは複数の相互接続されたルータＲを有する。ルータＲは、コマンド及びデータを隣のルータ又はネットワークインターフェースに転送する働きをする。ルータの設計概念についての更なる詳細は、文献（Rijpkema等の“A Router Architecture for Networks on Silicon”、Process2001、2nd Workshop on Embedded Systems、又は、Rijpkema等の“Tradeoffs in the Design of a Router with Both Guaranteed and Best-Effort Services For Networks on chip”、Design, Automation and Test in Europe Conference and Exhibition、2003年3月3-7日、ドイツ）を参照することができる。ネットワーク・オン・チップにおけるネットワークの帯域幅は、通常、マスター及びスレーブモジュールＭ、Ｓ間の全ての形式のトランザクション及び通信に関して固定であるので、ある一定の場合には、パケットのビットの一部は通信又はトランザクションに不要とされてもよい。一例は上述のようなメモリアクセス要求である。なぜなら、そのようなパケットのペイロードは空だからである。ビットが使用されない代わりの例は、パケットのヘッダに割り当てられたアドレスビットと比較して、対象又はスレーブがより少ないアドレスビットのみを必要とするアドレス範囲を有する場合である。同じことがペイロードのデータに適用可能にされてもよい。

故に、パケット検査ユニットＰＩＵがマスターモジュールＭに結合されたネットワークインターフェースＮＩ内に配置される。パケット検査ユニットＰＩＵは、マスターモジュールＭから送られたパケットに対してパケット交換を制御する働きをする。

図２は本発明で用いられるパケットの基本構造を示している。具体的には、図２Ａは、リンク上で互いに続く２つのパケットと、２つの順次パケットにおける標準的なビット整合技術に基づくパケット交換とを示している。図２Ｂは、パケットと、同一パケット内でのビット整合に基づくパケット交換との好適例を示している。双方の図において、不使用ビットは‘U’で印されており、‘P’は経路に関するヘッダのビットに対応し、そして、‘fc’はフロー制御に対応するが、ヘッダ内で抱き合わせられていてもよい。経路の‘P’、フロー制御の‘fc’は単なる例示である。あるいは、宛先アドレスが含まれてもよい。

パケットの各々は８ビット幅、３ワード深さである。しかしながら、その他のビット幅及びワード深さも同様に可能である。

図２Ａでは、パケットiの不使用ビットUが、先行パケットi-1に属するワード内の対応する先行ビットに整合される。これは、図２Ａの破線矢印で表されるように、不使用ビットUを先行ビット、すなわち、先行パケットのペイロードビットと等しくすることによって行われる。しかしながら、一連のパケットはネットワークを横断する経路に沿う全てのルータで変化し得るので、この整合処理は経路に沿うルータＲ毎に行われなければならない。従って、パケット交換を制御するユニットはルータ毎に実施されることになり、コスト集中的な実施となる。

好適な実施形態に従った不使用ビットの改善された整合処理が図２Ｂに示されている。この実施形態では、パケットの起源であるマスターモジュールＭのネットワークインターフェースＮＩで整合が行われることが好ましい。加えて、あるいは代わりに、スレーブモジュールＳのネットワークインターフェースＮＩで整合が行われてもよい。パケットのヘッダ情報及びペイロードはネットワークインターフェースＮＩ内に存在するので、整合はそこで行われることが可能である。パケット、特にペイロードはそれがネットワークＮを通過する間には変化しないので、パケット内の後続又は先行のワードのビット間での交換を減少させることにより、パケットのビットは電力消費を最小化するように最適化され得る。好ましくは、整合は後続ワードのビット間で行われる。すなわち、ビットは後に続くビットに整合される。ビットはそれがネットワークを通過する間には変化しないことになるので、内部でのパケット交換シーケンスは全てのルータＲで同一となる。具体的には、パケットiのヘッダ内の不使用ビットは同一パケット内のP1ビットと整合される。

図３は、標準的な技術に従った、及び本発明に従ったパケット検査ユニットの基本ブロック図を示している。図３Aには不使用ビットをゼロに等しく保持することに基づくパケット検査ユニットが示される一方、図３Ｂは好適な実施形態に従ったパケット検査ユニットＰＩＵを示している。

図３Ａのパケット検査ユニットＰＩＵは、３つの多重化器Ｍ１乃至Ｍ３、第１及び第２のヘッダ生成ユニットＨＣＵ１、ＨＣＵ２、及び３つの先入れ先出し器（ＦＩＦＯ）Ｆ１乃至Ｆ３を有している。第１及び第２のヘッダ生成ユニットＨＣＵ１、ＨＣＵ２の出力は、それぞれ、第１及び第２の多重化器Ｍ１、Ｍ２の第１の入力に結合されている。第１、第２及び第３の多重化器Ｍ１乃至Ｍ３の第２の入力は、それぞれ、第１、第２及び第３のＦＩＦＯであるＦ１乃至Ｆ３に結合されている。第３の多重化器Ｍ３の第１の入力は‘0’に設定されている。あるいは、第１の入力は‘1’に設定されている。

図３Ｂのパケット検査ユニットＰＩＵは、単に２つの多重化器Ｍ１及びＭ２、第１及び第２のヘッダ生成ユニットＨＣＵ１、ＨＣＵ２、及び３つの先入れ先出し器（ＦＩＦＯ）Ｆ１乃至Ｆ３を有している。第１及び第２のヘッダ生成ユニットＨＣＵ１、ＨＣＵ２の出力は、それぞれ、第１及び第２の多重化器Ｍ１及びＭ２の第１の入力に結合されている。第１及び第２の多重化器Ｍ１及びＭ２の第２の入力は、それぞれ、第１及び第２のＦＩＦＯであるＦ１及びＦ２に結合されている。第３のＦＩＦＯであるＦ３の出力は、第１及び第２の多重化器Ｍ１及びＭ２の出力と共に、パケット検査ユニットＰＩＵの出力として使用される。

故に、交換削減による電力低減に加え、本発明に従ったパケット検査ユニットＰＩＵはまた、ペイロード又は不使用（従って固定）ビットの多重化が省略可能であるので、これらの不使用ビットを固定し続ける実施の場合と比較して実施コストが削減される。１つの多重化器の削減、従って、一定量の論理ゲートの削減により電力消費はさらに削減される。なぜなら、スイッチングする必要のある論理ゲートがより少数であり、それによりスイッチングで放散される電力がより少なくなるからである。これは、さらなる多重化器及びフリップフロップが必要な標準的な技術での実施コストとは正反対である。

代替実施形態では、パケットがネットワークを通る前にネットワークインターフェースにて内部パケット整合を実行すること、及びネットワークを通る経路に沿った一部のルータＲで相互パケット整合を実行することにより、図２Ａ及び２Ｂに従って述べたような整合技術が結合されてもよい。

さらなる代替実施形態では、上述の内部及び／又は相互パケットビット整合はネットワークＮのルータＲで実行されてもよい。

削減された交換動作は、構造要素内の論理ゲートのスイッチングと同様に、このようなネットワークに含まれるスイッチやＦＩＦＯのような幾つかの構造要素の電力消費に好ましい影響を与える。

上述の交換技術は、バス上の情報の符号化／復号化によって交換動作を削減しようとする公知の電力削減技術と比較して有利である。なぜなら、符号器／復号器に必要は電力、すなわち、当該符号器／復号器内の論理ゲートをスイッチングするのに必要な電力は非常に大きいので、このような符号化／復号化技術は現実的なバスの長さでは如何なる電力も節約しないからである。

不使用ビットを操作する代わりの手法は、それらを0又は1に保持することである。しかしながら、これは（1-0-1）のような追加的なパケット交換をもたらすため望ましくない。

上述の実施形態では相互接続はルータを有するネットワークとして述べられてきたが、その他のマルチホップ相互接続も同様に可能である。

上述の実施形態は本発明を例示するものであり、本発明を限定するものではない。また、当業者によって、添付の特許請求の範囲の範囲を逸脱することなく、多数の代替実施形態が設計され得るものである。請求項において、用語“有する”は列挙された要素若しくはステップ以外の要素若しくはステップの存在を排除するものではない。要素の前に置かれた用語“或る”はその要素が複数存在することを排除するものではない。幾つかの手段を列挙するデバイスの請求項において、これらの手段の幾つかは１つ且つ同一のハードウェア品目によって具体化され得るものである。ある特定の手段が相互に異なる従属項に挙げられているという単なる事実は、これらの手段の組み合わせが効果的に用いられ得ないことを指し示すものではない。

本発明に従ったネットワーク・オン・チップを示す基本ブロック図である。 本発明で用いられるパケットの基本構造を示す図である。 本発明で用いられるパケットの基本構造を示す図である。 従来技術に従ったパケット検査ユニットを示す基本ブロック図である。 本発明に従ったパケット検査ユニットを示す基本ブロック図である。

Claims (5)

1. 複数の処理モジュール、及び該複数の処理モジュールを結合し且つ該複数の処理モジュール間のトランザクションに基づくパケットベース通信を可能にする相互接続手段、を有する集積回路であって、各パケットが第１の所定数の後続ワードを有し、各後続ワードが第２の所定数のビットを有し、前記複数の処理モジュールの第１モジュールが少なくとも１つのパケットを前記相互接続手段上で前記複数の処理モジュールの第２モジュールに送信することによりトランザクションを発信し、当該集積回路が：
   前記発信されたトランザクションに不要なビットを決定するために前記少なくとも１つのパケットのビットを検査し、且つ検査された少なくとも１つのパケットの前記不要なビットを同一パケットのその他のビットに整合する少なくとも１つのパケット検査ユニット
   を有することを特徴とする集積回路。
2. 請求項１に記載の集積回路であって、前記少なくとも１つのパケット検査ユニットが、前記不要なビットを同一パケット内の前又は後のビットに整合するように適合されている、ことを特徴とする集積回路。
3. 請求項２に記載の集積回路であって、前記少なくとも１つのパケット検査ユニットが更に、前記不要なビットを同一パケット内の前又は後のワードの対応するビットに整合するように適合されている、ことを特徴とする集積回路。
4. 請求項２又は３に記載の集積回路であって：
   前記複数の処理モジュールの前記第１モジュールに結合され、該複数の処理モジュールの該第１モジュールと前記相互接続手段との間の通信を制御する少なくとも１つのネットワークインターフェースを更に有し、前記少なくとも１つのパケット検査ユニットの各々が該ネットワークインターフェースの１つ内に配置されていることを特徴とする集積回路。
5. 複数の処理モジュール、及び該複数の処理モジュールを結合し且つ該複数の処理モジュール間のトランザクションに基づくパケットベース通信を可能にする相互接続手段、を有する集積回路におけるパケット交換制御の方法であって、各パケットが第１の所定数の後続ワードを有し、各後続ワードが第２の所定数のビットを有し、前記複数の処理モジュールの第１モジュールが少なくとも１つのパケットを前記相互接続手段上で前記複数の処理モジュールの第２モジュールに送信することによりトランザクションを発信し、当該方法が：
   前記発信されたトランザクションに不要なビットを決定するために前記少なくとも１つのパケットのビットを検査するステップ、及び検査された少なくとも１つのパケットの前記不要なビットを同一パケットのその他のビットに整合するステップ
   を有することを特徴とする方法。

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