JP4804680B2 - データ転送用集積回路の評価装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、フィジカル(Physical)層と1チップ化されていないリンク層(Link layer)集積回路装置(LSI)の実動作評価、テストを行う実質的に行うデータ転送用集積回路の評価装置に関する。
【0002】
【従来の技術】
図1は、IEEE1394のインターフェース(I/F)ボードの構成を示すブロック図である。図1に示すものは、フィジカル(Physical)層ブロック20と1チップ化されていないリンク層(Link layer)集積回路装置(LSI)1とで構成され、Physical層ブロック20とLink layer集積回路装置1とは、IEEE1394の規格に基づいて接続されている。また、IEEE1394機器とは、Physical層ブロック20とケーブル21により接続される。
【0003】
Link layer集積回路装置1は、マイクロプロセッサ(MPU)インターフェース(I/F)ブロック2、送信パケット生成ブロック3、パケット受信ブロック4、Physical/link I/Fブロック5から構成される。MPU I/F2はホストバス(Host bus)やローカルバス(Local bus)22などに接続されるように、バスI/Fの機能を持ち、そのバスに対しマスタ(Master)或いはスレーブ(Slave)として動作するような機能を持つ。さらに、送信データ、受信データを格納するバッファを持つ。MPU I/F2は、送信パケット生成ブロック3、受信パケット生成ブロック4ととそれぞれ接続され、送受信するデータ及びそれに伴う情報の受け渡しを行う。
【0004】
送信パケット生成ブロック−3はMPU I/F1から送信するべきデータ、及びそれに伴う情報を受け取り、図2に示すようなIEEE1394にて規定されるプライマリパケット(Primary packet)を生成する。図2のPrimary packetのフォーマットについては、IEEE1394−1995 6.2.1 Primary packetsにて記述されている。
【0005】
パケット受信ブロック4はPhysical層ブロック20より受信したパケットのヘッダ(header)部或いはデータブロック(data block)部を解析し、どのように処理するか、例えば自ノード宛てであるか否かを確認し、もしそうであれば受信処理を行う機能を持つ。
【0006】
Phy/link I/F ブロック5はIEEE1394−1995のAnnex−J、及びIEEE1394−2000の6.Phy/Link interface specificationで規定されているプロトコルに従い、Physical層20と通信を行う機能を持つ。
【0007】
この構成において、通常パケットを送信する際には、MPU I/F2を通して、送信用バッファに格納されたデータとそれに付随する情報からPrimary packetフォーマットに従うパケットデータを送信パケット生成ブロック3で作成し、Phy/link I/F ブロック5に渡される。この時のタイミングは図3に示すタイミングチャート(a)で示される。この時のデータ幅は1ビットから複数ビット迄可能である。タイミングチャート(a)においては、ビット幅は32ビットで記述している。これと合わせて送信データが有効であることを示すvalid信号1も同時に送信する。
【0008】
パケットを受信する際にはPhysical層20から受信したパケットはPhy/link I/F ブロック5を通してパケット受信ブロック4が受け取り、MPU I/F2を通して、バス22へ出力する。この時のタイミングはタイミングチャート(b)で示される。この時のデータ幅は1ビットから複数ビット迄可能である。タイミングチャート(b)において、ビット幅は32ビットで記述している。これと合わせて受信データが有効であることを示すvalid信号2も同時に受信する。
【0009】
【発明が解決しようとする課題】
ところで、Physical層20と1チップ化されていないLink layer LSI1の実動作評価、テストを行うためには、Physical層20とLSI1と接続し、その先には実際のIEEE1394 インターフェースを持つ機器をケーブル21で接続し、パケットの送受信を行うことが必要である。その場合には、実際に接続するための機器を用意し、接続機器を動作させるためのアプリケーションが必要である。
【0010】
しかし、IEEE1394規格に対応した機器を入手するには多大なコストがかかるという問題がある。同様に、その機器のアプリケーションについても第三者によるものであるため、評価という点から考えると著しく効率が悪く、アプリケーションの完成度により、評価項目に制約が発生することも考えられる。またその時にはLSIが有する機能の一部しか使用されない場合が多く評価、テストの立場で考えると不充分である。
【0011】
この発明は、上記問題点を解決するためになされたものにして、Physical層と1チップ化されていないLink layer LSIの実動作評価、テストが容易に行える評価装置及び評価方法を提供することを目的とする。
【0012】
【課題を解決するための手段】
この発明は、マイクロプロセッサ(MPU)が制御可能なインターフェース(I/F)と、IEEE1394で規定される送信パケット(packet)を生成し、送信することが可能な送信ブロックと、IEEE1394で規定される受信パケットを受信することが可能な受信ブロックと、IEEE1394で規格されたフィジカル層(Physical layer)とのインターフェースを持つリンク層(Link layer)の機能を有するリンクブロック(Linkblock)を持つデータ転送用集積回路において、前記送信ブロックにて作成した送信パケットを前記リンクブロックに与える送信データバスと、前記リンクブロックからの受信パケットを受信ブロックへ与える受信データバスとの間に両バスが選択的に接続されるパス回路が設けられ、前記送信ブロックにて作成した送信パケットをフィジカル(Physical)層への出力を行わず、前記受信ブロックにパケットを渡し、受信ブロックにて受信処理を行うことを特徴とする。
【0013】
上記構成によれば、実際にPhysical層LSIと接続し実際の機器に接続することなく閉じた環境でのLink layer LSIの実動作環境を構築することができる。
【0014】
この発明は、さらに、送信パケットを作成し受信ブロック側にパケットを渡す際に、非同期パケット(Asynchronous パケット)のヘッダ部のディスティネーション ID(DestinationID) ,ソース ID( Source ID)の入れ替え、トランザクション ラベル(transaction label)の値の変更を行う回路、アイソクロナウス パケット(Isochronousパケット又はAsynchronous stream packet)においてはヘッダ部のchannelを変更する回路を備えることを特徴とする。
【0015】
上記の構成によれば、送信パケット1つで別パケットを生成しあたかも他ノードからのパケットを受信したかのように見せることにより、実動作に近い環境を構築することができる。
【0016】
また、この発明は、Physical層の先に架空のネットワークを構築するための情報を記憶させる回路を有し、パケット間を示すgap情報を生成する回路、セルフ ID(Self ID) プロセス期間中に得られる情報、パケットを生成する回路を備えることを特徴とする。
【0017】
上記の構成によれば、Self Identification期間において、受信ブロックにSelf ID パケットを渡すことにより架空のネットワークがあたかも存在するかのように見せることができる。
【0018】
また、この発明は、Physical層から通知されるイベント情報を発生させる回路を備えることを特徴とする。
【0019】
上記の構成によれば、擬似的にEventを発生させることにより、Physical層なくしてPhysical層とのやり取りの評価を実現させることができる。
【0020】
【発明の実施の形態】
以下、この発明の実施の形態につき図面に従い説明する。なお、上記した図1と同じ構成には、同じ符号を付し、説明の重複を避けるために、ここではその説明を割愛する。
【0021】
図4は、この発明の第1の実施形態にかかるIEEE1394のインターフェース(I/F)ボードの構成を示すブロック図である。
【0022】
この実施の形態にかかるIEEE1394のインターフェース(I/F)ボード1は、図1と同様に、集積回路1は、MPU I/Fブロック2、送信パケット生成ブロック3、パケット受信ブロック4、Physical/link I/Fブロック5で構成される。
【0023】
図4に示すこの実施形態においては、送信パケット生成ブロック3からパケット受信ブロック4に送信すべきパケットを送る機能を付加するものである。図4に示すように、データセレクタ6を設け、送信データバス31と受信データバス32を選択できるように構成している。すなわち、送信パケット生成ブロック3とPhysical/link I/Fブロック5とを接続する送信データバス31にパスバス33を設け、このパスバス33をデータセレクタ6に接続する。また、パケット受信ブロック4とPhysical/link I/Fブロック5とを接続する受信データバス32にはデータセレクタ6が設けられている。
【0024】
このデータセレクタ6は、通常の使用の場合は受信データバス32を選択し、Physical/link I/Fブロック5からのデータがパケット受信ブロック4に入力される。そして、テストを行うloop−back mode設定時には、データセレクタ6はパスバス33を選択し、送信データバス31からのデータを選択し、パケット受信ブロック4に入力される。
【0025】
パケット受信ブロック4は、入力されたパケットの受信処理を行うが、通常使用の場合受信処理としてヘッダ情報の確認、データブロックがある場合はデータブロックの整合性等の確認を行うが、loop−back mode時にも受信できるようにする。非同期転送(Asynchronous packet)であればヘッダ部のDestination ID、tl、offset address、アイソクロナス転送(Isochronous packet)ではchannel、tag、syに関係なく受信するようにする。これにより、外部との接続なくパケットの受信が可能になり、Physical層20とLSI1と接続し、実際の機器に接続することなく、閉じた環境でのLink layer LSI1の実動作環境を構築することができる。
【0026】
IEEE1394に従うPrimary packetとしては、Asynchronous packet、Isochronous packetがある。それぞれのpacket formatは図5、図6に示す通りである。
【0027】
上記した図4に示す構成によれば、LSI単体のテストとして自分で送信したパケットをloop backし受信することができる。この場合において、単に送信パケットを受信するだけでは、他ノード宛パケットを受信すると言う通常の受信動作とかけ離れてしまう問題が生じる。また、特にAsynchronous packetにおいてはRequest−Responseと言う通常のパケットのやり取りが行われない。そこで、図7に示すこの発明の第2の実施形態では、送信パケット1つで別パケットを生成し、あたかも他ノードからのパケットを受信したかのように見せることにより、実動作に近い環境を構築するものである。
【0028】
図7に示す実施の形態においては、バスパス33に、Asynchronous packetの場合には、ヘッダ部Destination_ID部とSource_ID部を入れ替えるID交換回路7を設ける。また、このID交換回路7において、ヘッダ部tlの値を反転した値と入れ替える機能も設ける。
【0029】
これにより、図8に示すように送信パケット生成ブロック3から出力されたAsynch packet1(図8(a))は、ID交換回路7を通り、Asynch packet2(図8(b))となり、packet受信ブロック4へ入力される。
【0030】
図8において16hXXXXは送信パケット生成ブロック3においては、Destination_IDであり、パケット受信ブロック4においては、Source_IDとなる。16hYYYYは送信パケット生成ブロック3においては、Source_ID(つまりは自分のnode ID)であり、パケット受信ブロック4においてはDestination_IDとなる。
【0031】
また、tl部については、送信パケット生成ブロック3においては6hmであり、パケット受信ブロック4においては ̄(6hm)となる。例えば、m=1aの場合 ̄(6hm)=6h25となる。この時、ヘッダ部のCRCについては送信時に送信パケット生成ブロック3において生成されている場合はID部、tl部の変更により整合が取れなくなる。これについてはパケット受信ブロック4にてCRCチェックを行っている場合には、ID交換回路7にて変換後のヘッダ部に対するCRC生成を行い差し替えを行う。CRC生成法についてはIEEE1394−1995 6.2.4.15に記載されている方法に従う。
【0032】
この機能を使用することにより図9のようなAsynchronous パケットのrequest−responseのやり取りが可能になる。図9において、自ノードから、送信される宛先ノード番号がX1(Dest.ID=X1)でtl=m1のAsynch Request packet1を送信する。この時の自ノード番号はYとすると送信元ノード番号はY(Src.ID=Y)である。このパケットは図7のID交換回路7を通り図9のAsynch Request packet1として宛先ノード番号がY、送信元ノード番号がX1、tl= ̄(m1)のパケットが作られ、選択回路6を通り、パケット受信ブロック4に入力される。この後は通常パケットとして処理される。
【0033】
次に、このRequest packetに対応するResponse packetが作成され送信される。送信するResponse packetはDest.ID=X1,Src.ID=Y、tl= ̄(m1)のAsynch Response packet1である。このパケットはRequest packet同様ID交換回路7を通りDest.ID=Y、Src.ID=X1、tl=m1のAsynch response packet 1となり、受信される。
【0034】
以上でtl=m1のRequest−Responseとtl= ̄(m1)のRequest−Responseの組み合わせが成立する。
【0035】
また、Isochronous packetの場合はpacket受信ブロック4にて受信ができるようにする。その方法としては、図7のID交換回路7にてIsochronous packetのヘッダ部のtag、channel、syを置き換える。置き換える内容は別途レジスタとして持っても良いし、パケット受信ブロック4にて持っている通常動作時のIsochronous受信情報でも良い。
【0036】
IEEE1394のネットワークでは、最大63個のノードを接続することが可能である。そこで実機上の評価においても最大数のノードを接続し評価を行う必要がある。しかし、その為には62台もの機器を準備し接続するのでは多大なコストがかかってしまう。また、それぞれを操作するアプリケーションを準備し、そのアプリケーションの制約が起こってしまう場合が想定される。そこで、この発明の第3の実施形態においては、Self Identification期間において、受信ブロックにSelf ID パケットを渡すことにより架空のネットワークがあたかも存在するかのように見せることができるようにしたものである。図11は、この発明の第3の実施形態にかかるIEEE1394のインターフェース(I/F)ボードの構成を示すブロック図である。
【0037】
実際のネットワークにおいてはBus Reset期間−Tree ID期間−Self ID期間を経て各ノードによりネットワークが構築される。Link層以上の階層にとってのネットワーク情報としてはSelf ID packet、Phy config packetから得られる。Self ID packet、Phy config packetはIEEE1394−1995、IEEE1394−2000で規定されており、その内容は図10に示す通りである。
【0038】
このパケットの内最初の32ビットを構成するのに必要な情報を格納するレジスタを図7の構成を元にして、図11の様にレジスタ8として持たせる。レジスタ8内の構成としては、例えば、図12の様にパケットフォーマットで持ったり、或いは必要最低限な情報のみを各ノード毎に格納しそれ以外については共有させたり、或いはポート数を制限することにより、各ノード毎の情報を少なくすることができる。
【0039】
これらの情報からS−ID生成回路9でSelf−ID packetを生成し、データセレクタ6でデータバスの選択を行いパケット受信ブロック4に入力される。また、パケット間の幅を決定する為に必要なgap_count値をレジスタ8に格納しギャップ(gap)発生回路10にて、subaction gap、arbitration reset gapを発生させる。このレジスタ6はMPU I/F2を通して外部からの設定が可能である。
【0040】
ところで、パケット送受信以外のLink blockの主要な機能としてはPhysical層からのイベント(bus reset ,PHY_Int)の通知が考えられる。これらの機能は、実際にPhysical層20と接続し、1394バス上においてイベントを発生させる必要があるが、特に、PHY_Intイベントなどは1394バス上のエラーコンディションの通知であるため、Physical層の挙動に左右されるという問題が予想される。そこで、この発明の第4の実施形態は、擬似的にイベントを発生させることにより、Physical層なくしてPhysical層とのやり取りの評価を実現させるものである。
【0041】
Physical層から受け取る情報として、パケットの送受信以外ではステータス(status)受信がある。この内容、方法についてはIEEE1394−1995 Annex−J及びIEEE1394−2000 6.Phy/link interface specificationで規定されている。
【0042】
ステータス受信で得られる内容としてはarbitration resetgap、subaction gap、bus reset start、INTERRUPT、のイベント通知とPhysical層にあるPhy registerのread requestに対するリードデータがある。この中でarbitration reset gap、subaction gapについては、第3の実施形態の図11で示したgap発生回路10にて発生させるようにしたが、それ以外のイベント、registerのread dataについての発生回路を付加する。
【0043】
バスリセットイベントは、通常Physical層のcable I/Fでコネクタの挿抜により接続状態が変化した際やPhysical層のinitialize時に発生し、link層にとってはランダムに起こる。そこで、図13の回路を付加することによりバスリセットイベントをランダム発生できるようにする。図13において、サイクルタイマー12は通常Link layer内にあり、サイクルマスターにより、ブロードキャストされるサイクルスタートパケットにより同期を行うタイマーである。
【0044】
レジスタ13はバスリセットを起こしたい間隔を設定するための値を保持する。最初のバスリセットの発生はレジスタ13に値が設定された時、その時のサイクルタイマー値に足した時間をラッチバッファ14に保持する。この値とサイクルタイマー値を比較器15で比較を行い一致したときバスリセットが発生したとしてバスリセットイベント発生を起こす。
【0045】
次のバスリセット発生はラッチバッファ14に保持した値とレジスタ13に保持した値を合計し、次のバスリセットイベント発生時刻としてラッチバッファ−14に保持する。以降同様にラッチバッファ14の値とサイクルタイマー値を比較し、一致したらバスリセットイベント発生、次の発生時刻の更新を行う。これと同様な回路設けることによりPhysical層からのINTERRUPTイベントをランダムに発生することができる。
【0046】
Phyレジスタのread requestに対するリードデータについては、図14のレジスタ内にPhyレジスタの内容をMPU I/F2から設定できるバッファを持ち、Phy registerへのread/writeアクセスが発生した場合にはこのバッファ内の値を返す、或いは更新することができる。図14において、通常Phyレジスタへのread/writeアクセスを行う場合Phyアクセス制御ブロック17に対しread/writeの要求を行い、そこからPhy/link I/Fブロック5を通りLReqにてPhysical層20へのアクセスを行う。read要求の場合はD[0:1]、CTL[0:1]にてステータスとして受信し、リードデータ値がPhyレジスタアクセス制御ブロック17に渡され、リード完了となる。そこでレジスタ18内にPhysical層内のレジスタを保持する。Phyレジスタアクセス制御ブロック17からのPhysical層へのアクセス要求が発生した場合、これをレジスタ18 に入力する。ライト要求の場合はレジスタ18内の値を更新し、リード要求の場合はレジスタ18の値をPhyレジスタアクセス制御ブロック17に返す。これによりPhyレジスタへのアクセスなく擬似的なPhyレジスタアクセス動作が可能になる。
【0047】
【発明の効果】
以上説明したように、この発明の請求項1に記載の発明によれば、実際にPhysical層LSIと接続し実際の機器に接続することなく、送信パケットを受信することができるので、閉じた環境でのLink layer LSIの実動作環境を構築することができる。また、この時には特定の機器の使用を想定したアプリケーションを必要とせず、LSIの有する機能を自由に動作させることが可能になる。
【0048】
また、この発明の請求項2に記載の発明によれば、あたかもネットワーク上の他のノードから自ノード宛に送ってきているように見えるので、このパケットを受信し、処理を行うLink層以上にとって通常の受信との差異なく処理を行うことができる。また、Link層より上のレイヤにおいてはテストモードであることを意識せずに動作させることが可能である。
【0049】
また、この発明の請求項3に記載の発明によれば、ネットワークを構成するノードの情報を発生できるようにしているので、実際の機器に接続することなく所望の接続ノード数、接続状態を自由に構築し評価を行うことができる。
【0050】
また、この発明の請求項4に記載の発明によれば、Physical層との間で交わされる情報を発生することができるので、実際のPhysical層LSIとノード接続することなくPhysical層とのやり取りを評価することができる。
【図面の簡単な説明】
【図1】IEEE1394のインターフェース(I/F)ボードの一般的な構成を示すブロック図である。
【図2】IEEE1394にて規定されるPrimary packetのフォーマットを示す図である。
【図3】送信生成ブロック、パケット受信生成ブロックにおけるそれぞれのデータ処理のタイミングを示すタイミングチャートである。
【図4】この発明の第1の実施形態にかかるIEEE1394のインターフェース(I/F)ボードの構成を示すブロック図である。
【図5】IEEE1394にて規定されるAsynchronous packetのフォーマットを示す図である。
【図6】IEEE1394にて規定されるIsochronous packetのフォーマットを示す図である。
【図7】この発明の第2の実施形態にかかるIEEE1394のインターフェース(I/F)ボードの構成を示すブロック図である。
【図8】IEEE1394にて規定されるAsynchronous packetの変更前、変更後のそれぞれのフォーマットを示す図である。
【図9】この発明の第2の実施形態によるAsynchronous パケットのrequest−responseのやり取りの例を示す図である。
【図10】IEEE1394−2000で規定されていSelf ID packet、Phy config packetのフォーマットを示す図である。
【図11】この発明の第3の実施形態にかかるIEEE1394のインターフェース(I/F)ボードの構成を示すブロック図である。
【図12】この発明の第3の実施形態に用いられるレジスタの内容を示す図である。
【図13】この発明の第4の実施形態に用いられるバスリセットイベント発生回路を示すブロック図である。
【図14】この発明の第4の実施形態に用いられるリードデータ発生回路を示すブロック図である。
【符号の説明】
1 Link layer集積回路装置
2 MPU I/Fブロック
3 送信パケット生成ブロック
4 パケット受信ブロック
5 Physical/link I/Fブロック
6 データセレクタ
20 Physical層ブロック
31 送信データバス
32 受信データバス
33 パスバス
Claims (3)
- マイクロプロセッサ(MPU)が制御可能なインターフェース(I/F)と、IEEE1394で規定される送信パケット(packet)を生成し、送信することが可能な送信ブロックと、IEEE1394で規定される受信パケットを受信することが可能な受信ブロックと、IEEE1394で規格されたフィジカル層(Physicallayer)とのインターフェースを持つリンク層(Linklayer)の機能を有するリンクブロック(Linkblock)を持つデータ転送用集積回路において、前記送信ブロックにて作成した送信パケットを前記リンクブロックに与える送信データバスと、前記リンクブロックからの受信パケットを受信ブロックへ与える受信データバスとの間に両バスが選択的に接続されるパス回路が設けられると共に、送信パケットを作成し受信ブロック側にパケットを渡す際に、非同期パケット(Asynchronousパケット)のヘッダ部のディスティネーション ID(DestinationID),ソース ID(SourceID)の入れ替え、トランザクション ラベル(transactionlabel)の値の変更を行う回路、アイソクロナウス パケット(Isochronousパケット又はAsynchronousstreampacket)においてはヘッダ部のチャンネル(channel)を変更する回路が設けられ、前記送信ブロックにて作成した送信パケットをフィジカル(Physical)層への出力を行わず、前記受信ブロックにパケットを渡し、受信ブロックにて受信処理を行うことを特徴とするデータ転送用集積回路の評価装置。
- フィジカル層の先に架空のネットワークを構築するための情報を記憶させる回路を有し、パケット間を示すギャップ(gap)情報を生成する回路、セルフ ID(SelfID)プロセス期間中に得られる情報、パケットを生成する回路を備えることを特徴とする請求項1に記載のデータ転送用集積回路の評価装置。
- フィジカル層から通知されるイベント情報を発生させる回路を備えることを特徴とする請求項2に記載のデータ転送用集積回路の評価装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001289111A JP4804680B2 (ja) | 2001-09-21 | 2001-09-21 | データ転送用集積回路の評価装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001289111A JP4804680B2 (ja) | 2001-09-21 | 2001-09-21 | データ転送用集積回路の評価装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003101543A JP2003101543A (ja) | 2003-04-04 |
JP4804680B2 true JP4804680B2 (ja) | 2011-11-02 |
Family
ID=19111652
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001289111A Expired - Fee Related JP4804680B2 (ja) | 2001-09-21 | 2001-09-21 | データ転送用集積回路の評価装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4804680B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5515896B2 (ja) * | 2010-03-16 | 2014-06-11 | 富士通株式会社 | 入出力接続装置、情報処理装置及び入出力デバイス検査方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0225141A (ja) * | 1988-07-13 | 1990-01-26 | Nec Corp | 通信制御装置診断方式 |
JPH04271541A (ja) * | 1991-02-27 | 1992-09-28 | Fujitsu Ltd | 異常処理方式 |
-
2001
- 2001-09-21 JP JP2001289111A patent/JP4804680B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003101543A (ja) | 2003-04-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080825 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090731 |
|
RD05 | Notification of revocation of power of attorney |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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