CN102239682A - 测试装置及测试方法 - Google Patents

Abstract

本发明公开了一种测试装置，是测试被测试器件的测试装置，其包括：高位序列器，其执行用于测试所述被测试器件的测试程序，并依次指定与被测试器件之间进行通讯的各数据包；包数据列存储部，用于存储多种数据包中每个数据包里所包含的数据列；低位序列器，从包数据列存储部读出由高位序列器指定的数据包的数据列，生成与被测试器件之间的测试用的测试数据列。

Description

测试装置及测试方法

技术领域

本发明涉及测试装置及测试方法。在美国，本申请是美国申请12/329635(申请日：2008年12月8日)的继续申请。

背景技术

进行数据包通信的器件已广为人知。同时，测试进行数据包通信的器件的测试装置也是众所周知的。

在数据包通信中在器件间做收发的各包中，除了实质数据以外，包含起始码、终止码及校验码等的冗长数据。因此，测试装置在对进行数据包通信的器件测试时，必须产生包含这样的冗长数据的复杂的测试图形。

并且，进行数据包通信的器件与通讯对象的器件信号交换。作为一个例子，进行数据包通信的器件将执行与通讯对象的器件之间的通讯的要求及拒绝的交互、通讯的开始及结束的应答的交互、通讯的成功及失败的交互。

并且，若要测试进行数据包通信的器件，测试装置必须与被测试器件信号交换。同时，在信号交换中，测试装置即使在等待来自被测试器件的应答期间，为了马上能应答也必须做下一个信息发送的准备及发送空闲数据包等。因此，如果测试这样的器件，测试装置必须产生复杂的测试图形。

发明内容

因此，在本说明书中包含的技术革新(创新)的1个侧面中，以提供能够解决上述问题的测试装置及测试方法为目的。该目的由独立权利要求记载的特征的组合达成。另外，从属权利要求规定了本发明的更有利的具体例。

即，根据本说明书包含的创新所相关联的侧面的装置的一个例子(优选例)，提供一种测试装置，是用于测试被测试器件的测试装置，包括：高位序列器，执行用于测试所述被测试器件的测试程序，依次指定与上述被测试器件之间进行通讯的各数据包；包数据列存储部，用于存储多种数据包的每一个中包含的数据列；低位序列器，从上述包数据列存储部读出由上述高位序列器指定的数据包的数据列，生成与上述被测试器件之间的测试所使用的测试数据列。

此外，根据本说明书包含的创新相关联的侧面的方法的一例(优选例)，提供一种测试方法，是由测试装置对被测试器件进行测试的测试方法，上述测试装置具有高位序列器和低位序列器，通过上述高位序列器，执行用于测试上述被测试器件的测试程序，并依次指定与上述被测试器件之间进行通讯的各数据包；通过上述低位序列器，从存储着多种数据包的各个所包含的数据列的包数据列存储部读出由上述高位序列器所指定的数据包的数据列，并生成在与上述被测试器件之间的测试中使用的测试数据列。

另外，上述发明的概要并未列举出本发明的必要的技术特征的全部，这些特征群的辅助结合也能够成本发明。

附图说明

图1，与被测试器件200一起表示本实施方式涉及的测试装置10的构成。

图2，表示发送侧块12的构成。

图3，表示发送侧块12内的数据处理部32构成的一个例子。

图4，表示发送侧块12内的发送部34构成的一个例子。

图5，表示接收侧块14的构成。

图6，表示接收侧块14内的数据处理部32构成的一个例子。

图7，表示接收侧块14具有的接收部82构成的一个例子。

图8，表示过程、数据包序列及数据包的数据构成。

图9，示出了表示包序列的测试程序的一个例子。

图10，表示用于生成空闲数据包的指令列及空闲数据包中包含的数据列的一个例子。

图11，表示用于生成写数据包的指令列及写数据包中包含的数据列的一个例子。

图12，表示由高位序列器22及低位序列器28的处理定时的一个例子。

图13，表示测试装置10的处理流程。

具体实施方式

下面通过发明的实施方式说明本发明。不过下面的实施方式并不限定权利要求所涉及的发明。另外，在实施方式中说明的特征组合并非全部都是发明的解决手段所必须的。

图1，与被测试器件200一起表示本实施方式的测试装置10的构成。测试装置10，对发送及接收数据包的数据包通信型的被测试器件200进行测试。

测试装置10具有发送侧块12、接收侧块14、主存储器16以及主控制部18。发送侧块12按照被测试程序指定的顺序对被测试器件200发送数据包。接收侧块14从被测试器件200接收包，并判断与被测试器件200之间的通讯的好坏。

主存储器16存储用于测试被测试器件200的测试程序。更详细地，主存储器16，存储表示对被测试器件200应该发送的数据包及应该从被测试器件200接收的数据包的顺序的数据包序列测试程序。并且，主存储器16存储在应该发送或应该接收的数据包内所包含的、分别对每个数据包所单独确定的个别数据。

主控制部18将主存储器16存储的测试程序及个别数据传送至发送侧块12以及接收侧块14。并且，主控制部18执行对该测试装置10的开始及结束等的全部控制。

图2，表示发送侧块12的构成。发送侧块12具有序列存储部20、高位序列器22、数据包指令列存储部24、包数据列存储部26、低位序列器28、数据处理部32和发送部34。

序列存储部20存储表示数据包序列的测试程序。序列存储部20，在测试之前或在测试之中适当地从主存储器16传送测试程序。

高位序列器22，执行序列存储部20存储的测试程序，依次指定在与被测试器件200之间的通讯的各数据包。作为一个例子，高位序列器22，对在与被测试器件200之间进行通讯的数据包指定用于发生在数据包指令列存储器24中的该数据包的指令列的地址(比如该指令列的起始地址)。并且，作为一个例子，高位序列器22，对在与被测试器件200之间进行通信的数据包指定在包数据列存储部26中的相应的数据包中包含的数据列的地址(比如数据列的起始地址)。

这样，高位序列器22，分别指定用于产生数据包的指令列的地址和该数据包中包含的数据列的地址。另外，在这种情况中，在测试程序中，当对2以上的数据包指定共用的指令列或数据列时，高位序列器22可以对该2以上的数据包指定同样的指令列的地址或同一数据列的地址。

数据包指令列存储部24，对每个种类的数据包存储用于产生每个种类数据包的指令列。作为一个例子，数据包指令列存储部24存储用于产生写数据包的指令列、用于产生读数据包的指令列以及用于产生空闲数据包的指令列等。

包数据列存储部26，对每个种类的数据包存储多个种类的数据包各自包含的数据列。作为一个例子，包数据列存储部26可以具有写数据包中包含的数据列、读数据包中包含的数据列以及空闲数据包中包含的数据列等。

包数据列存储部26，作为一个例子，可以包括共用数据存储部40、共用数据选取指针42、第1个别数据存储部44-1、第2个别数据存储部44-2、第1个别数据选取指针46-1和第2个别数据选取指针46-2。共用数据存储部40存储在多种类数据包各自包含的数据列中的、对数据包的每个种类共用的共用数据。共用数据存储部40，作为一个例子，对数据包的每个种类存储用于表示数据包的开始的开始码、表示数据包的结束的结束码及识别该数据包的类别的指令码等。

共用数据选取指针42，从高位序列器22取得存储了由高位序列器22指定的数据包中包含的共用数据的块的起始地址。进一步地，共用数据选取指针42，从低位序列器28取得在该块内的偏移位置。并且，共用数据选取指针42，对共用数据存储部40给予基于起始地址及偏移位置确定的地址(比如在起始地址加上偏移位置后的地址)，将该在地址上存储的共用数据供给数据处理部32。

第1及第2个别数据存储部44-1、44-2存储在多种数据包各自包含的数据列中的对每个数据包变更的个别数据。作为一个例子，第1及第2个别数据存储部44-1、44-2也可以存储包含在各数据包中的，对被测试器件200发送的实质数据或从被测试器件200接收的实质数据。

第1个别数据存储部44-1，存储与执行的测试程序无关的预先确定的个别数据。第2个别数据存储部44-2存储在每个所执行的测试程序中被变更的个别数据。第2个别数据存储部44-2，作为一个例子，在测试之前或在测试之中，适当地从主存储器16接收个别数据的传送。

第1及第2个别数据选取指针46-1、46-2，从高位序列器22接收存储了由高位序列器22指定的数据包中包含了个别数据的块起始地址。进一步地，第1及第2个别数据选取指针46-1、46-2，从低位序列器28取得在该块内的偏移位置。并且，第1及第2个别数据选取指针46-1、46-2，将根据起始地址及偏移位置所确定的地址(比如在起始地址加上偏移位置后的地址)提供给第1及第2个别数据存储部44-1、44-2，进而将该地址上存储的个别数据供给数据处理部32。

低位序列器28从数据包指令列存储部24读出被高位序列器22指定的数据包的指令列，即，读出由高位序列器22指定的地址上的指令列，并顺次执行读出的指令列中包含的各指令。并且，低位序列器28，随着指令列的执行顺次从包数据列存储部26读出被高位序列器22指定的数据包中的数据列，即，读出由高位序列器22指定的地址上的数据列，生成用于与被测试器件200之间测试用的测试数据列。

作为一个例子，低位序列器28，对共用数据选取指针42、个别数据选取指针46-1及个别数据选取指针46-2供给偏移位置，该偏移位置表示在存储了由高位序列器22指定的数据包中包含的数据列的块中的、与所执行的指令对应的数据的位置。在该情况中，低位序列器28，产生在最初的指令中的初始值，也可以将每次执行指令时跃迁的增量值作为偏移位置产生。再者，被低位序列器28执行的指令列，优选不包含前方向跳跃指令及分歧指令等。这样，低位序列器28可以通过简易的结构实现高速度的处理。

并且，低位序列器28，在每次执行指令时，对数据处理部32给予控制数据，用于指示对所读出的个别数据及共用数据实施所指定的处理(运算或数据变换)。这样，低位序列器28，能够将高位序列器22指定的数据包中的、被指定的数据部分作为对所读出的数据实施了所指定的处理的数据。

并且，低位序列器28，在每次执行指令时，对数据处理部32指定在每次执行指令时，输出共用数据、个别数据(与所执行的测试程序无关的预先确定的个别数据或每个所执行的测试程序中被变更的个别数据)，以及数据处理部32处理后的数据中的一个。即，低位序列器28，在每次执行指令时，对数据处理部32指定从某个存储有已实施了指定处理的数据的寄存器中读出数据并输出。所述已实施了指定处理的数据为：共用数据存储部40、第1个别数据存储部44-1、第2个别数据存储部44-2，或数据处理部32内的实施了指定处理的数据。

这样，低位序列器28，能够根据从个别数据存储部44读出的个别数据生成在由高位序列器22指定的数据包中的、对每个数据包应该变更的数据部分。并且，低位序列器28，能够根据从共用数据存储部40读出的共用数据生成被高位序列器22指定的数据包中的、对每个种类的数据包共用的数据部分。并且，低位序列器28能够将被高位序列器22指定的数据包中的、被指定的数据部分作为对已经读出的数据实施了所指定的处理的数据。

并且，低位序列器28，可以在执行完由高位序列器22指定的数据包中的指令列后，对高位序列器22发出结束通知。这样，高位序列器22能按照低位序列器28的指令列的执行的进展，顺次指定数据包。

并且，低位序列器28针对发送部34，指定对被测试器件200发送的信号的边沿定时。作为一个例子，低位序列器28对发送部34给予定时信号，对每个数据包控制边沿定时。

并且，低位序列器28，与后面图5中表示的接收侧块14具有的接收侧的低位序列器28进行通讯。这样，发送侧块12具有的发送侧的低位序列器28，能够与接收侧块14具有的接收侧的低位序列器28进行信号交换，与接收侧的低位序列器28同步执行指令列。

作为一个例子，发送侧的低位序列器28，将已经对被测试器件200发送了预先确定的数据包的测试数据列的信息通知给接收侧的低位序列器28。这样，发送侧的低位序列器28能禁止判断部84在接收侧的低位序列器28收到来自发送侧的低位序列器28的通知为止的期间内对接收部82所接收的数据列的好坏进行判断。

同时，发送方面的低位序列器28，作为一个例子，从接收侧的低位序列器28接收到与所生成的测试数据列一致的数据列的通知后，生成预先确定的数据包的测试数据列。这样，发送侧的低位序列器28，能在从被测试器件200接收到规定的数据包之后，将预先确定的数据包发送给被测试器件200。

数据处理部32，输入来自共用数据存储部40、第1个别数据存储部44-1及第2个别数据存储部44-2的数据，对所输入的数据进行由低位序列器28所指定的处理后，作为测试数据列的各数据输出。另外，数据处理部32，也可以根据低位序列器28的指定内容，而将所输入的数据直接作为测试数据列的数据输出。关于数据处理部32构成的一个例子，在图3中说明。

发送部34，对被测试器件200发送从数据处理部32输出的测试数据列。关于发送部34构成的一个例子，在图4中说明。

图3，表示发送侧块12内的数据处理部32的构成的一个例子。发送侧块12内的数据处理部32，作为一个例子，包含至少1个寄存器52、前段选择部54、至少1个运算器56、变换部58和后段选择部60。

至少1个寄存器52中的每个存储前周期的运算处理结果。在本例中，数据处理部32，含第1寄存器52-1和第2寄存器52-2。

前段选择部54，在每个周期，从来自共用数据存储部40的共用数据、来自各个个别数据存储部44(在本例中为第1个别数据存储部44-1及第2个别数据存储部44-2)的个别数据、来自各个在寄存器52(在本例中为第1寄存器52-1及第2寄存器52-2)的数据及变换部58输出的数据中选择低位序列器28指定的数据。并且，前段选择部54，在每个周期，将所选择的数据分别提供给被低位序列器28指定的运算器56(在本例中为第1运算器56-1及第2运算器56-2)、变换部58或后段选择部60。

至少1个运算器56分别与至少1个寄存器52各自对应设置。在本例中，数据处理部32包括与第1寄存器52-1对应的第1运算器56-1和，与第2寄存器52-2对应的第2运算器56-2。作为一个例子，每个运算器56进行逻辑运算，四则混合运算、虚拟随机数发生及错误订正符号生成等的运算。每个运算器56在每个周期，对被前段选择部54选择的数据进行低位序列器28所指定的运算，并存储到对应的寄存器52。

变换部58，在每周期，根据预先确定的数据表变换前段选择部54所选择的数据。变换部58，作为一个例子，进行8b-10b变换等的数据变换。并且，变换部58输出转换后的数据。

后段选择部60，在每周期，从前段选择部54所选择的数据(本例中是来自共用数据存储部40，第1个别数据存储部44-1或第2个别数据存储部44-2的数据)、至少1个寄存器52内的数据，以及变换部58输出的数据中选择与所指定的数据包对应的数据。并且，后段选择部60将所选择的数据作为测试数据列的各数据而输出。

图4，表示发送侧块12内的发送部34构成的一个例子。发送部34，作为一个例子，包含序列化器72、格式控制器74以及驱动程序76。

序列化器72，将从数据处理部32接收的测试数据列转换成串行的波形图形。格式控制器74，生成具有与从序列化器72接收到的波形图形对应的波形的信号。并且，格式控制器74，在被低位序列器28指定的边沿定时中，输出逻辑变化的波形信号。驱动程序76，将从格式控制器74输出的信号供给被测试器件200。

图5，表示接收侧块14的构成。接收侧块14具有与图2所示的发送侧块12大体上相同的构成及功能。在接收侧块14具有的部件内，对与发送侧块12具有的部件大体上具有同样的构成及功能的部件赋予同样的符号，省略相同点的说明。

接收侧块14，具有序列存储部20和，高位序列器22和，数据包指令列存储部24和，包数据列存储部26和，低位序列器28和，数据处理部32和，接收部82和，判断部84。接收部82，从被测试器件200接收数据包的数据列。在图7中说明关于接收部82构成的一个例子。

接收侧块14内的数据处理部32，输入接收部82所接收的数据列，并将输入的数据列和所生成的测试数据列一起输出。关于数据处理部32构成的一例在图6中说明。

接收侧块14内的低位序列器28，作为测试数据列输出从被测试器件200输出被期待的数据列。并且，接收侧块14内的低位序列器28，对接收部82指定，获取从被测试器件200输出的信号的数据值的选通时间。

判断部84，从数据处理部32接收测试数据列及接收部82所接收的数据列。判断部84，根据接收部82接收到的数据列与测试数据列的比较的结果，判定与被测试器件200之间的通讯的好坏。作为一个例子，判断部84，包括对接收部82接收的数据列和测试数据列是否一致而进行比较的逻辑比较部，和存储比较结果的失效存储器。

同时，接收侧块14内的低位序列器28，与图2所示的发送侧块12具有的发送侧的低位序列器28进行通信。这样，接收侧块14具有的接收侧的低位序列器28，能与发送侧块12具有的发送侧的低位序列器28进行信号交换，并与发送侧的低位序列器28同步执行指令列。

作为一个例子，接收侧的低位序列器28，对发送侧的低位序列器28通知已经接收了与该接收侧的低位序列器28生成的测试数据列一致的数据列。这样，发送侧的低位序列器28，能够从接收侧的低位序列器28，接收有关已经接收了与所生成的测试数据列一致的数据列的通知，并生成预先指定了的数据包的测试数据列。

并且，作为一个例子，接收侧的低位序列器28，在到收到来自发送侧的低位序列器28对被测试器件200发送的预先指定的数据包的测试数据列的通知为止的期间，禁止由判断部84进行的有关接收部82所接收的数据列的好坏判断。这样，接收侧的低位序列器28，能够在向被测试器件200发送指定的数据包之后，判断是否从被测试器件200输出与该指定的数据包对应的响应。

图6，表示接收侧块14内的数据处理部32构成的一个例子。接收侧块14内的数据处理部32具有与图3中所表示的，发送侧块12内的数据处理部32大体上同样的构成及功能。接收侧块14内的数据处理部32包含的部件内，与发送侧块12内的数据处理部32包含的部件大体上同样的构成及功能的部件，赋予同样的符号省略相同点的说明。

接收侧块14内的前段选择部54，在每一周期，还对后段选择部60供给接收部82接收的数据。同时，接收侧块14内的后段选择部60，在每周期，还与测试数据列的数据一起输出从前段选择部54供给的接收部82接收的数据。这样，接收侧块14内的数据处理部32，输入接收部82接收的数据列，并可以与生成的测试数据列一起输出所输入的数据列。

图7，表示接收侧块14具有的接收部82构成的一个例子。接收部82，作为一个例子包括水平比较仪86和，定时比较仪88和，反序列化器90以及相位调整部92。

水平比较仪86比较从被测试器件200输出的信号与阈值，并输出逻辑信号。定时比较仪88，根据被低位序列器28指定的选通时间，顺次获取被水平比较仪86输出的逻辑信号的数据。反序列化器90，将被定时比较仪88获取的数据列转换成并行的测试数据列。相位调整部92检测出数据包起始的特定码后，调整反序列化器90对并行的测试数据的投切相位。

图8，表示过程、数据包序列及数据包的数据构成。测试装置10，执行含1个以上连续的过程的测试程序。各过程分别定义应该发送到被测试器件200的数据包的序列，或被期待应该从被测试器件200接收的数据包的序列。

高位序列器22，执行这样的测试程序，并顺次指定应该发送到被测试器件200数据包，以及应该从被测试器件200接收的数据包。并且，低位序列器28，从高位序列器22顺次接收数据包的指定，执行用于产生指定的数据包的指令列，产生该数据包中包含的数据列。

各数据包中，比如，包含开始码及结束码。并且，各数据包中，包含表示该数据包的种类的指令。这样的开始码、结束码及指令，是对每个种类的数据包共用的共用数据。因此，低位序列器28将从存储该共用数据的共用数据存储部40中的、被高位序列器22指定的地址读出并生成这样的共用数据。

并且，各数据包中，包含指定被测试器件200的存储位置的地址、对被测试器件200写入的数据、来自被测试器件200的读出数据等的实质数据。这样的实质数据，是每个数据包被变更的个别数据。因此，低位序列器28，从存储该个别数据的个别数据存储部44中的、被高位序列器22指定的地址读出并生成这样的个别数据。

并且，各数据包中，包含校验码等，用于检测出该数据包所包含的数据的错误。该校验码等是通过对该数据包中包含的各数据施加运算并算出的。因此，低位序列器28，让数据处理部32内的运算器56运算并生成这样的校验码等。此外，在各数据包中，也可以包含比如根据8b-10b变换等指定的规则而转换来的数据。此时，低位序列器28，将所生成的各个数据进一步通过变换部58变换后输出。

图9，表示代表数据包序列的测试程序的一个例子。作为一例，高位序列器22，如图9所示，执行测试程序，该程序是记述需依次执行的多个指令、与多个指令分别对应记述的数据包的种类及参数，记述用于生成对应的种类的数据包的指令列及表示数据列的保存位置的地址的测试程序。

该测试程序，作为一个例子，包含NOP指令、IDXI指令及EXIT指令等。NOP指令，1次形成与该NOP指令对应的数据包，并让执行跃迁到下一个指令。IDXI指令，按照所指定的次数反复生成与该IDIX指令对应的数据包，并让执行跃迁到下一个指令。EXIT指令，1次生成与该EXIT指令对应的数据包后，结束该数据包序列的执行。该测试程序，可以不仅仅包含上述指令，比如，也可以包含根据被指定的条件一致与否，使下面的应该执行的指令出现分歧的分歧指令等。

并且，作为一个例子，该测试程序记述用于识别写数据包、读数据包，及重复指定的编码而产生的空闲数据包等的数据包的种类。并且，作为一个例子，该测试程序，包含存储了用于生成该数据包的指令列的起始地址、该数据包中包含的共用数据的起始地址及该数据包中包含的个别数据的起始地址。

图10，表示用于生成空闲数据包的指令列，及空闲数据包中包含的数据列的一个例子。

图11，表示用于生成写数据包的指令列及写数据包中包含的数据列的一个例子。

低位序列器28，作为一个例子，执行指令列，该指令列包括图10及图11所表示的被顺次执行的多个指令、与多个指令分别对应的控制数据、指定与多个指令分别对应输出的数据的保存位置的信息。作为一个例子，该指令列，作为数据的保存位置，比如，指定共用数据存储部40、个别数据存储部44、寄存器52或变换部58。

在图10及图11的例子中，作为所说的0x0F或0x01的十六进数值，指定共用数据存储部40作为数据的保存位置。此外，DB1，指定第1个别数据存储部44-1作为数据的保存位置。DB2，指定第2个别数据存储部44-2作为数据的保存位置。REG1，指定第1寄存器52-1作为数据的保存位置。

或者，该指令列包含NOP指令、IDXI指令及RTN指令等。NOP指令，1次输出在与该NOP指令对应的保存位置中的，在指针所指定的地址中存储的数据后，让执行跃迁到下一个指令。IDXI指

，按照指定的次数重复输出在与该IDIX指

对应的保存位置的，由指针指定的地址上所存储的数据重复，并让执行跃迁到下一个指令。RTN指令，将在与该RTN指令对应的保存位置中的，由指针指定了的地址保存的数据1次输出后，将执行返回到高位序列器22。

此外，由低位序列器28执行的指令列，可以不包含前方向跳跃指令及分歧指令等。这样，低位序列器28能够以简易的构成实现高速的处理。

此外，该指令列包含作为控制数据而给与运算器56的运算式。在图11的例子中，该指令列包含将该第1寄存器52-1的数据和输出的数据的排他逻辑和带入至第1寄存器52-1的运算式(REG1＝REG1^DB1或REG1＝REG1^DB2)。代替这个，该指令列也可以作为控制数据指定由变换部58进行变换处理。

图12表示高位序列器22及低位序列器28的处理定时的一个例子。作为一个例子，高位序列器22在从主控制部18接收到开始信号后，开始数据包序列的执行。高位序列器22，以与数据包序列对应的顺序指定数据包。并且，低位序列器28，根据从高位序列器22接收到的数据包的指定，执行用于产生该数据包的指令列。

在这里，高位序列器22，可以在低位序列器28执行某数据包的指令列的过程中(即，在该指令列完成前)，对低位序列器28进行下一个数据包的指定。这样，低位序列器28，可以在执行完某数据包最后的指令(RTN指令)之后(比如下个周期)，马上开始执行下一个数据包的指令列。

图13，表示测试装置10处理流程。首先，高位序列器22，执行测试程序，并依次指定与被测试器件200之间通讯的各数据包(S11，S16)。并且，低位序列器28，若收到高位序列器22指定的数据包，则重复执行从步骤S12到步骤S15的处理。

若低位序列器28接收指定的数据包，则从数据包指令列存储部24调出用于产生该数据包的指令列，并从起始的指令顺次执行。低位序列器28，是在每次执行各指令时，执行步骤S13及步骤S14的处理(S12，S15)。

在步骤S13中，低位序列器28输出与该指令对应的数据。或者，在步骤S14中，低位序列器28执行与该指令对应的运算或数据变换。低位序列器28并行执行步骤S13及步骤S14。

低位序列器28，执行最后的指令的话，将处理返回到高位序列器22，从高位序列器22接收下一个数据包的指定(S15)。并且，高位序列器22，如果完成到数据包序列中的最后的数据包为止的处理，则结束该流程(S16)。

根据如上所示的本实施方式的测试装置10，由个别序列器执行表示数据包序列的测试程序和数据包内的指令列。这样，根据测试装置10能够使程序的记述简单化。并且，因为根据测试装置10，能够使用于产生同一种类的数据包的指令列及数据共用化，所以可以减少所存储的信息量。

并且，本实施方式所涉及的测试装置10，由高位序列器22个别指定低位序列器28执行的指令列的地址及低位序列器28读出的数据列的地址。由此，根据测试装置10，能通过同一指令列产生不同的数据列。因此，根据测试装置10，因为可以不必保存多个同样的指令列，所以能减少所存储的信息量。

并且，本实施方式的测试装置10，由数据处理部32对从共用数据存储部40及个别数据存储部44读出的数据执行指定的处理(即，运算或变换)。即，数据处理部32，能够按照在数据包通信中的低位层(接近物理层的层)的规定，生成应该被处理的数据变换及错误检测码。由此，根据测试装置10，可生成用于输出在数据包通信中高位层的数据的指令列及数据列，并可个别指定在数据包通信中低位层的处理，所以能够简化程序的记述，并且，能够减少所存储的信息量。

并且，本实施方式的测试装置10，分离生成用于向被测试器件200发送信号的测试数据列的发送侧块12和生成用于与从被测试器件200接收的信号进行比较的测试数据列的接收侧块14，并分别具有高位序列器22及低位序列器28。因为根据测试装置10，能独立记述发送侧及接收侧的程序，所以能简化程序。并且，测试装置10，能够在发送侧的低位序列器28和接收侧的低位序列器28之间进行通讯。由此，根据测试装置10，使得比如将在发送侧发生的事件作为触发开始接收侧的动作，或者将接收侧发生的事件作为触发开始发送侧的动作的事变得容易。

再者，测试装置10，也可以是具有多个发送侧块12及接收侧块14的组合的构成。在这种情况下，主控制部18，对发送侧块12及接收侧块14的组和的分别给予单独的序列(单独的测试程序)，让互相独立执行。这样，测试装置10可以让发送侧块12及接收侧块14的组合各自进行相互异步的动作。

同时，主控制部18，也可以让发送侧块12及接收侧块14的组合的各自进行相互同步地动作。这种情况下，主控制部18，对发送侧块12及接收侧块14的组合分别给予同样的序列(同样的测试程序)，并使之互相同步开始执行。这样，测试装置10，能并行测试具有同样种类或不同种类的数据包通信型接口的多个被测试器件200。

以上，通过实施方式说明了本发明。不过，以上的实施方式并不限定权利范围所涉及的发明，另外，本行业专业人员明白，能够对上述实施例加以多种多样的改良和变更。根据权利要求的记载可以明确，实施了这样的变更和改良的实施方式也包含在本发明的技术范围之内。

关于在权利要求、说明书和在附图中表示的装置、系统、程序，和在方法中的动作、次序、步骤和阶段等的各处理的执行顺序，只要没有特别注明“比…先”、“在…之前”等，或者只要不是后边的处理必须使用前面的处理的输出，就可以以任意的顺序实施。有关权利要求、说明书和附图中的动作流程，为了说明上的方便，说明中使用了“首先”、“其次”等字样，但即使这样也不意味着以这个顺序实施是必须的条件。

附图标记说明

10测试装置

12发送侧块

14接收侧块

16主存储器

18主控制部

20序列存储部

22高位序列器

24数据包指令列存储部

28低位序列器

26包数据列存储部

32数据处理部

34发送部

40共用数据存储部

42共用数据选取指针

44个别数据存储部

46个别数据选取指针

52寄存器

54前段选择部

56运算器

58变换部

60后段选择部

72序列化器

74格式控制器

76驱动程序

82接收部

84判断部

86水平比较仪

88定时比较仪

90反序列化器

92相位调整部

200被测试器件

Claims (13)

1.一种测试装置，是测试被测试器件的测试装置，包括：

高位序列器，执行用于测试所述被测试器件的测试程序，依次指定与所述被测试器件之间进行通讯的各数据包；

包数据列存储部，用于存储多种数据包的每一个中包含的数据列；

低位序列器，从所述包数据列存储部读出由所述高位序列器指定的数据包的数据列，生成与所述被测试器件之间的测试所使用的测试数据列。

2.根据权利要求1所述的测试装置，还包括对所述被测试器件发送所述测试数据列的发送部。

3.根据权利要求1所述的测试装置，还包括：

接收部，从所述被测试器件接收数据包的数据列；

判断部，根据将所述接收部所接收的数据列与所述测试数据列进行比较后的结果，判定与所述被测试器件之间的通讯的好坏。

4.根据权利要求1所述的测试装置，还包括：

存储用于产生多种数据包的各自的指令列的数据包指令列存储部；

所述高位序列器，对于在所述被测试器件间进行通讯的数据包，指定在所述数据包指令列存储部内的指令列的地址及所述包数据列存储部内的数据列的地址；

所述低位序列器读出由所述高位序列器指定的地址上的指令列及数据列，并生成所述测试数据列。

5.根据权利要求4所述的测试装置，

在所述测试程序中，当对2个以上的数据包指定共用的指令列或数据列时，所述高位序列器，对于该2个以上的数据包指定同一指令列的地址或同一数据列的地址。

6.根据权利要求1所述的测试装置，包括：

与所述被测试器件相对的发送侧的所述高位序列器、所述包数据列存储部和所述低位序列器；

将发送侧的所述低位序列器产生的所述测试数据列对所述被测试器件发送的发送部；

来自所述被测试器件的接收侧的所述高位序列器、所述包数据列存储部和所述低位序列器；以及，

从所述被测试器件接收数据包的数据列的接收部。

7.根据权利要求6所述的测试装置，其中：

所述接收侧的低位序列器，将已接收到与所述接收侧的低位序列器生成的测试数据列一致的数据列的信息通知给所述发送侧的低位序列器；

所述发送侧的低位序列器，收到来自所述接收侧的低位序列器的通知后，生成预先指定的数据包的所述测试数据列。

8.根据权利要求6所述的测试装置，还包括：

判断部，根据将所述接收部接收到的数据列与所述测试数据列进行比较后的结果来判定与所述被测试器件之间的通讯的好坏；

所述发送侧的低位序列器，通知所述接收侧的低位序列器已将预先指定数据包的所述测试数据列发送至所述被测试器件；

所述接收侧的低位序列器，在收到来自所述发送侧的低位序列器的通知为止的期间，禁止所述判断部对所述接收部所接收到的数据列的好坏进行判断。

9.根据权利要求1所述的测试装置，

所述包数据列存储部包括：个别数据存储部，存储多种数据包各自所包含的数据列中的对每个包变更的个别数据；以及

共用数据存储部，存储多种数据包各自所包含的数据列中的对每个数据包的种类而共用的共用数据；

所述低位序列器，根据从所述个别数据存储部读出的个别数据，生成所述高位序列器所指定的数据包中的、应该对每个数据包变更的数据部分，并由从所述共用数据存储部读出的共用数据生成按照每个数据包的种类共用的数据部分。

10.根据权利要求9所述的测试装置，还包括：

数据处理部，输入来自所述的个别数据存储部及所述共用数据存储部的数据后，对所输入的数据进行由所述低位序列器指定的处理，并作为所述测试数据列的各数据而输出。

11.根据权利要求10所述的测试装置，所述数据处理部包括：

寄存器，存储前一周期的运算处理结果；

前段选择部，从所述个别数据存储部的个别数据、所述共用数据存储部的共用数据和所述寄存器的数据中选择指定的数据；

运算器，对选择的数据进行所述低位序列器指定的运算，并存储在所述寄存器中；

后段选择部，从所述前段选择部选择的数据及所述寄存器内的数据中选择由所述低位序列器指定的数据并作为所述测试数据列的数据而输出。

12.根据权利要求11所述的测试装置，

所述数据处理部还包括变换部，所述变换部根据预先设定的表来变换所述前段选择部所选择的数据；

所述后段选择部，从所述前段选择部选择的数据、所述寄存器内的数据和所述变换部输出的数据中选择与被指定的数据包对应的数据来作为所述测试数据列的各数据而输出。

13.一种测试方法，是由测试装置测试对被测试器件进行测试的测试方法，其特征在于：

所述测试装置，具有高位序列器和低位序列器；

通过所述高位序列器，执行用于测试所述被测试器件的测试程序，并依次指定与所述被测试器件之间进行通讯的各数据包；

通过所述低位序列器，从存储着多种数据包分别包含的数据列的包数据列存储部读出由所述高位序列器指定的数据包的数据列，并生成在与所述被测试器件之间的测试中使用的测试数据列。

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