JP2011154023A

JP2011154023A - 試験装置および試験方法

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Publication number: JP2011154023A
Application number: JP2011003815A
Authority: JP
Inventors: Naoshi Morita; 直志森田; Mamoru Hiraide; 守平出
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2010-01-25
Filing date: 2011-01-12
Publication date: 2011-08-11
Also published as: TW201135258A; CN102193056A; US20110184687A1

Abstract

【課題】多様な試験を実行できる試験装置
【解決手段】被試験デバイスとの間で信号を伝送して被試験デバイスを試験するテストモジュールと、プロセッサおよびメモリを有し、テストモジュールを制御するテストコントローラと、テストモジュールおよびテストコントローラの間の通信パケットを転送するネットワークと、を備え、テストコントローラは、テストモジュールからテストコントローラへの割り込みを要求する割込パケットをネットワークを介して受け取る受信部と、割込パケットに含まれる割込情報をメモリに書き込むメモリ書込部と、プロセッサに割り込みを通知して、メモリに書き込んだ割込情報を参照させる割込通知部と、を有する試験装置提供する。
【選択図】図１

Description

本発明は、試験装置および試験方法に関する。

半導体チップ等の被試験デバイスを試験する装置として、複数の試験回路を備える試験装置が知られている（例えば、特許文献１および２参照）。この場合、複数の試験回路は、同期して動作することが好ましい。
特許文献１国際公開第２００３／０６２８４３号パンフレット
特許文献２特開２００７−５２０２８号公報

試験装置に備わる複数の試験回路は、予め与えられるプログラム、シーケンス等に応じて動作する。試験装置は、これらのプログラム等の実行を、同期して開始、停止等することで、それぞれの試験回路を同期して動作させている。

しかし、多様な試験を実行する場合、各試験回路におけるプログラムの実行開始のタイミングを同期させるだけでは十分でない場合がある。例えばプログラムの実行中に、所定の試験回路においてフェイルまたは処理の再開条件を検出したことに基づいて、次のステップを実行したい場合等も考えられ、このような多様な試験を実行できる試験装置が求められている。

上記課題を解決するために、本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、被試験デバイスとの間で信号を伝送して被試験デバイスを試験するテストモジュールと、プロセッサおよびメモリを有し、テストモジュールを制御するテストコントローラと、テストモジュールおよびテストコントローラの間の通信パケットを転送するネットワークと、を備え、テストコントローラは、テストモジュールからテストコントローラへの割り込みを要求する割込パケットをネットワークを介して受け取る受信部と、割込パケットに含まれる割込情報をメモリに書き込むメモリ書込部と、プロセッサに割り込みを通知して、メモリに書き込んだ割込情報を参照させる割込通知部と、を有する試験装置、および、当該試験装置に係る試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の実施形態に係る試験装置１００の構成例を被試験デバイス１０と共に示す。本発明の実施形態に係る試験装置１００のテストコントローラ１３０の構成例を示す。本発明の実施形態に係る試験装置１００の動作フローを示す。本発明の実施形態に係る試験装置１００のメモリ２２０に記憶される割込情報の一例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１００の構成例を被試験デバイス１０と共に示す。試験装置１００は、アナログ回路、デジタル回路、アナログ／デジタル混載回路、メモリ、およびシステム・オン・チップ（ＳＯＣ）等の少なくとも１つの被試験デバイス１０を試験する。試験装置１００は、複数の被試験デバイス１０を個別に試験してもよく、これに代えて複数の被試験デバイス１０を並行して試験してよい。試験装置１００は、制御部１１０と、ハブ１２０と、テストコントローラ１３０と、ネットワーク１４０と、テストモジュール１５０とを備える。

制御部１１０は、例えばシステム全体を制御するシステムコントローラであり、試験装置１００の全体を制御する。例えば制御部１１０は、使用者等から与えられるプログラム、指示等に応じて、テストコントローラ１３０およびテストモジュール１５０を制御する。より具体的には、制御部１１０は、ワークステーション等の外部のコンピュータおよび記憶装置等から試験に用いるプログラムを取得して、または、ユーザからの入力によりプログラムを取得して、テストコントローラ１３０の動作を制御してよい。制御部１１０は、試験に応じた制御命令および／またはプログラムを、ハブ１２０を介して対応するテストコントローラ１３０に送信してよい。

ハブ１２０は、制御部１１０と少なくとも１つのテストコントローラ１３０とを通信可能に接続するネットワークである。ハブ１２０は、汎用のまたは専用の高速シリアルバス等を介して中継してよく、汎用の高速シリアルバスとしては、一例として、Ethernet（登録商標）、ＵＳＢ、Serial RapidIO等を用いてよい。

テストコントローラ１３０は、試験制御プログラムを実行して、テストモジュール１５０を制御する。テストコントローラ１３０は、制御部１１０から与えられる制御命令および／またはプログラム等に応じて、テストモジュール１５０を制御してよい。より具体的には、テストコントローラ１３０は、試験に応じて、テストモジュール１５０の動作を制御する制御命令を生成してよい。テストコントローラ１３０は、それぞれの被試験デバイス１０の試験等の目的で、試験装置１００内に複数備わってよく、それぞれのテストコントローラ１３０は単独で複数の試験を実行してよい。

テストコントローラ１３０は、１または複数の被試験デバイス１０の試験を実行してよい。テストコントローラ１３０は、ネットワーク１４０を介して、少なくとも１つのテストモジュール１５０とそれぞれデータのやり取りを実行してよい。テストコントローラ１３０は、それぞれのテストモジュール１５０に、試験に応じた所定の試験プログラム、データパターン等を予め格納してよい。テストコントローラ１３０は、複数のテストモジュール１５０ａ〜１５０ｃの各端子をグループ分けした各グループにおける試験を制御するサイトコントローラであってよい。

ネットワーク１４０は、テストモジュール１５０およびテストコントローラ１３０の間の通信パケットを転送する。ネットワーク１４０は、複数の試験を適切なテストモジュールの数で実行する目的で、試験に応じたテストモジュール１５０の接続を通信可能に接続してよい。ネットワーク１４０は、複数のバススイッチによって、試験に対応するテストモジュール１５０の接続を切り換えてよい。

テストモジュール１５０は、被試験デバイス１０との間で信号を伝送して被試験デバイス１０を試験する。試験装置１００は、実行すべき複数の試験項目に応じて複数の種類のテストモジュール１５０を搭載してよい。複数のテストモジュール１５０の一部は、被試験デバイス１０に対してデジタル信号を授受してデジタル試験を実行するデジタルモジュールであってよく、また、被試験デバイス１０に対してアナログ信号を授受してアナログ試験を実行するアナログモジュールであってよい。

また、それぞれのテストモジュール１５０は、試験装置１００と着脱できてよい。また、テストモジュール１５０は、試験装置１００に同期したクロックで動作するモジュールであってよい。これに代えてテストモジュール１５０は、被試験デバイス１０または内部で別に作った他のクロックで動作するモジュールであってよい。テストモジュール１５０は、接続部を介して被試験デバイス１０と試験信号を授受する。接続部は、一例として、マザーボード、パフォーマンスボード、およびソケットを含む。

図２は、本実施形態に係る試験装置１００のテストコントローラ１３０の構成例を示す。テストコントローラ１３０は、プロセッサ２００と、チップセット２１０と、メモリ２２０と、ネットワークインターフェース２３０とを備える。

プロセッサ２００は、演算装置および／または制御装置を有するＣＰＵであってよく、データの転送および加工、プログラムの制御等を実行してよい。プロセッサ２００は、チップセット２１０およびハブ１２０を介して制御部１１０と、制御命令、プログラム、および／または試験結果等のデータを送受信してよい。また、プロセッサ２００は、ハブ１２０を介して他のテストコントローラ１３０内部のプロセッサと、制御命令、プログラム、および／または試験結果等のデータを送受信してもよい。

チップセット２１０は、プロセッサ２００の外部バス、メモリ２２０、およびネットワークインターフェース２３０等と接続して、これらのデータの受け渡しを管理する一連の回路群でよい。メモリ２２０は、テストモジュール１５０の割込情報を記憶する。メモリ２２０は、割込情報を格納する複数の記憶領域２２５を有する。

ネットワークインターフェース２３０は、ネットワーク機能を有して、テストコントローラ１３０と１つ以上のテストモジュール１５０とをネットワーク１４０を介して接続するインターフェースでよい。ネットワークインターフェース２３０は、受信部２３２と、メモリ書込部２３４と、割込通知部２３８とを有する。

受信部２３２は、テストモジュール１５０からテストコントローラ１３０への割り込みを要求する割込パケットをネットワーク１４０を介して受け取る。受信部２３２は、受け取った割込パケットを、メモリ書込部２３４に送信してよい。また、受信部２３２は、割込パケットを受け取ったことを割込通知部２３８に送信してよい。

メモリ書込部２３４は、割込パケットに含まれる割込情報をメモリ２２０に書き込む。メモリ書込部２３４は、受信部２３２が複数の割込パケットを受信したことに応じて、複数の割込パケットに含まれる複数の割込情報を、順次メモリ２２０に書き込んでよい。メモリ書込部２３４は、メモリ２２０に含まれる複数の記憶領域２２５のうち、割込情報を書き込むべき対象記憶領域を指定する指定レジスタ２３６を含んでよい。

割込通知部２３８は、プロセッサ２００に割り込みを通知して、メモリ２２０に書き込んだ割込情報を参照させる。プロセッサ２００は、割込通知部２３８から割り込みを通知された場合に、メモリ２２０を参照して１または複数の割込情報を取得する。

図３は、本実施形態に係る試験装置１００の動作フローを示す。試験装置１００は、試験に用いるパラメータ等の初期設定を実行する（Ｓ３１０）。例えば、試験装置１００は、試験プログラムに応じて、被試験デバイス１０に接続された１つ以上のテストモジュール１５０と、適切なテストコントローラ１３０をネットワーク１４０を用いて接続する。また、試験装置１００は、試験プログラムに応じて、複数の被試験デバイス１０にそれぞれ接続された１つ以上のテストモジュール１５０と、１つ以上の適切なテストコントローラ１３０のそれぞれとを、試験を並行実行させる目的でネットワーク１４０を用いて接続してよい。

試験装置１００は、ステップＳ３２０からＳ３７０のループ処理を、試験項目毎または試験プログラムの１つ以上の命令毎に繰り返して試験を実行させる。１つ以上のテストコントローラ１３０は、ネットワーク１４０を介して接続されたテストモジュール１５０を用いて、試験プログラムに応じた試験をそれぞれ実行させる（Ｓ３３０）。

例えばテストモジュール１５０は、与えられる試験プログラムに含まれるそれぞれの命令を順次実行して、各命令に応じた動作を実行する。試験プログラムには、予め与えられる複数のデータパターンを、どのような順序で出力するかを示すシーケンスが含まれてよい。テストモジュール１５０は、当該シーケンスに応じて、それぞれのデータパターンを順番に出力するシーケンサを有してよい。

当該データパターンは、被試験デバイス１０の各ピンに与えるべき論理値を１ビットずつ指定するビット単位パターンであってよく、被試験デバイス１０の各ピンに与えるべき論理値を所定の複数ビットずつ指定する複数ビット単位パターンであってもよい。また、当該データパターンは、被試験デバイス１０の各ピンに与えるべき論理値を、所定の試験機能を実現するために複数サイクルに渡って指定するパケット単位パターンであってもよい。

また、テストモジュール１５０は、被試験デバイス１０から受け取った信号と、期待値とを比較することで、被試験デバイス１０の良否を判定してよい。テストモジュール１５０は、当該期待値についても、被試験デバイス１０に与えるべきパターンと同様の処理で生成してよい。

ここでテストモジュール１５０は、試験実行において、フェイルが生じた場合、試験が開始された場合、および／または試験が終了した場合に、テストコントローラ１３０に対して割り込みを要求する割込パケットを送信してよい。また、テストモジュール１５０は、所定の条件が成立した場合に、次のパターンに処理を進める等の目的で、割込パケットを送信してよい。

テストコントローラ１３０は、テストモジュール１５０から割込パケットの送信の有無を検出して、割り込みパケットの送信がなければステップＳ３２０からＳ３７０のループ処理を続ける（Ｓ３４０）。テストコントローラ１３０内部の受信部２３２は、テストモジュール１５０からの割込パケットを受信した場合、受け取った割込パケットをメモリ書込部２３４に送信する。また、受信部２３２は、受け取った割込パケットまたは割込パケットを受け取ったことを割込通知部２３８に送信する。

メモリ書込部２３４は、メモリ２２０に含まれる複数の記憶領域２２５のうち、指定レジスタ２３６が指定する割込情報を書き込むべき対象記憶領域に、割込情報を書き込む（Ｓ３５０）。また、割込通知部２３８は、受信部２３２が割込パケットを受け取ったことに応じて、プロセッサ２００に割り込みを通知して、メモリ２２０に書き込んだ割込情報をプロセッサ２００に参照させる（Ｓ３６０）。ここで割込通知部２３８は、メモリ書込部２３４の書き込み完了を確認してからプロセッサ２００に割り込みを通知して、割込情報を参照させてよい。

例えば、メモリ書込部２３４は、割込通知部２３８によるプロセッサ２００への割り込みの通知に応じて、指定レジスタ２３６を更新して対象記憶領域を複数の記憶領域２２５のうち他の記憶領域２２５に切り替え、プロセッサ２００は、割込通知部２３８から割り込みを通知された場合に、切替前の対象記憶領域から、割込情報を取得する。これに代えて、メモリ書込部２３４は、受信部２３２からの割込通知と共に対象記憶領域を切り換えてもよく、プロセッサ２００の指示を受けて対象記憶領域を切り換えてもよい。

また、メモリ書込部２３４は、順次受信される複数の割込パケットに含まれる複数の割込情報を、対象記憶領域に順次書き込んでバッファリングさせてよい。また、複数の割込パケットを受信部２３２が受信する場合において、割込通知部２３８は、第１の割込パケットに対する割り込みをプロセッサ２００に通知する前に、受信部２３２が第２の割込パケットを受け取った場合に、第１の割込パケットおよび第２の割込パケットについて併せた割り込みをプロセッサに通知してもよい。

図４は、本実施形態に係る試験装置１００のメモリ２２０に記憶される割込情報の一例を示す。メモリ書込部２３４は、メモリ２２０が有する記憶領域２２５の一例であるｓｅｔ０およびｓｅｔ１に、割込情報を書き込む。本実施例では、記憶領域２２５は、割込パケットを発生させたテストモジュール１５０の番号と、割込の種類と、割込の要因とを割込情報として格納する。

例えば、メモリ書込部２３４は、テストモジュール１５０ｃと、１５０ａと、１５０ｂが順次割込パケットを送信して受信部２３２が受信した場合、対象記憶領域ｓｅｔ０に順次書き込んでバッファリングさせる。また、メモリ書込部２３４は、割込通知部２３８によるプロセッサ２００への割り込みの通知に応じて、指定レジスタ２３６を更新して対象記憶領域ｓｅｔ０を他の記憶領域ｓｅｔ１に切り替えてよい。これに代えて、メモリ書込部２３４は、受信部２３２からの割込通知と共に対象記憶領域を切り換えてもよく、プロセッサ２００の指示を受けて対象記憶領域を切り換えてもよい。

ここで、メモリ書込部２３４は、書き込み先のエントリを示すポインタを有してよい。メモリ書込部２３４は、対象記憶領域ｓｅｔ０内に割込情報をバファリングする場合にポインタの数値をインクリメントしてよい。また、メモリ書込部２３４は、対象記憶領域ｓｅｔ０が他の記憶領域ｓｅｔ１に切り替わったことに応じてポインタの数値をクリアしてよい。また、プロセッサ２００が割込情報を参照したことに応じて、メモリ書込部２３４は、指定レジスタ２３６および／またはポインタの数値をクリアしてよい。

ここで、メモリ書込部２３４は、予め設定された割込情報に合致するか否かに応じて、指定レジスタ２３６を更新して対象記憶領域を切り替えてよい。これによって、割込情報を適切なグループに振り分けることができ、プロセッサ２００は、試験プログラムに応じて適切な割込情報を参照することができる。ここで、プロセッサ２００は、優先度が高い処理の実行中は、割り込みの通知を受けてもそのまま優先度が高い処理を続け、処理が終了もしくは適切な処理量を終了させてから、バッファリングされた割込情報を参照してもよい。

以上の本実施形態に係る試験装置１００によれば、１つ以上のテストモジュール１５０による１つ以上の被試験デバイスに対する複数の試験を、それぞれのテストモジュール１５０から送信される割り込み要求を把握しながらそれぞれ実行させることができる。試験装置１００は、試験プログラムを実行中に、テストモジュール１５０からの割り込み要求を把握できるので、割り込み要求に応じて試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更等を適切に選択して実行することができる。

試験装置１００は、１つ以上のテストモジュール１５０を用いた１つの試験プログラムを、１つのテストコントローラ１３０によって実行開始させ、それぞれのテストモジュール１５０からの割り込み要求に基づいて試験進行を制御してよい。また、試験装置１００は、１つ以上のテストモジュール１５０を用いた１つの試験プログラムを、１つ以上のテストコントローラ１３０によってそれぞれ実行開始させ、それぞれのテストコントローラ１３０がそれぞれ接続されているテストモジュール１５０からの割り込み要求に基づいて試験進行を制御してよい。

即ちこれは、試験単位で構成された１つ以上のテストモジュール１５０の組み合わせを、試験プログラムの実行中にそれぞれ同期を取りながら実行できることに相当する。また、試験装置１００は、それぞれのテストモジュール１５０からのそれぞれの割り込み要求に基づいて、試験の一時停止、中断、別の試験項目の実行、または試験パラメータの変更等多様な試験を実行することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０被試験デバイス、１００試験装置、１１０制御部、１２０ハブ、１３０テストコントローラ、１４０ネットワーク、１５０テストモジュール、２００プロセッサ、２１０チップセット、２２０メモリ、２２５記憶領域、２３０ネットワークインターフェース、２３２受信部、２３４メモリ書込部、２３６指定レジスタ、２３８割込通知部

Claims

被試験デバイスを試験する試験装置であって、
前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストモジュールと、
プロセッサおよびメモリを有し、前記テストモジュールを制御するテストコントローラと、
前記テストモジュールおよび前記テストコントローラの間の通信パケットを転送するネットワークと、
を備え、
前記テストコントローラは、
前記テストモジュールから前記テストコントローラへの割り込みを要求する割込パケットを前記ネットワークを介して受け取る受信部と、
前記割込パケットに含まれる割込情報を前記メモリに書き込むメモリ書込部と、
前記プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込情報を参照させる割込通知部と、
を有する試験装置。
前記受信部が複数の前記割込パケットを受信したことに応じて、前記メモリ書込部は、前記複数の割込パケットに含まれる複数の前記割込情報を、順次前記メモリに書き込む請求項１に記載の試験装置。
前記プロセッサは、前記割込通知部から割り込みを通知された場合に、前記メモリを参照して前記複数の割込情報を取得する請求項２に記載の試験装置。
前記メモリは、前記割込情報を格納する複数の記憶領域を有し、
前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、
前記メモリ書込部は、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え、
前記プロセッサは、前記割込通知部から割り込みを通知された場合に、切替前の前記対象記憶領域から、前記割込情報を取得する
請求項１から３のいずれか１項に記載の試験装置。
前記メモリ書込部は、順次受信される複数の前記割込パケットに含まれる複数の前記割込情報を、前記対象記憶領域に順次書き込んでバッファリングさせる請求項４に記載の試験装置。
前記割込通知部は、第１の前記割込パケットに対する割り込みを前記プロセッサに通知する前に、前記受信部が第２の前記割込パケットを受け取った場合に、前記第１の割込パケットおよび前記第２の割込パケットについて併せた割り込みを前記プロセッサに通知する請求項１から５のいずれか１項に記載の試験装置。
被試験デバイスを試験する試験方法であって、
前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストステップと、
プロセッサおよびメモリを有し、前記テストステップを制御するテストコントロールステップと、
前記テストステップおよび前記テストコントロールステップの間の通信パケットを転送するネットワークステップと、
を備え、
前記テストステップは、
前記テストステップから前記テストコントロールステップへの割り込みを要求する割込パケットを前記ネットワークステップを介して受け取る受信ステップと、
前記割込パケットに含まれる割込情報を前記メモリに書き込むメモリ書込ステップと、
前記プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込情報を参照させる割込通知ステップと、
を有する試験方法。