JP2006003216A - 試験装置及び試験方法 - Google Patents
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Abstract
【解決手段】第1のストローブタイミングにおける出力信号の電圧と第1のしきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、第1の出力パターン列を取得する第1の信号比較器と、第2のストローブタイミングにおける出力信号の電圧と第2のしきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、第2の出力パターン列を取得する第2の信号比較器と、第1の出力パターン列がヘッダパターン列と一致したことを検出するヘッダパターン列検出部と、第1の出力パターン列とヘッダパターン列との一致が検出された場合に、第2の信号比較器により取得された第2の出力パターン列と期待値パターン列との比較結果を出力する期待値比較部とを備える。
【選択図】図1
Description
メインメモリ102は、DUT100の試験プログラムを格納し、試験プログラムを実行した結果DUT100が出力する出力パターンを記録する。メインメモリ102は、命令メモリ104と、複数の試験パターンメモリ106と、複数の期待値パターンメモリ108と、デジタルキャプチャメモリ110とを有する。
Shmooプロットを得るマージン試験において、試験制御部192は、DUT100にヘッダパターン列と同一の出力パターン列と、期待値パターン列と同一の出力パターン列とを出力させる試験を複数回を実行する。より具体的には、試験制御部192は、当該試験の試験プログラムをベクタ生成制御部116により繰返し実行させる。
まず試験装置10は、上記の遅延時間を算出するために、試験制御部192による指示に基づきマージン試験に用いる試験プログラムを実行する。この際、パラメータ変更部194は、DUT100の出力信号を適切に取得できるストローブタイミング及びしきい値電圧をコンパレータ180に設定しておく。
100 DUT
102 メインメモリ
104 命令メモリ
106 試験パターンメモリ
108 期待値パターンメモリ
110 デジタルキャプチャメモリ
112 セントラルパターン制御部
114 パターンリストメモリ
116 ベクタ生成制御部
118 既定パターンメモリ
120 セントラルキャプチャ制御部
122 パターンリザルトメモリ
130 チャネルブロック
140 チャネルパターン生成部
142 シーケンシャルパターン生成部
144 フォーマット制御部
146 シーケンシャルパターン生成部
148 ハント・コンペア部
150 フェイルキャプチャ制御部
152 フェイルキャプチャメモリ
160 タイミング生成部
170 ドライバ
180 コンパレータ
190 テスタ制御装置
192 試験制御部
194 パラメータ変更部
196 遅延時間取得部
200a〜b 電圧比較器
210a〜b 遅延素子
220a〜b FF
230a〜b ハント部
240a〜b アラインメント部
250a〜b コンペア部
260 スイッチ
270 スイッチ
300 ヘッダパターン列
305 比較対象パターン列
310 比較対象パターン列
320 期待値パターン列
330 比較結果
500a〜b 試験パターン列
510a〜b 既定パターン列
520a〜b 比較対象パターン列
530a〜b 期待値パターン列
Claims (10)
- 被試験デバイスの出力端子から出力される出力信号のマージンを試験する試験装置であって、
前記被試験デバイスの前記出力端子から出力される出力パターン列に含まれる出力パターンのそれぞれについて、予め定められた第1のストローブタイミングにおける前記出力信号の電圧と予め定められた第1のしきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、前記出力端子から出力された第1の出力パターン列を取得する第1の信号比較器と、
前記被試験デバイスの前記出力端子から出力される出力パターン列に含まれる出力パターンのそれぞれについて、予め定められた第2のストローブタイミングにおける前記出力信号の電圧と予め定められた第2のしきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、前記出力端子から出力された第2の出力パターン列を取得する第2の信号比較器と、
前記第1の出力パターン列が予め定められたヘッダパターン列と一致したことを検出するヘッダパターン列検出部と、
前記第1の出力パターン列と前記ヘッダパターン列との一致が検出された場合に、前記第2の信号比較器により取得された前記第2の出力パターン列と、前記第2の出力パターン列の期待値パターン列との比較結果を出力する期待値比較部と
を備える試験装置。 - 前記第2のストローブタイミング及び前記第2のしきい値電圧に対応付けて、前記第2の出力パターン列と前記期待値パターン列との比較結果を記憶する比較結果記憶部を更に備える請求項1記載の試験装置。
- 前記被試験デバイスに前記ヘッダパターン列と同一の出力パターン列及び前記期待値パターン列と同一の出力パターン列を出力させる試験を複数回を実行する試験制御部と、
第2の前記試験において、前記第2のストローブタイミング及び前記第2のしきい値電圧の少なくとも一方のパラメータを第1の前記試験と異なる値に変更するパラメータ変更部と
を更に備える請求項1記載の試験装置。 - 前記試験制御部は、複数の前記試験のそれぞれについて前記期待値比較部が出力した前記比較結果に基づいて、前記第2の出力パターン列が前記期待値パターン列と一致する前記第2のストローブタイミング及び前記第2のしきい値電圧の範囲を出力する請求項3記載の試験装置。
- 前記第1のストローブタイミング及び前記第2のストローブタイミングと、前記第1のしきい値電圧及び前記第2のしきい値電圧の少なくとも一方は、互いに異なる値に設定される請求項1記載の試験装置。
- 前記期待値比較部は、前記第1の出力パターン列が前記ヘッダパターン列と一致した場合に、前記第1の出力パターン列を取得してから予め定められたオフセット時間の後に取得した前記第2の出力パターン列と前記期待値パターン列との比較結果を出力する請求項1記載の試験装置。
- 前記ヘッダパターン列と一致されるべき第1の出力パターン列及び前記期待値パターン列と比較されるべき第2の出力パターン列は、前記被試験デバイスの前記出力端子から同一のタイミングで出力される同一のパターン列である請求項1記載の試験装置。
- 被試験デバイスの出力端子から出力される出力信号のマージンを試験する試験装置であって、
前記被試験デバイスの前記出力端子から予め定められたヘッダパターン列を出力させる試験パターン列を前記被試験デバイスへ出力する試験パターン出力部と、
前記被試験デバイスが前記出力端子から出力される出力パターン列に含まれる出力パターンのそれぞれについて、予め定められたストローブタイミングにおける前記出力信号の電圧としきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、前記出力端子から出力された出力パターン列を取得する信号比較器と、
前記第1の信号比較器が取得した第1の前記出力パターン列が前記ヘッダパターン列と一致したことを検出するヘッダパターン列検出部と、
前記試験パターンの出力を開始した後、前記ヘッダパターン列と一致する前記第1の出力パターン列が検出されるまでの遅延時間を取得する遅延時間取得部と、
前記遅延時間が取得された場合に、前記ストローブタイミング及び前記しきい値電圧の少なくとも一方のパラメータを変更するパラメータ変更部と、
前記パラメータ変更部によりパラメータが変更された状態において、前記試験パターン出力部により前記試験パターン列の出力を再度行わせる試験制御部と、
前記試験パターン列の出力を再度開始してから前記遅延時間が経過した時点から予め指定されたオフセット時間の後に前記信号比較器が取得した第2の出力パターン列と、前記第2の出力パターン列の期待値パターン列との比較結果を出力する期待値比較部と
を備える試験装置。 - 被試験デバイスの出力端子から出力される出力信号のマージンを試験装置により試験する試験方法であって、
前記被試験デバイスの前記出力端子から出力される出力パターン列に含まれる出力パターンのそれぞれについて、予め定められた第1のストローブタイミングにおける前記出力信号の電圧と予め定められた第1のしきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、前記出力端子から出力された第1の出力パターン列を取得する第1の信号比較段階と、
前記被試験デバイスの前記出力端子から出力される出力パターン列に含まれる出力パターンのそれぞれについて、予め定められた第2のストローブタイミングにおける前記出力信号の電圧と予め定められた第2のしきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、前記出力端子から出力された第2の出力パターン列を取得する第2の信号比較段階と、
前記第1の出力パターン列が予め定められたヘッダパターン列と一致したことを検出するヘッダパターン列検出段階と、
前記第1の出力パターン列と前記ヘッダパターン列との一致が検出された場合に、前記第2の信号比較段階により取得された前記第2の出力パターン列と、前記第2の出力パターン列の期待値パターン列との比較結果を出力する期待値比較段階と
を備える試験方法。 - 被試験デバイスの出力端子から出力される出力信号のマージンを試験装置により試験する試験方法であって、
前記被試験デバイスの前記出力端子から予め定められたヘッダパターン列を出力させる試験パターン列を前記被試験デバイスへ出力する試験パターン出力段階と、
前記被試験デバイスが前記出力端子から出力される出力パターン列に含まれる出力パターンのそれぞれについて、予め定められたストローブタイミングにおける前記出力信号の電圧としきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、前記出力端子から出力された出力パターン列を取得する信号比較段階と、
前記信号比較段階により取得した第1の前記出力パターン列が前記ヘッダパターン列と一致したことを検出するヘッダパターン列検出段階と、
前記試験パターンの出力を開始した後、前記ヘッダパターン列と一致する前記第1の出力パターン列が検出されるまでの遅延時間を取得する遅延時間取得段階と、
前記遅延時間が取得された場合に、前記ストローブタイミング及び前記しきい値電圧の少なくとも一方のパラメータを変更するパラメータ変更段階と、
前記パラメータ変更段階によりパラメータが変更された状態において、前記試験パターン出力段階により前記試験パターン列の出力を再度行わせる試験制御段階と、
前記試験パターン列の出力を再度開始してから前記遅延時間が経過した時点から予め指定されたオフセット時間の後に前記信号比較段階により取得した第2の出力パターン列と、前記第2の出力パターン列の期待値パターン列との比較結果を出力する期待値比較段階と
を備える試験方法。
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