KR960000721B1 - 반도체 기억장치 - Google Patents

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도루 후루야마
히로유키 노지
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가부시기가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시가이샤
다카다이 마사다카
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 본 발명의 제1실시예에 의한 반도체 기억장치의 일부를 나타낸 회로도.
제2도는 본 발명의 제2실시예에 의한 반도체 기억장치의 일부를 나타낸 회로도.
제3도는 본 발명의 제3실시예에 의한 반도체 기억장치의 일부를 나타낸 회로도.
제4도는 본 발명의 제4실시예에 의한 반도체 기억장치의 일부를 나타낸 회로도.
제5도는 제4도의 반도체 기억장치의 전압스트레스 시험 방법의 일례를 나타낸 타이밍 파형도.
* 도면의 주요부분에 대한 부호의 설명
1~8 : 워드선 구동용 트랜스퍼게이트 15 : 셀트랜지스터
16 : 셀용량
18,19,29~32 : 스트레스 전압인가용패드 22 : 노드
23~28 : MOS트랜지스터
WLOm(m=1,2,3,4) : 제1의 워드선
WLn(n=1,2,3,4) : 제2의 워드선 BL1: 비트선
본 발명은 반도체 기억장치에 관한 것이며, 예컨대 웨이퍼 상태에서의 불량의 스크리닝시에 메모리셀의 트랜지스터 및 워드선상호간의 신뢰성 불량의 요인을 스크리닝하기 위해 통상 사용시보다도 가속하여 전압 스트레스를 걸기 위한 스트레스 인가수단에 관한 것이다.
일반적으로 반도체 디바이스를 제조 출하할 경우, 그 신뢰성을 확보하기 위해, 양품의 디바이스를 열화시키거나 불량품으로되지 않도록 디바이스의 잠재적인 불량을 노출시켜, 결합 디바이스를 제거하는 스크리닝을 한다. 이 스크리닝의 방법으로서 전계 가속과 온도 가속을 동시에 실현할 수 있는 번인(burn-in)이 다용되고 있다, 이 번인은 전압을 실사용전압보다 높게, 온도를 실사용 온도보다 높게 해서 디바이스를 동작시킴으로써, 실사용조건에서의 초기 고장기간 이상의 스트레스를 단시간에 디바이스에 경험시켜서 초기 동작 불량을 일으킬 염려가 있는 디바이스를 출하전에 미리 선별하여 스크리닝한다. 이것에 의해 초기 동작불량을 일으킬 염려가 있는 디바이스를 능률적으로 제거하고 제품의 신뢰성을 높게 할 수 있다.
종래, DRAM의 번인시에는 어드레스 순으로 스캔하여 워드선을 차례로 액세스하는 방법이 사용되고 있다. 이 경우, 워드선에 게이트가 접속된 메모리셀의 트랜스퍼게이트의 트랜지스터(이하, 셀트랜지스터라고함)에 대해서 보면 주변회로의 트랜지스터보다 휠씬 적은 빈도로 전압 스트레인가 인가되게 된다. 예를 들어 4메가 DRAM에 대해서 보면, 워드선은 4096개 있지만 이들중 1사이클에 선택되는 개수는 4개뿐이며, 셀트랜지스터의 시험은 1024사이클을 행함으로써 완료하게 된다. 따라서 셀트랜지스터의 게이트는 주변회로의 트랜지스터에 비해 1024분의 1의 시간밖의 전압스트레인을 받지 않게 되어 최대 전계가 인가되고 있는 실질시간이 짧게 되므로 번인에 장시간을 필요로 한다.
또한, 근래의 DRAM은 메모리셀의 용량의 전극에 전원전압의 절반(Vcc/2)을 인가하는 것이 일반적으로 되어 있다. 이 때문에 용량의 절연막은 막두께가 얇아도 전계면에서 완화되기 때문에 신뢰성상 문제로 되는 일이 적다. 이것에 대해서 셀트랜지스터의 게이트선화막은 셀트랜지스터의 선택시에 승압된 전위(예를 들면 1.5×Vcc 근방)가 인가되므로, 막두께가 두꺼워도 엄한 전계가 가해져서 신뢰성상 문제가 될 가능성이 크다. 그래서 DRAM인 번인시에는 특히 전압 전위가 게이트에 인가되는 셀트랜지스터를 적극적으로 스크리닝의 대상으로 하였으면 한다.
상기한 바와 같이 적극적으로 스크리닝의 대상으로 하고 싶은 셀트랜지스터에 적은 빈도로 밖에 전압 스트레스가 인가되지 않는다고 하는 문제점을 해결하기 위해, 본원 발명자의 한사람에 의해, 스크리닝시에 모든 워드선 또는 통상동작시에 선택되는 개수 이상의 워드선에 일제히 전압 스트레인을 인가할 수 있도록 하고, 셀트랜지스터에 대한 스트레스인가의 효율을 향상할 수 있는 반도체 메모리 장치를 제안되었다(본원 출원인의 출원에 의한 특원평 1-169631호). 이것에 의해, DRAM의 경우, 메모리셀의 트랜스퍼게이트의 스크리닝에 대해서는 불량이 충분히 수속하는 레벨로 되고, 1M의 DRAM이나 4M의 DRAM에 있어서의 불량의 태반을 차지하는 비트불량을 고속으로 수속할 수 있게 되고, 스크리닝이 효율을 현저하게 향상시킬 수 있게 한다.
상기한 바와 같이, 현재 제안중인 반도체 메모리장치에 있어서, 전체워드선에 일제히 스트레스 전압을 인가하면, 물리적으로 인접하는 워드선간에 신뢰성 불량을 야기시키는 요인이 존재할 경우에 그 스크리닝을 할 수 없는 염려가 있다.
본 발명은 상기 사정을 감안하여 이루어진 것으로서, 전압 스트레스시험시에, 선택된 일부의 워드선군에 일제히 소망의 전압 스트레스를 인가함으로써, 스크리닝의 효율을 현저하게 향상시킬 수 있게 되는 동시에 선택 상태의 워드선과 비선택 상태의 워드선에 물리적으로 인접하는 영역에 있어서의 워드선 상호간의 신뢰성 불량의 요인을 스크리닝 할 수 있게 되는 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명의 반도체 기억장치는 스크리닝시의 전압 스트레스 시험시에 전체 워드선을 소정의 기준에 따라 그룹으로 나누어진 복수 그룹중에 임의의 그룹의 워드선군을 동시에 선택하고, 이 선택된 워드선군에 일제히 소망의 전압 스트레스를 인가하는 선택적 스트레스 인가수단을 구비하는데, 상기 각 그룹의 워드선군은 각기 통상 동작시에 선택되는 개수 이상의 워드선을 포함하며, 또한 각각의 배열 영역내에 다른 그룹의 워드선과 물리적으로 인접하는 영역을 복수개 포함하는 것을 특징으로 한다.
스크리닝시의 전압 스트레스 시험시에, 임의의 일부의 그룹의 워드선군을 동시에 선택하여 일제히 소망의 전압 스트레스를 인가하는 조작을 각 그룹에 대해 하도록 복수회 반복함으로써 전체 워드선을 시간적으로 분할하며 스크리닝할 수 있다. 이 경우, 각 그룹의 워드선군은 각기 통상 동작시에 선택되는 개수이상의 워드선을 포함하므로, 종래의 반도체 메모리의 스크리닝시에 어드레스 순으로 스캔하여 워드선을 차례로 액세스하는 방법에 비해, 승압전위가 인가하는 셀트랜지스터의 스크리닝의 효율을 현저하게 향상시킬 수 있게 된다. 또, 각 그룹의 워드선군의 각각의 배열 영역내에 다른 그룹의 워드선과 물리적으로 인접하는 영역을 복수개 포함하므로, 선택 상태의 워드선과 비선택 상태의 워드선이 물리적으로 인접한 상태에서의 스크리닝을 할 수 있게 된다.
이 경우, 규칙적으로 배열되어 있는 워드선의 홀수번째 또는 짝수번째의 임의의 한쪽의 워드선군만동시에 선택하여 일제히 소망의 전압 스트레스를 시간적 2분할 하여 각기 선택 상태의 워드선과 비선택 상태의 워드선이 물리적으로 인접한 상태에서 스크리닝할 수 있게 되어, 스크리닝의 효율이 더욱 향상된다.
그리고, 전부의 그룹의 워드선군을 동시에 선택하여 일제히 소망의 전압 스트레스를 인가했을 경우에는 전체 워드선을 동시에 스크리닝할 수 있다.
이하 도면을 참조하여 본 발명의 실시예를 설명한다.
제1도는 제1실시예에 의한 DRAM의 일부를 나타내고 있다. 여기서, 1~9는 트랜스퍼게이트용의 NMOS트랜지스터, 10~13은 승압배리어용의 MOS트랜지스터, 14는 비트선 프리차지용의 NMOS트랜지스터, 15는 리프레시 동작을 필요로 하는 다이나믹형 메모리셀의 트랜스퍼게이트용의 NMOS트랜지스터(이하, 셀트랜지스터라고 함), 16은 메모리셀의 정보축적용의 캐패시터, 17은 승압용의 MOS캐패시터, 18 및 19는 각기 통상 동작시는 사용되지 않지만, 전압스트레스 시험시에 외부에서 소정의 전압이 인가되는 스트레스 시험용 패드이다. 20 및 21은 워드선 선택회로용의 노어게이트, 22은 상기 스트레스 시험용패드(18)에 이어지는 노드, WLOm(m=1,2,3,4)은 제1의 워드선, WLn(n=1,2,3,4…)은 제2의 워드선, BL은 비트선이다. 또 ψBOOT는 승압신호, ψON은 트랜스퍼게이트(9)를 온구동하기 위한 신호, ψWL은 상기 노드(22)에 있어서의 워드선 구동신호이다.
즉, 스트레스 시험용 패드(18)에 이어지는 노드(22)와 제1의 워드선 WLO m과의 사이에는 1단째의 워드선 구동용의 트랜스퍼게이트(1~4)가 접속되어 있다. 제1의 워드선 WLO1과 제2의 워드선 WLn과의 사이에는 2단째의 워드선 구동용의 트랜스퍼게이트(5~8)가 접속되어 있다. 그리고, 상기 트랜스퍼게이트(1~4)의 게이트와 어드레스 A0~A1를 디코드하는 워드선 선택회로(20)의 출력단과의 사이에는 각기 대응해서 게이트에 전원전위 Vcc가 주어지는 승압 배리어용 트랜지스터(12)가 접속되어 있다. 또, 상기 트랜스퍼게이트(5~8)의 게이트와 어드레스 A2~An을 디코드하는 워드선 선택회로(21)의 출력단과의 사이에는 각기 대응해서 게이트에 전원전위 Vcc가 주어지는 L1에 셀트랜지스터(15)의 게이트가 접속되고, 이 셀트랜지스터(15)의 소스는 기억 캐패시터(16)의 한쪽의 전극에 접속되고, 기억캐패시터(16)의 다른쪽 전극에는 캐패시터 플레이트 전압 VPL이 인가되며, 셀트랜지스터(5)의 드레인은 비트선 BL1에 접속되어 있다. 이 비트선 BL1은 게이트에 비트선 프리차지 신호 ψPRE가 입력하는 프리차지용 트랜지스터(14)를 통해 상기 스트레스 시험용 패드(19)에 접속되어 있다.
그리고, 상기 DRAM의 메모리셀 어레이에 있어서는 복수개의 다이나믹형 메모리셀(15)이 행렬상으로 배치되고, 동일형 메모리셀에 워드선이 접속되며, 동일렬의 메모리셀에 비트선이 접속되어 있다.
이 제1실시예는 번인시의 전압 스트레스 시험시에 전체 워드선을 소정의 기준에 따라 그룹으로 나눈 복수 그룹중의 임의의 그룹의 워드선군을 동시에 선택하고, 이 워드선군에 워드선 구동용 트랜스퍼게이트를 통해 전압 스트레스를 인가하도록 한 예를 나타내고 있다. 본 예에서는 임의의 그룹의 워드선군을 동시에 선택하도록 제어하기 위해, 상기 워드선 선택회로(20),(21)의 입력(또는 출력)을 변경하도록 하고 있다. 또, 전압 스트레스를 인가하기 위해 스트레스 시험용 패드(18)가 사용되고 있다.
그리고 상기 그룹 나누기는 선택한 그룹의 워드선군이 통상 동작시에 선택되는 개수 이상의 워드선을 포함하며, 또한 그 워드선군의 배열 영역내에 다른 그룹의 워드선과 물리적으로 인접하는 영역을 복수개소 포함하도록 한다. 이 물리적으로 인접하는 태양의 구체예로서는 (a) 어떤 그룹의 워드선의 양측에 다른 그룹의 워드선이 존재하는 영역을 최소한 1개 포함한다, (b) 어떤 그룹의 워드선과 다른 그룹의 워드선이 교대로 인접하는 영역을 복수개 포함한다. (c) 워드선군의 배열 영역내의 전영역에 있어서 어떤 그룹의 워드선과 다른 그룹의 워드선이 교대로 인접한다, 등을 들 수 있다.
이 경우, 소망의 그룹 나누기에 따라 워드선 선택을 하는데, 외부로부터의 어드레스신호 입력의 조작만으로 가능하면 간단히 실시할 수 있으므로 편리하다. 그러나 실제의 워드선군의 배열과 어드레스 신호과의 관계나 그룹 나누기의 방법에 따라서는 외부로부터 어드레스 신호입력의 조작만으로 소망의 선택이 불가능한 경우가 있다 이 경우에는 워드선 선택회로(20),(21)의 입력측(또는 출력측이라도 좋다)에 제어회로(도시생략)를 접속하고, 통상 동작시에는 워드선 선택회로의 입력(또는 출력)을 변경하지 않지만, 전압 스트레스 시험시에는 상기한 바와 같은 그룹나누기에 따라서 워드선 선택을 행하도록 제어할 필요가 있다.
다음에 제1도의 DRAM의 동작을 설명한다. 통상 동작시에는 워드선 선택회로(20),(21)에서 어드레스 A0∼An(실제는 각기 상보적인 신호)를 디코드한 워드선 선택신호에 따라 트랜스퍼게이트(1~8)가 선택적으로 온상태로 되도록 구동되어, 워드선이 선택적으로 구동된다.
이때, 비트선 프리차지용 트랜지스터(14)의 일단에는 비트선 프리차지전압 발생회로(도시생략)에서 비트선 프리차지 전압 VBL이 주어진다.
이것에 대해서 상기 DRAM을 예로 들어 웨이퍼상태에서 번인할 때, 동작 전원을 공급해서 DRAM을 동작가능 상태로 하고, 트랜스퍼게이트(1~4)의 모두가 온하도록 어드레스 A0~A1을 진보(眞補) 모두 ″L″레벨톨 제어하고, 트랜스퍼게이트(5~8)도 모두가 온하도록 어드레스 A2~An을 진보 모두 ″L″레벨로 제어하여 전체 워드선을 선택 상태로 하면, 워드선 구동용 트랜스퍼게이트를 통해 전체 워드선에 일제히 스트레스 전압을 인가할 수 있게 된다. 그러나 이 경우에는 물리적으로 인접하는 워드선간에 신뢰성 불량을 야기시키는 요인이 존재했다고 해도 스크리닝할 수 없다.
그래서, 상기한 바와 같이 소정의 기준에 따라서 그룹으로 나누어진 복수 그룹중에 임의의 일부의 그룹의 워드선군을 동시에 선택하고, 이 선택된 워드선에 워드선 구동회로를 통해 일제히 전압 스트레스를 인가한다. 그리고 이와같은 조작을 간 그룹에 대해 행하도록 복수회 반복함으로써, 시간적으로 분할하고 전체 워드선을 시간적으로 분할하여 스크리닝할 수 있게 된다. 이것에 의해 번인의 효율을 현저하게 향상시킬 수 있게 되는 동시에 선택 상태(″H″ 레벨)의 워드선과 비선택 상태(″L″ 레벨)의 워드선이 물리적으로 인접하는 영역에 있어서의 워드선 상호간의 신뢰성불량의 요인을 스크리닝할 수 있게 된다.
이 경우 예를 들어 홀수 어드레스와 짝수 어드레스를 순차적으로 선택하도록 어드레스 A2~An을 제어함으로서, 제2의 워드선 WLn이 물리적으로 인접하는 워드선의 한쪽만을 선택하여 구동한 상태에서 스크리닝을 한 다음에 상기 인접하는 워드선의 다른쪽만을 선택하여 구동한 상태로 스크리닝을 하면, 전체 워드선을 시간적으로 2분할하여 스크리닝할 수 있게 되어 스크리닝을 더욱 효과적으로 할 수 있게 된다.
그리고 상기한 바와 같이 물리적으로 인접하는 선택 상태의 워드선과 비선택상태의 워드선과의 사이의 신뢰성 불량의 요인을 스크리닝할 때, 이 워드선간을 단락하는 가는 배선이 워드선 형성 프로세스로 잔존하고 있다록 해도, 이 가는 배선이 워드선 형성 프로세스로 잔존하고 있다고 해도, 이 가는 잔존 배선에 단락 전류가 흐름으로써 용단되어 버려, 워드선간의 단락 불량을 개선할 수 있게 된다고 하는 효과도 얻어진다.
그런데, 통상은 상기 워드선 전압 승압용의 캐패시터(17)의 용량치 CBOOT는 통상 동작시에 선택되는 워드선을 구사하는데 충분한 것밖에 준비되어 있지 않다. 따라서 이 승압된 전위만으로는 상기한 바와 같이 모든 동작 또는 통상 동작에 선택되는 개수 이상의 워드선을 일제히 구동하는 데는 충분하다. 그리고 상기 실시예의 DRAM에서는 상기 노드(22)에 통상 동작시에 사용되는 일이 없는 스트레스 시험용 패드(18)를 접속하고 있다.
그리고, 외부에서 상기 본딩 패드(18)를 통해 상기 노드(22)에 소망의 전압 스트레스를 DC(직류)적으로 부여함으로써, 선택상태의 워드선을 일제히 즉시 구동시킬 수 있다.
이 경우, 워드선 구동용의 트랜스퍼게이트(1~8)의 게이트는 전위적으로 부유상태이며, 이 노드의 레벨이 리크에 의해 내려가, 노드(22)에 부여한 DC적인 전압 스트레스가 워드선 부분에서 점차 내려갈 염려가 있다. 이 걱정을 피하기위해 노드(22)에 전압 스트레스를 AC(교류)적으로 예를 들어 펄스 전압을 부여하도록 해도 된다.
또, 전압 스트레스 시험시에 상기 비트선에 소망의 전압을 인가 가능한 비트선 전압 인가 수단으로서, 비트선 프리차지용 트랜지스터(14)의 일단측(비트선 프리차지 전원 VBL측)에서 통상 동작시에는 사용되는 일이 없는 스트레스 시험용 패드(19)를 접속하고 있다. 따라서, 이 패드(19)에 소망의 전압을 부여하는 동시에 상기 비트선 프리차지용 트랜지스터(14)를 온상태로 제어함으로써, 선택된 워드선과 비트선과의 사이 즉, 선택된 셀트랜지스터(15)의 게이트와 드레인과의 사이에 소망의 스트레스 전압을 부여할 수 있게 된다. 이 경우, 패드(19)에 전지전압 VSS을 부여함으로써, 선택된 워드선과 비트선과의 사이에 커다란 스트레스 전압을 부여할 수 있게 된다.
상기한 바와 같이 제1실시예의 DRAM에 의하면 임의의 일부의 그룹의 워드선군을 동시에 선택하고, 이 선택된 워드선군에 일제히 소망의 전압 스트레스를 인가할 수 있게 되어, 이와같은 조작을 각 그룹에 대해 행하도록 복수회 반복함으로써, 전체 워드선을 시간적으로 분할하여 스크리닝할 수 있다.
이것에 의해 종래의 DRAM의 번인시에 어드레스 순으로 스캔해서 워드선을 차례로 액세스하는 방법에 비해, 승압 전위가 인가되는 셀트랜지스터의 스크리닝의 효율을 현저하게 향상시킬 수 있게 되는 동시에, 선택 상태의 워드선과 비선택 상태의 워드선의 물리적으로 인접하는 워드선 영역에 있어서의 워드선 상호간의 신뢰성 불량의 요인을 스크리닝할 수 있게 된다. 이 경우, 규칙적으로 배열되어 있는 워드선의 홀수번째 또는 짝수번째의 임의의 한쪽의 워드선군만이 동시에 선택되고, 이 선택된 워드선군에 일제히 소망의 전압 스트레스를 인가하도록 하면, 전체 워드선을 시간적으로 22분할 하여 더욱 향상시킬 수 있게 된다.
제2도는 제2실시에에 의한 DRAM의 일부를 나타낸 것이다. 그리고, 제1의 실시예에 동일 부분에는 동일 부호를 붙여 그 상세한 설명을 생략한다. 여기서, 23~28은 MOS트랜지스터, 29,31,32는 스트레스 시험용 패드, WLoi, WLoj, WLok 및 WLli, WLlj, WLlk는 워드선을 나타내고 있다.
즉, 각 워드선의 타단에는 각기 MOS트랜지스터(23~28)가 접속되어 있다. 이 MOS트랜지스터(23~28)가 접속되어 있다. 이 MOS트랜지스터(23~28)의 게이트는 공통으로 접속되어 있고, 통상동작시에 사용되는 일이 없는 스트레스 시험용 패드(29)에 접속되어 있다. 또, 이 MOS트랜지스터(23~25)의 소스는 공통으로 접속되어 있고, 통상 동작시에 사용되는 일이 없는 스트레스 시험용 패드(31)에 접속되어 있다. 마찬가지로 이 MOS트랜지스터(26~28)의 소스는 공통으로 접속되어 있고, 통상 동작시에 사용되는 일이 없는 스트레스 시험용 패드(32)에 접속되어 있다.
이 제2실시예는 번인시의 전압 스트레스 시험시에, 전체 워드선을 소정의 기준에 따라 그룹으로 나누어진 복수의 그룹중의 임의의 그룹의 워드선 군을 동시에 선택하기 위한 MOS트랜지스터를 워드선의 타단에 접속하고, 이 MOS트랜지스터를 통해 워드선군에 전압 스트레스를 인가하도록 한 예를 나타내고 있다. 본 예에서는 상기 MOS트랜지스터를 온구동하기 위해 스트레스 시험용 패드(29)가 사용되고 있다. 또, 전압 스트레스를 인가하기 위해, 스트레스 시험용 패드(31),(32)가 사용되고 있다. 이 경우, 규칙적으로 배열되어 있는 워드선의 홀수번째 또는 짝수번째의 한쪽의 워드선군이 MOS트랜지스터군을 통해 한 쪽의 스트레스 시험용 패드(31)에 접속되며, 다른쪽 워드선군의 MOS트랜지스터을 통해 다른쪽의 스트레스 시험용 패드(32)에 접속되어 있다. 이것에 의해 전체 워드선이 2개의 그룹으로 나누어져 있다.
다음에 제2도의 DRAM의 동작을 설명한다. 통상 동작시에는 워드선 선택회로(도시생략)에서 어드레스 신호를 디코드한 워드선 석택 신호에 따라서 워드선 구동용의 트랜스퍼게이트(도시 생략)가 선택적으로 온 상태로 되도록 구동되고, 워드선이 선택적으로 구동된다. 이때, MOS트랜지스터(23~28)는 오프상태로 제어해 둔다.
이것에 대해, 상기 DRAM을 예를 들어 웨이퍼 상태로 번인할 때, DRAM에 동작 전원을 주지 않는 상태로 하고, 패드(31) 및 (32)에 동시에 소망의 스트레스 전압 VST를 부여하고, 패드(29)에는 VST+Vth(MOS트랜지스터(23~28)의 드레스홀드전압).이상의 게이트 전압 VG을 부여하여 MOS트래지스터(23~28)을 온시킴으로써, 전체 워드선과 반도체 기판과의 사이에 일제히 스트레스 전압을 인가할 수 있게 된다. 그러나, 이 경우에는 물리적으로 인접하는 워드선간에 신뢰성 불량을 야기시킬 요인이 존재한다고 해도 스크리닝할 수 없다.
그래서, 상기한 바와 같이 2그룹으로 나누어진 것중의 한쪽 그룹의 워드선군을 동시에 선택하고, 이 선택된 워드선에 MOS트랜지스터를 통해 일제히 스트레스전압을 인가한다. 즉, 예를 들어 패드(31)에 소망의 스트레스 전압 VST1을 부여하고, 패드(29)에는 VST1+Vth(MOS트랜지스터 23~28의 드레인 홀드 전압.)이상의 게이트 전압 VG을 인가하여 MOS트랜지스터(23~25)을 온구동함으로써 이 MOS트랜지스터(23~25)를 통해 한쪽 그룹의 워드선 WLoi,WLoj,WLok... 군만을 동시에 선택해서 일제히 소망의 전압 스트레스를 인가할 수 있게 된다. 이때, 패드(32)에는 최소한 상기 스트레스 전압 VST1보다 낮은 전압을 인가한다. 다음에 1번에는 패드(32)에 스트레스 전압 VST2(=VST1)을 부여하고, 패드(29)에는 게이트 전압 VG를 부여하고 MOS트랜지스터(26~28)를 온구동함으로써, 이 MOS트랜지스터(26~28)를 통해 다른쪽 그룹의 워드선 WL1i,WLij,WLik... 군만을 동시에 선택해서 일제히 소망의 전압 스트레스를 인가할 수 있게 된다. 이때, 패드(31)에는 최소한 스트레스 전압 VST2보다 낮은 전압을 인가한다. 이와같은 조작에 의해, 전체 워드선을 시간적으로 2분할하여 효율적으로 스크리닝할 수 있게 되어, 번인의 효율을 현저하게 향상시킬 수 있게 되는 동시에 선택 상태(″H″레벨)의 워드선과 비선택 상태(″L″레벨)의 워드선이 물리적으로 인접하는 영역에 있어서의 워드선 상호간의 신뢰성 불량의 요인을 스크리닝할 수 있게 된다. 즉 한쪽그룹의 워드선의 WLoi,WLoj,WLok와, 다른쪽 그룹의 워드선의 WLli,WLlj,WLlk가 각각의 워드선군의 배열 영역내의 전영역에 있어서, 교대로 물리적으로 인접하도록 구성했을 때, 2개의 그룹의 워드선간에 전압스트레스를 인가할 수 있으므로, 워드선간에 존재하는 신뢰성 불량의 요인을 스크리닝할 수 있다.
또, 게이트 전압 인가용의 패드(29)에는 VG, 스트레스 전압 인가용의 패드(31) 및 (32)에는 VST1 및 VST2가 인가되지만, 각 MOS트랜지스터(23~28)의 게이트에는 통상의 워드선의 구동회로의 트랜스퍼게이트와 동등한 전압이 인가되므로 그 게이트가 신뢰성상 문제가 되는 일은 없다.
상기 제2실시예의 DRAM에 있어서도, 제1실시예의 DRAM과 같이, 비트선에도 소망의 스트레스 전압을 부여할 수 있으며, 상기 제1실시예의 DRAM과 같은 효과가 얻어진다.
제3도는 제3실시예에 의한 DRAM의 일부를 나타내고 있으며, 제2실시예에 의한 DRAM에 비해, MOS트랜지스터(23~25),(26~28)의 각 소스를 패드(31)에 공통으로 접속하고, MOS트랜지스터(23~25)의 각 게이트를 패드(29)에 공통으로 접속하고, MOS트랜지스터(26~28)의 각 게이트를 패드(30)에 공통으로 접속하도록 변경한 것이며, 기타는 제2실시예와 동일하므로 동일 부호를 붙여 그 상세한 설명을 생략한다.
제3도의 DRAM의 동작은 기본적으로는 제2도의 DRAM과 같지만, 번인시의 동작이 약간 다르다. 즉, 패드(31)에 스트레스 전압 VST을 부여하고, 패드(29)에는 VST+Tth 이상의 게이트 전압 VG1, 패드(30)에는 VST+Vth 이상의 게이트 전압 VG2을 부여하여 MOS트랜지스터(23~28)을 온시킴으로써, 모든 워드선에 소망의 전압 스트레스를 가할 수 있다.
그러나, 이 경우에는 물리적으로 인접하는 워드선간에 신뢰성 불량을 일으킬 요인이 존재할 때, 스크리닝 할 수 없다. 그래서, 패드(31)에 스트레스 전압 VST을 주고, 패드(29)에는 게이트 전압 VG1을 주어 MOS트랜지스터(23~25)을 온시킴으로써, 이 MOS트랜지스터(23~25)를 통해 패드(31)에 접속되어 있는 한쪽 그룹의 워드선 WLoi,WLoj,WLok…군에 소망의 전압 스트레스를 가한다. 이때, 패드(30)에 최소한 상기 전압(VST+Vth1)보다 낮은 전압을 인가하여, MOS트랜지스터(26~28)를 오프 상태로 시킨다. 다음에 패드(31)에 스트레스 전압 VST를 부여하고, 패드(30)에는 게이트 전압 VG2를 부여하여 MOS트랜지스터(26~28)를 통해 패드(31)에 접속되어 있는 다른쪽 그룹의 워드선 WLli,WLlj,WLlk…군에 전압 스트레스를 가한다.
이때, 패드(29)에 최소한 상기 전압(VST+Vth1)보다 낮은 전압을 인가하고, MOS트랜지스터(23~25)는 오프 상태로 시킨다. 즉 워드선 WLoj,WLoj, WLok…와, 워드선의 WLli,WLlj,WLlk가 물리적으로 인접하도록 구성했을때, 두 그룹의 각 워드선간에 전압 스트레스를 인가할 수 있으며, 워드선간에 존재하는 신뢰성 불량의 요인을 스크리닝 할 수 있다.
또, 게이트 전압 인가용 패드(29) 및 (30)에는 VG1 및 VG2, 스트레스 전압 인가용의 패드(31)에는 VST가 인가되지만 각 MOS트랜지스터(23~28)의 게이트에는 통상의 워드선의 구동회로의 트랜스퍼게이트와 동등한 전압이 인가되므로 그 게이트가 신뢰성상 문제가 되는 일은 없다.
상기 제3실시예의 DRAM에 있어서도 제1실시예의 DRAM과 같이, 비트선에도 소망의 스트레스 전압을 부여할 수 있으며, 상기 제2실시예의 DRAM과 같은 효과가 얻어진다.
제4도는 제4실시예에 의한 DRAM의 일부를 나타내고 있지만, 제2실시예에 의한 DRAM에 비해, MOS트랜지스터(23~25)의 각 게이트를 패드(29)에 공통으로 접속하고, MOS트랜지스터(23~25)의 각 소스를 패드(31)에 공통으로 접속하며, MOS트랜지스터(26~28)의 각 게이트를 패드(30)에 공통으로 접속하여, MOS트랜지스터(26~28)의 각 소스를 패드(32)에 접속하도록 변경한 것이며, 기타는 제2실시예와 동일하므로 동일 부호를 붙여 그 상세한 설명를 생략한다.
제4도의 DRAM의 동작은 기본적으로는 제2도의 DRAM과 같지만, 번인시의 동작이 약간 다르다. 즉, 패드(31) 및 (32)에 대응하여 스트레스 전압 VST1 및 VST2를 동시에 부여하고, 패드(29)에는 VST+VtH 이상의 게이트 전압 VG1, 패드(30)에는 VST2+Vth 이상의 게이트 전압 VG2를 동시에 부여하여 MOS트랜지스터(23~28)을 온시킴으로써 모든 워드선에 소망의 전압 스트레스를 가할 수 있게 된다. 그러나 이 경우에는 물리적으로 인접하는 워드선간에 신뢰성 불량을 일으키는 요인이 존재할때, 스크리닝 할 수 없다. 그래서, 패드(31)에 스트레스 전압 VST1을 부여하고, 패드(29)에는 게이트 전압 VG1을 부여하여 MOS트랜지스터(23~25)를 통해 패드(31)에 접속되어 있는 한쪽이 그룹의 워드선 WLoi,WLoj,WLok…군에 소망의 전압 스트레스를 가한다. 이때, 패드(30) 및 (31)에는 각기 최소한 VST1 보다 낮은 전압을 인가한다. 다음에 이번에는 패드(32)에 스트레스 전압 VST2를 부여하고, 패드(30)에는 게이트 전압 VG2를 부여하고 MOS트랜지스터(26~28)를 온시킴으로써, 이 MOS트랜지스터(26~28)를 온시킴으로써, 이 MOS트랜지스터(26~28)를 통해 패드(32)에 접속되어 있는 다른쪽 그룹의 워드선 WLli,WLlj,WLlk…군에 전압 스트레스를 가한다. 이때, 패드(29) 및 (31)은 각기 최소한 VST2 보다도 낮은 전압을 인가한다.
즉, 워드선 WLoi,WLoj,WLok…와, 워드선의 WLLi,WLlj,WLlk…가 물리적으로 인접하도록 구성했을 때, 두 그룹의 각 워어드간에 전압 스트레스를 인가할 수 있으며, 워드선간에 존재하는 신뢰성 불량의 요인을 스크리닝 할 수 있다.
또, 게이트 전압 인가용의 패드(29) 및 (30)에는 VG1 및 VG2, 스트레스 전압 인가용의 패드(31) 및 (32)에는 VST1 및 VST2가 인가되지만, 각 MOS트랜지스터(23~28)의 게이트는 통상의 워드선의 구동회로의 트랜스퍼 게이트와 동등한 전압이 인가되므로 그 게이트가 신뢰성상 문제로 되는 일은 없다.
상기 제4실시예의 DRAM에 있어서도, 제1실시예의 DRAM과 같이, 비트선에도 소망의 스트레스 전압을 줄 수 있으며, 상기한 제2실시예, 제3실시예의 DRAM과 같은 효과가 얻어진다.
그리고, 상기 제2~4의 실시예서는 전압 스트레스를 AC적(펄스적)으로나, 또는 DC적으로도 인가할 수 있다. 시간적 효율좋게 가속한다고 하는 관점에서는 DC적인 것이 바람직하며, 또 간단하다. 또, MOS트랜지스터(23~28)의 치수를 어떤 워드선의 스트레스 인가에 의해 셀트랜지스터의 게이트 산화막의 파괴가 일어나, 리크에 의해 워드선 레벨이 저하해도 다른 워드선에 인가하는 전압 스트레스에 영향이 없는 범위로 설치하는 것이 바람직하다. 이와같이 하면, 셀트랜지스터의 1개소의 게이트 파괴에 의해, 다른 게이트의 전계 가속을 할 수 없게 된다는 사태를 회피할 수 있다.
또, MOS트랜지스터(23~28)이 소스영역에 저농도의 불순물 확산층(N형)을 사용함으로써, 고내압화를 도모하도록 해도 된다.
또, MOS트랜지스터(23~28)의 게이트 산화막의 파괴가 걱정이 되면, 제5도에 나타낸 바와 같은 방법으로 스크리닝할 수도 있다. 패드(29)에 예를 들어 전원전압 Vcc를 인가하고, 다음에 패드(31)에 스트레스 전압 VST1으로서 전압 VST을 인가한다. 이 단계에서 한쪽 그룹의 워드선 WLoi,WLoj, WLok…군(예를 들면 홀수어드레스의 워드선)의 전위가 Vcc-Vth까지 상승하는 것을 기다린다. 이 다음, 상기 패드(29)에 게이트 전압 VG1으로서 VST+Vth 이상을 인가한다. 이와같이 하면 MOS트랜지스터(23~25)의 게이트 산화막에 VST+Vth 이상의 게이트 전압 VG1이 직접 인가되는 것을 방지할 수 있다. 마찬가지로 패드(30)에 예를 들어 전원전압 Vcc를 인가하고, 다음에 패드(32)에 스트레스 전압 VST2로서 전압 VST을 인가한다. 이 단계에서 다른쪽 그룹의 워드선 WLli,WLlj,WLlk…군(예를 들면 짝수어드레스의 워드선)의 전위가 Vcc-VtH까지 상승하는 것을 기다린다. 이 다음, 상기 패드(30)에 게이트 전압 VG2로서 VST-Vth 이상을 인가한다. 이와같이 하면, MOS트랜지스터(26~28)의 게이트 산화막 VST-Vth 이상의 게이트 전압 VG2이 직접 인가되는 것을 방지할 수 있다.
그리고, 상기 각 실시예에 있어서, 전압 스트레스 시험시에 상기 비트선에 소망의 전압을 인가 가능한 비트선 전압 인가수단으로써 스트레스 시험용 패드(19)를 사용했지만, 이 패드(19)를 생략하고, 통상은 비트선 쌍간에 접속되어 있는 리스토어용의 래치형의 P채널형 센스앰프를 구성하는 PMOS트랜지스터의 기판(N웰)의 전위(통상 동작시에는 전원전위 Vcc에 접속되어 있다.)를 전압 스트레스 시험시에 접지전압 Vss으로 하도록 해도 된다. 이것에 의해 상기 비트선에 접속되어 있는 PMOS트랜지스터의 드레인과 상기 기판과의 PN 접합이 순바이어스 되고, 이 PN 접합의 순바이어스에 의해 결정되는 빌트인포텐셜 ψB에 의해, 비트선 전위는 접지전압 Vss보다 약간 뜬 상태로 되므로, 선택된 셀트랜지스터의 게이트와 드레인과의 사이에 커다란 스트레스 전압을 부여할 수 있게 된다.
또, 상기 패드(19)를 생략했을 경우에는 통상 동작시에는 상기 비트선에 전원전압 Vcc와 접지전위 Vss와의 중간의 전위(통상, Vcc/2)를 인가하는 비트선 프리차지 전압발생회로의 출력을, 전압 스트레스 시험시에 접지전위 Vss에 떨어뜨리도록 제어하는 회로를 부가하고, 이 회로를 전압 스트레스 시험시에 동작시키도록 해도 된다.
또, 전압 스트레스 시험시에는 DRAM에 동작 전원을 공급하지 않는 상태(즉, Vcc 전원노드와 Vss 전원노드와의 사이에 DRAM이 동작하는데, 필요한 전위차가 주어지고 있지 않은 상태)로 해서 웨이퍼 전체를 균일한 레벨로 고정함으로써, 비트선 전위가 접지전압 Vss으로 되도록 해도 된다.
또, 물리적으로 인접하는 워드선간에 예를 들어 스택형 용량의 하부전극(전하 축전전극)이 존재하고, 워드선의 일부가 전하 축적 노드와 대향하는 구조를 채용한 DRAM에 본 발명을 적용했을 경우에는 전압 스트레스 시험시에는 DRAM에 동작 전원을 공급하지 않는 상태로 하여 전하 축적 노드가 접지전압 Vss로 되도록 하여 워드선에 스트레스 전압을 인가함으로써, 워드선과 전하 축적 노드와의 사이에 내재하는 신뢰성 불량의 요인을 스크리닝할 수 있다.
또, 상기 각 실시예에 있어서는 통상 동작시에 사용하는 일이 없는 패드에서 소정의 전압을 인가했지만 통상 동작 모드가 스트레스 시험 모드로 패드의 역학을 전환하는 수단을 설치함으로써, 통상 동작시에 사용하는 패드로 겸용할 수도 있다.
그리고 상기 각 실시예에 있어서, 스트레스 시험용 패드로서는 본딩 패드로로 좋지만, 이것에 한정되지 않으며 DRAM을 웨이퍼 상태채로 번인할 경우에는 테이터의 프로브카드의 촉침에 접촉해서 스트레스 시험용 전압을 인가가능한 구조이면 되고, 웨이퍼에서 DRAM 칩을 분리한 다음에 패키징한 상태에서 번인을 할 경우에는 패키징 시에 칩외부의 배선과 접속 가능한 구조이면 된다.
또, 상기 DRAM을 웨이퍼 상태로 번인할 경우에는 스트레스 시험용 패드를 각 칩마다 설치해 두어도 되지만, 상기 패드를 복수개의 칩으로 공용하고, 이 공용 패드와 복수개의 칩과의 사이를 접속하기 위한 배선을 웨이퍼의 예를 다이싱 라인 영역 상에 형성하도록 해도 된다.
여기서, 상기 DRAM을 웨이퍼 상태로 번인할 경우의 이점을 기술한다.
상기 각 실시예에서 설명한 것처럼, 번인의 효율이 현저하게 향상되고, 번인에 요하는 시간을 현저하게 단출할 수 있는 것이며, 웨이퍼 상태채로 복수개의 DRAM 칩에 대해 동시에 번인을 함으로써, 고온사양의 프로버와 프로브카드를 사용하여 전압 스트레스를 인가할 수 있게 되고, 웨이퍼 프로세스 직후의 다이소트앞이나 뒤에 간편히 번인할 수 있게 된다. 따라서, 현재 행해지고 있는 것처럼 어셈블리가 끝나고 패키지에 수납된 최종 제품의 형태에서의 장시간의 번인이 필요없게 되는, 또는 그 시간을 대폭 단축할 수 있게 된다. 바꾸어 말하면, 번인장치를 대규모로 축소할 수 있고, 번인장치의 설비투자와 그 설치장소 및 테스트시간을 절약하고, 반도체 집적회로의 제조코스트의 대폭적인 저감을 도모할 수 있다. 물론 웨이퍼 상태로 전기적, 열적인 스트레스를 걸 수 있는 신규의 번인장치는 필요해지지만, 이 장치는 종래의 번인장치 보다도 휠씬 간편하고 또한 소형으로도 되며, 스페이스 절약도 가능해진다. 또, 웨이퍼 단계에서 불량품으로 된 것을 불량으로서 처리할 수 있는 것은, 종래의 어셈블리된 단계에서 번인하는 방법에 있어서는 어셈블리까지 나아가서 제조비가 많이든 단계에서 불량품으로 된 것을 불량으로 처리하지 않으면 안되며, 다이소트시에 불량으로서 처리되는 불량칩과 비교하여 현저하게 손실이 크다고 하는 문제를 해결할 수 있다. 또 다이소트 테스트와 별도로, 일정시간 스트레스를 인가하는 과정을 삽입하여 약한 트랜지스터를 미리 산출해낸 다음에 다이소트를 하도록 하면, 다이소트중에는 스트레스를 인가하지 않아도 되며, 테스트를 멈출 필요가 없어져서, 설비의 유효한 활용을 도모할 수 있다. 또한 용장 회로를 구비한 DRAM의 경우는 웨이퍼 상태에서의 번인을 다이소트전에 하면, 종래의 불량품으로 되어 있던 번인에서의 스크리닝분을 구제할 수 있게 되어, 칩의 수율 향상을 기대할 수 있고, 공정의 뒷부분에서의 불량을 삭감할 수 있다고 하는 면에서도 대폭적인 원가절감의 효과를 기대할 수 있다.
그리고, 상기한 바와 같은 전압 스트레스 시험을 위한 스트레스 전압이나 게이트 전압의 공급 방법으로서는 상기 실시예와 같이 웨이퍼 상태일 때에 전용의 패드에 직접 외부에서 입력하는 방법, 웨이퍼 상태일 때에 웨이퍼 상의 시험전용 배선을 통해 외부에서 입력하는 방법외에 패키징 후에 통상 동작시에 사용되지 않는 전용단자를 통해 외부에서 입력하는 방법이 있다.
또, 상기 각 실시예는 리프레시 동작을 필요로 하는 DRAM을 나타냈지만, 본 발명은 DRAM에 한정되지 않으며, 메모리셀에 플립플롭을 사용한 스태틱 RAM 이든가 그밖의 각종 메모리 집적회로, 메모리 혼재 집적회로 등에도 적용할 수 있다.
그리고 상기 실시예에서는 번인시의 전압 스트레스 시험을 예로 들어 설명했지만, 본 발명은 온도 가속에 관계없이 전압 스트레스 시험을 할 경우에서 유효하다는 것을 물론이다.
상술한 바와 같이 본 발명에 의하면, 전압 스트레스 시험에서, 선택된 일부의 워드선군에 일제히 소망의 전압 스트레스를 인가함으로써, 불량의 스크리닝의 효과를 현저하게 향상시킬 수 있게 되는 동시에, 선택상태의 워드선과 비선택 상태의 워드선이 물리적으로 인접하는 영역에 있어서의 워드선 상호간의 신뢰성 불량의 원인을 스크리닝 할 수 있게 되는 반도체 기억장치를 제공할 수 있다.

Claims (10)

  1. 행렬 형상으로 배치된 복수개의 메모리셀(15)과, 동일행의 메모리셀에 접속되는 워드선(WL1~WL4,WLoi~WLok,WLLi~WLlk)과, 동일렬의 메모리셀에 접속되는 비트선(BL1)과, 상기 워드선의 일단에 접속되는 워드선 구동회로(1~8)와, 어드레스 신호에 따라서 상기 워드선 구동회로를 구동제어하는 워드선 선택회로(20,21)와, 전압 스트레스 시험시에 전체 워드선을 소정의 기준에 따라 그룹으로 나눈 복수의 그룹중의 임의의 그룹의 워드선군을 동시에 선택하고, 이 선택된 워드선군에 일제히 소망의 전압 스트레스를 인가하는 선택적 스트레스 인가수단을 구비하며, 상기 각 그룹의 워드선군은 각기 통상 동작시에 선택되는 개수이상의 워드선을 포함하며, 또한, 각각의 배열 영역내에는 다른 그룹의 워드선과 물리적으로 인접하는 영역을 복수개 포함하는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 각 그룹의 워드선군의 배열 영역내에 어떤 그룹의 워드선 양측에 다른 그룹의 워드선이 존재하는 영역을 최소한 1개 포함하는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 각 그룹의 워드선군의 배열 영역내에 어떤 그룹의 워드선과 다른 그룹의 워드선이 교대로 인접하는 영역을 복수개 포함하는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 전체 워드선을 워드선의 배열에 있어서의 홀수번째의 워드선군(WLoi~WLok)과 짝수 번째의 워드선군(WLli~WLlk)으로 그룹 나누기 하는 것을 상기 소정의 기준으로 한 것을 특징으로 하는 반도체 기억장치.
  5. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 선택된 스트레스 인가수단은 각 워드선의 타단에 각 드레인이 접속된 복수개의 MOS트랜지스터(23~28)와, 이 각 MOS트랜지스터와 각 게이트에 공통으로 접속된 게이트 전압 인가용의 제1의 패드(29)와, 상기 각 워드선을 물리적으로 인접하는 워드선이 서로 다른 그룹에 속하도록 그룹으로 나눈 복수 그룹에 대응해서 복수개 설치하며, 각 그룹의 워드선군에 대응하는 상기 MOS트랜지스터군의 각 소스에 공통으로 접속된 스트레스 전압 인가용의 제2의 패드(31,32)를 구비한 것을 특징으로 하는 반도체 기억장치.
  6. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 선택된 스트레스 인가수단은 각 워드선의 타단에 각 드레인이 접속된 복수개의 MOS트랜지스터(23~28)와, 상기 각 워드선을 물리적으로 인접하는 워드선이 서로 다른 그룹에 속하도록 그룹나누기 한 복수 그룹에 대응하여 복수개 설치되며, 각 그룹의 워드선군에 대응하는 상기 MOS트랜지스터군의 각 게이트에 공통으로 접속된 스트레스 전압 인가용의 제1의 패드(29,30)와, 상기 각 MOS트랜지스터의 각 소스에 공통으로 접속된 스트레스 전압 인가용의 제2의 패드(31)를 구비한 것을 특징으로 하는 반도체 기억장치.
  7. 제1항 내지 4항중 어느 한 항에 있어서, 상기 선택된 스트레스 인가수단은, 각 워드선의 타단에 각 드레인이 접속된 복수개의 MOS트랜지스터(23~28)와, 상기 각 워드선을 물리적으로 인접하는 워드선이 서로 다른 그룹에 속하도록 그룹나누기 한 복수 그룹에 대응해서 복수개 설치하며, 각 그룹의 워드선군에 대응하는 상기 MOS트랜지스터군의 각 게이트에 공통으로 접속된 게이트 전압 인가용의 제1의 패드(29,30)와, 복수 그룹에 대응하여 복수개 설치되며, 각 그룹의 워드선군에 대응하는 상기 MOS트랜지스터군의 소스에 공통으로 접속된 스트레스 전압 인가용의 제2의 패드(31,32)를 구비한 것을 특징으로 하는 반도체 기억장치.
  8. 제1항 내지 4항중 어느 한 항에 있어서, 상기 선택된 스트레스 인가수단은 상기 워드선 선택회로의 입력 또는 출력을 제어하는 제어수단과, 상기 워드선 구동회로를 통해 상기 워드선에 전압 스트레스를 인가하기 위한 스트레스 인가수단(18)을 구비한 것을 특징으로 하는 반도체 기억장치.
  9. 제1항 내지 제4항중 어느 한 항에 있어서, 전압 스트레스 시험시에 상기 비트선에 소망의 전압이 인가가능한 비트선 전압 인가수단(19)를 구비한 것을 특징으로 하는 반도체 기억장치.
  10. 제9항에 있어서, 상기 비트선 전압 인가수단은 통상 동작시에는 상기 비트선에 전원전위와 접지전위와의 중간의 전위를 출력하고, 전압 스트레스 시험시에는 상기 비트선에 접지전위를 출력하는 회로인 것을 특징으로 하 는 반도체 기억장치.
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