CN1705075A

CN1705075A - 具有测试电路之半导体晶圆及制造方法

Info

Publication number: CN1705075A
Application number: CN 200410046002
Authority: CN
Inventors: 陈维忠; 张咏青; 黄照兴; 方振宇; 余建朋
Original assignee: Advanced Analog Technology Inc
Current assignee: Advanced Analog Technology Inc
Priority date: 2004-05-31
Filing date: 2004-05-31
Publication date: 2005-12-07

Abstract

具有测试电路的半导体晶圆及其制造方法，本发明揭示一种半导体晶圆，包括：一晶圆主体；复数个芯片，其间隔且对齐地形成于该晶圆主体之上，每两个芯片间之区域定义为一切割道，其中至少一该等芯片系为具有一端子垫之受测试芯片，用于藉由一测量工具来测量该受测试芯片之电压；以及一测试电路，其具有一输出端与一输入端，该输入端与该受测试芯片之内部电路电延伸而连接。该测试电路之输出阻抗系相对小于该测量工具之阻抗，使得将该测量工具之测试端子分别电指向该受测试芯片以及该测试电路之输出端时，使该受测试芯片之电压受到精确测量。

Description

具有测试电路之半导体晶圆及制造方法

技术领域

本法明系与半导体有关，尤指一种具有测试电路之半导体晶圆之芯片(die)。

背景技术

传统半导体晶圆包括一晶圆主体与在该晶圆主体上间隔形成的复数个芯片，每两个芯片间之一区域定义为一切割道(scribe line)。而每一该等芯片(die，亦称为chip)为硅基板所组成的一集成电路。

在将每一该等芯片切割成一单一组件之前，必须执行一晶圆测试，以确保每一该等芯片系在一最佳条件下发挥作用。一般而言，每一该等芯片包括在该芯片内部间隔形成的复数个焊垫(bond pad)与复数个端子垫(terminal pad)，其中该等端子垫可为测试垫(test pad)，用于经由诸如探针卡等测量工具来测量该芯片的参考电压。该等端子垫亦可为剪切垫(trim pad)以调整该芯片的参考电压及其它功能。

因而，该芯片系通常应用于一可携式电子装置，如个人数字助理(personal digital assistant；PDA)或行动电话的一集成电路(integrated circuit；IC)。其中，此可携式电子装置系藉由电池来供电。因此，该芯片之电使用为决定该可携式电子装置之功率使用的主要因素之一。换言之，对应于整体电子装置之操作电流应该要比较小。因此如何精确测量该可携式电子装置之芯片的电压十分重要。

然而在测量该芯片之参考电压时，与该参考电压对应的电流系相对较小，以致该芯片之输出阻抗会相对较大。因此，在使用探针卡作为测量工具来测量该芯片之电压时，该探针卡之寄生阻抗(parasitic impedance)实质上会影响该芯片的实际阻抗。换言之，当电流相对较小时，该半导体晶圆的电压测量会不精确。

发明内容

本发明的目的系提供一种半导体晶圆，包括一测试电路，该测试电路系与该半导体之端子垫电连接，以精确测量其电压。

本发明的另一目的系提供一种半导体晶圆，其中该测试电路之一输出阻抗系相对小于作为测量工具之该探针卡的阻抗，以便在测量过程中使探针卡之寄生阻抗的影响最小。

本发明的另一目的系提供一种半导体晶圆，其中该测试电路之一输入阻抗系相对大于该芯片之输出阻抗，以使该芯片之电压测量的影响最小化。

本发明的另一目的系提供一种半导体晶圆，其中该测试电路系印刷在该半导体晶圆之切割道上，以便在沿该切割道将芯片从该半导体晶圆切除之后，可将测试电路从该芯片移除。换言之，当将芯片装载至该电子装置内部后，由于测试电路已经从芯片移除，故测试电路不再使用该芯片之电能。

本发明的另一目的系提供一种于该半导体晶圆之上具有一测试电路的制造方法。其中，该测试电路可容易地印刷于该半导体晶圆之切割道上与该芯片电连接。因此，藉由并入该测试电路，可精确测量该芯片之电压。

本发明的另一目的系提供一种半导体晶圆，其中该测试电路系一形成于该半导体晶圆之上的简单电路，如一运算放大器，以便在并入该测试电路时，该半导体晶圆的制造成本不会大幅增加。

为实现上述目的，本发明提供一种半导体晶圆，其包括：

一晶圆主体；

复数个芯片，其间隔且对齐地形成于该晶圆主体之上，每两个芯片间之一区域定义为一切割道，其中至少一该等芯片包含一端子垫以形成一受测试芯片，用于测量该受测试芯片之一电压；

一测试电路，其系提供于该晶圆主体之上，与该受测试芯片电连接，该测试电路具有一输出端与一输入端，该输入端系与该受测试芯片之内部电路电延伸连接，其中该测试电路之该输入端之一输入阻抗系相对大于该受测试芯片之一输出阻抗；

因而，该测试电路之一输出阻抗会相对小于一测量工具之一阻抗，以便藉由使该测量工具之测试端子分别电指向该受测试芯片以及该测试电路之输出端，而使该测量工具适合精确测量该受测试芯片之电压。

具有测试电路之半导体晶圆及制造方法方法，所述方法包括下列步骤：

(a)于一具有至少该芯片作为一受测试芯片而形成于其上的半导体晶圆上形成一测试电路，其中，该测试电路具有从该受测试芯片处电延伸的一输出端与一输入端，其中，该测试电路之一输出阻抗系相对小于该探针卡之一寄生阻抗；

(b)使该探针卡之测试端子分别电指向该受测试芯片以及该测试电路之该输出端，来精确测量该受测试芯片之该电压。

附图说明

图1为本案具有一可移除测试电路之半导体晶圆之较佳具体实施例示意图。

图2系为本案之该芯片与该半导体晶圆之测试电路电连接之上述较佳具体实施例示意图。

具体实施方法

本案得藉由以下列图标与详细说明，以便深入之了解。

请参阅图1及图2，说明本案较佳具体实施例之一半导体晶圆。其中，该半导体晶圆包括一晶圆主体10以及间隔并对齐地形成于晶圆主体10之上的复数个芯片20，每两个芯片20间之一区域定义为一切割道11。其中，至少一该等芯片20系为一测试芯片201，该测试芯片201具有一端子垫21，用于测量该受测试芯片201之一电压。又，该端子垫21系可以形成在该切割道11上。

该半导体晶圆更包括一测试电路30，其提供于晶圆主体10上，与该受测试芯片201电连接，该测试电路具有一输出端与一输入端，该输入端系与该受测试芯片201之内部电路电延伸而连接，其中该测试电路30输入端之输入阻抗相对大于该受测试芯片201之输出阻抗。

因此，测试电路30之输出阻抗会相对小于一测量工具之输入阻抗，以便使该测量工具之测试端子分别电指向该受测试芯片201以及该测试电路30之输出端时，该测量工具可以精确测量该受测试芯片201之电压。

依据该较佳具体实施例，每一该等芯片201系由复数个集成电路各别与该等测试电路30电连接而构成，其中该测量工具系用以测试每一该等芯片201之实际电压。

端子垫21可以做为一剪切垫(trim pad)，从该受测试芯片201之集成电路处电延伸与该剪切垫电连接。因而，将一保险丝从该端子垫21之该剪切垫处电延伸，使该受测试芯片201适合于调整，以产生受测试芯片201之一参考电压及参考功能。另一方面，端子垫21可为一测试垫，用于与该量测工具电耦合，以测量该受测试芯片201的电压。

一般而言，应对位于晶圆主体10上的所有芯片20进行测试，以确保该等芯片20系在最佳工作条件。然而，可选择至少一个该等芯片20做为受测试芯片201，用于电压测量与调整。

如图2所示，测试电路30系印刷于晶圆主体10之切割道11之上，其中测试电路30之输入端系从切割道11延伸至与受测试芯片201之内部电路电连接，而测试电路30之输出端系沿该切割道11形成。因此，在测量受测试芯片201的电压之后，沿切割道11将受测试芯片201从晶圆主体10切除时，可将测试电路30从受测试芯片201移除。

值得一提的是，当将测试电路30从受测试芯片201处移除时，该受测试芯片201形成单一芯片用以安装于一电子装置如PDA或行动电话中。因此，当将受测试芯片201装载至该电子装置之中时，由于测试电路30已从受测试芯片201移除，故测试电路30不会消耗该受测试芯片201之电能。此外，由于测试电路30容易移除，故其移除与组装操作可同时进行。

依据该较佳具体实施例，测试电路30系一运算放大器(OP AMP)如图2所示，其中该测试电路30包括一晶体管输入级。该晶体管输入级可为金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect-Transistor；MOSFET)或双极接合晶体管(bipolar junctiontransistor；BJT)。由于MOSFET会提供较大输入阻抗，故该MOSFET较佳系用于运算放大器。

测试电路30之输入阻抗系相对大于受测试芯片201之阻抗，使受测试芯片201的电压测量影响最小；而测试电路30之输出阻抗系相对小于该量测工具之阻抗，以便在量测过程中，该测量工具之阻抗不会有明显效应。

一般是利用该探针卡做为测量工具来使用，以测量受测试芯片201的电压。因而测试电路30之输出阻抗会相对小于该探针卡之寄生阻抗(parasitic impedance)，以便在测量过程中使探针卡之寄生阻抗的影响最小。

举例说明，假设穿过受测试芯片201之电流近似3uA，且穿过至内部参考电压电路的电流近似500nA，其中该测试电路之容许误差为1％，则2V电压量测时，该探针卡之寄生阻抗至少必须为400百万欧姆。

根据该较佳具体实施例，本发明亦提供一量测方法经由该探针卡来测量一芯片之电压，其中该方法包括以下步骤：

(1)于该半导体晶圆上形成测试电路30与受测试芯片201电连接，其中该测试电路30具有一输出端与一输入端，该输入端系与该受测试芯片201之内部电路处电延伸而连接，其中测试电路30之输入端之输入阻抗系相对大于该受测试芯片201之阻抗，而测试电路30之输出阻抗系相对小于该探针卡之一生阻抗。

(2)使该探针卡之测试端子分别电指向受测试芯片201以及测试电路30之输出端，来精确测量受测试芯片201之电压。

上述本发明之具体实施例与图标系使熟知此技术之人士所能了解，然而本专利之权利范围并不局限在上述实施例。

Claims

1.一种半导体晶圆，其特征在于所述半导体晶圆包括：

一晶圆主体；

复数个芯片，其间隔且对齐地形成于该晶圆主体之上，每两个芯片间之一区域定义为一切割道，其中至少一该等芯片系为具有一端子垫之一受测试芯片，藉由一测量工具来测量该受测试芯片之一电压；

一测试电路，其系提供于该晶圆主体之上与该受测试芯片电连接，该测试电路具有一输出端与一输入端，该输入端与该受测试芯片之一内部电路电延伸而连接，其中该测试电路之一输出阻抗系相对小于该测量工具之一阻抗，使得将该测量工具之测试端子分别电指向该受测试芯片以及该测试电路之该输出端时，该受测试芯片之该电压可以精确测量。

2.根据权利要求1所述的半导体晶圆，其特征在于所述测试电路输入端具有一预定输入阻抗相对大于该受测试芯片之一阻抗。

3.根据权利要求1所述的半导体晶圆，其特征在于所述测试电路系印刷于该切割道上，使得将该测试电路之该输入端从该切割道延伸至与该受测试芯片电连接，且沿该切割道形成该测试电路之该输出端，使得将该受测试芯片从该晶圆主体切除时，可将该测试电路从该受测试芯片移除。

4.根据权利要求1所述的半导体晶圆，其特征在于所述测试电路为一运算放大器。

5.根据权利要求3所述的半导体晶圆，其特征在于所述测试电路为一运算放大器。

6.根据权利要求4所述的半导体晶圆，其特征在于所述运算放大器包括一金属氧化物半导体场效晶体管输入级，其为该测试电路提供相对于该受测试芯片较大之输入阻抗。

7.根据权利要求5所述的半导体晶圆，其特征在于所述运算放大器包括一金属氧化物半导体场效晶体管输入级，其为该测试电路提供相对于该受测试芯片较大之输入阻抗。

8.根据权利要求4所述的半导体晶圆，其特征在于所述运算放大器包括一双极接合晶体管输入级，其为该测试电路提供相对于该受测试芯片较大之输入阻抗。

9.根据权利要求5所述的半导体晶圆，其特征在于所述运算放大器包括一双极接合晶体管输入级，其为该测试电路提供相对于该受测试芯片较大之输入阻抗。

10.一种具有测试电路之半导体晶圆及制造方法方法，其特征在于所述方法包括下列步骤：

11.根据权利要求10所述的半导体晶圆制造方法方法，其特征在于所述步骤(a)中包括预设该测试电路之该输入端之一输入阻抗的一步骤，使该输入阻抗系相对大于该受测试芯片之一阻抗。

12.根据权利要求11所述的半导体晶圆制造方法方法，其特征在于步骤(a)中，其中该测试电路系印刷于该切割道之上，使得将该测试电路之该输入端从该切割道延伸电连接至该受测试芯片，且沿该切割道形成该测试电路之该输出端，使得将该受测试芯片从该半导体晶圆切除时，可将该测试电路从该受测试芯片移除。

13.根据权利要求10所述的半导体晶圆制造方法方法，其特征在于测试电路系为一运算放大器。

14.根据权利要求12所述的半导体晶圆制造方法方法，其特征在于测试电路系为一运算放大器。

15.根据权利要求13所述的半导体晶圆制造方法方法，其特征在于运算放大器系包括一金属氧化物半导体场效晶体管输入级。

16.根据权利要求14所述的半导体晶圆制造方法方法，其特征在于运算放大器系包括一金属氧化物半导体场效晶体管输入级。

17.根据权利要求13所述的半导体晶圆制造方法方法，其特征在于运算放大器系包括一双极接合晶体管输入级。

18.根据权利要求14所述的半导体晶圆制造方法方法，其特征在于运算放大器系包括一双极接合晶体管输入级。