CN113270392B - 一种对准标记结构以及半导体器件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 238000005452 bending Methods 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 238000001514 detection method Methods 0.000 claims description 10
- 238000005259 measurement Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 description 13
- 238000000059 patterning Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005389 semiconductor device fabrication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Abstract
本发明公开了一种对准标记结构以及半导体器件，该结构可以包括基底，位于基底上且基于预设中心呈中心对称排布的第一对准标记和第二对准标记，以及位于基底上且基于预设中心呈中心对称的第三对准标记和第四对准标记，其中第一对准标记包括在第一方向上排布的多个第一光栅，第三对准标记包括在第二方向上排布的多个第二光栅，第二方向和第一方向垂直，第一光栅包括第一弯折图案和/或第二光栅包括第二弯折图案，通过将相互独立的多个精细化光栅结构变为一体设置的弯折图案，可以避免光栅的结构变形，有利于提高基于对准标记结构进行定位或各层之间对位的精度。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种对准标记结构以及半导体器件。
背景技术
在现有的半导体器件制备过程中，通常需要采用光刻工艺将目标电路图案转移到基底上的特定位置。为了保证目标电路图案在基底上准确定位，以及基底上不同层之间多种电路图案的准确对位，可以在基底的预设区域形成对准标记结构，以基于对准标记结构进行定位或各层之间的对位。
现有技术中通常采用自对准双重图案化(SADP)工艺或自对准反向双图案化(SARP)制作工艺形成多个较小尺寸的鳍片，相邻鳍片之间的沟槽可以作为光栅形成精细化的对准标记结构。然而，较小尺寸的鳍片稳定性较差，在后续研磨等工艺中容易倾倒导致光栅的结构变化，进而导致基于对准标记结构进行定位或各层之间对位的精度降低。
发明内容
本发明要解决的技术问题是：现有对准标记结构中光栅的结构容易变形，导致基于对准标记结构进行定位或各层之间对位的精度降低。
为解决上述技术问题，本发明提供了一种对准标记结构以及半导体器件。
本发明的第一个方面，提供了一种对准标记结构，其包括：
基底；
位于所述基底上的第一对准标记，所述第一对准标记包括在第一方向上间隔排布的多个第一光栅；
位于所述基底上的第二对准标记，所述第二对准标记基于预设中点与所述第一对准标记呈中心对称排布；
位于所述基底上的第三对准标记，所述第三对准标记包括在第二方向上间隔排布的多个第二光栅，所述第一方向和所述第二方向垂直；以及，
位于所述基底上的第四对准标记，所述第四对准标记基于所述预设中点与所述第三对准标记呈中心对称排布，所述第一光栅包括第一弯折图案和/或所述第二光栅包括第二弯折图案。
在一些实施例中，所述第一弯折图案包括：
多个第一条形部，所述第一条形部沿所述第二方向延伸，多个所述第一条形部平行设置且在所述第一方向上间隔排列；
多个第一连接部，所述第一连接部在所述第一方向延伸，且在所述第一条形部的两侧交替设置，以连接相邻两个所述第一条形部。
在一些实施例中相邻两个所述第一条形部之间的第一光栅常数小于检测光波波长。
在一些实施例中，所述第二弯折图案包括：
多个第二条形部，所述第二条形部沿所述第二方向延伸，多个所述第二条形部平行设置且在所述第一方向上间隔排列；
多个第二连接部，所述第二连接部在所述第一方向延伸，且在所述第二条形部的两侧交替设置，以连接相邻两个所述第二条形部。
根据权利要求4所述的对准标记结构，其特征在于，相邻两个所述第二条形部之间的第二光栅常数小于检测光波波长。
在一些实施例中，所述第一对准标记对应的第一光栅常数与所述第三对准标记对应的第二光栅常数相等。
在一些实施例中，所述第一对准标记、所述第二对准标记、所述第三对准标记和所述第四对准标记组成测量对准标记，所述对准标记结构还包括：对照对准标记，所述对照对准标记和所述测量对准标记设置在所述基底上的不同层中。
在一些实施例中，所述对照对准标记包括：
第五对准标记，在所述第二方向上，所述第五对准标记与所述第一对准标记间隔且平行设置，所述第五对准标记包括在所述第一方向上间隔排布的多个第三光栅；
第六对准标记，所述第六对准标记基于所述预设中点与所述第五对准标记呈中心对称排布；
第七对准标记，在所述第一方向上，所述第七对准标记与所述第三对准标记平行且间隔设置，所述第七对准标记包括在所述第二方向上间隔排布的多个第四光栅；以及，
第八对准标记，所述第八对准标记基于所述预设中点与所述第七对准标记呈中心对称排布。
在一些实施例中，所述第三光栅包括第三弯折图案和/或所述第四光栅包括第四弯折图案。
本发明的第二个方面，提供了一种半导体器件，所述半导体器件包括如上任意一项所述的对准标记结构。
与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：
应用本发明提供的对准标记结构，该结构可以包括基底，位于基底上且基于预设中心呈中心对称排布的第一对准标记和第二对准标记，以及位于基底上且基于预设中心呈中心对称的第三对准标记和第四对准标记，其中第一对准标记包括在第一方向上排布的多个第一光栅，第三对准标记包括在第二方向上排布的多个第二光栅，第二方向和第一方向垂直，第一光栅包括第一弯折图案和/或第二光栅包括第二弯折图案，通过将相互独立的多个精细化光栅结构变为一体设置的弯折图案，可以避免光栅的结构变形，有利于提高基于对准标记结构进行定位或各层之间对位的精度。
附图说明
通过结合附图阅读下文示例性实施例的详细描述可更好地理解本公开的范围。其中所包括的附图是：
图1示出了本发明实施例提供的一种对准标记结构的俯视示意图；
图2示出了本发明实施例提供的第一对准标记的俯视结构示意图；
图3示出了本发明实施例提供的第三对准标记的俯视结构示意图；
图4示出了本发明实施例提供的另一种对准标记结构的俯视示意图；
图5示出了本发明实施例提供的沿图4中A-A’得到的对准标记结构剖面结构示意图；
图6示出了本发明实施例提供的第五对准标记的俯视结构示意图；
图7示出了本发明实施例提供的第七对准标记的俯视结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合附图及实施例来详细说明本发明的实施方法，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。
在现有的半导体器件制备过程中，通常需要采用光刻工艺将目标电路图案转移到基底上的特定位置。为了保证目标电路图案在基底上准确定位，以及基底上不同层之间多种电路图案的准确对位，可以在基底的预设区域形成对准标记结构，以基于对准标记结构进行定位或各层之间的对位。
现有技术中通常采用自对准双重图案化(SADP)工艺或自对准反向双图案化(SARP)制作工艺形成多个较小尺寸的鳍片，相邻鳍片之间的沟槽可以作为光栅形成精细化的对准标记结构。然而，较小尺寸的鳍片稳定性较差，在后续研磨等工艺中容易倾倒导致光栅的结构变化，进而导致基于对准标记结构进行定位或各层之间对位的精度降低。
有鉴于此，本发明提供了一种对准标记结构，该结构可以包括基底，位于基底上且基于预设中心呈中心对称排布的第一对准标记和第二对准标记，以及位于基底上且基于预设中心呈中心对称的第三对准标记和第四对准标记，其中第一对准标记包括在第一方向上排布的多个第一光栅，第三对准标记包括在第二方向上排布的多个第二光栅，第二方向和第一方向垂直，第一光栅包括第一弯折图案和/或第二光栅包括第二弯折图案，通过将相互独立的多个精细化光栅结构变为一体设置的弯折图案，可以避免光栅的结构变形，有利于提高基于对准标记结构进行定位或各层之间对位的精度。
参见图1所示，图1示出了本发明实施例提供的一种对准标记结构的俯视示意图，其可以包括：
基底10；
位于基底10上的第一对准标记11，第一对准标记11包括在第一方向D1上间隔排布的多个第一光栅；
位于基底10上的第二对准标记12，第二对准标记12基于预设中点与第一对准标记11呈中心对称排布；
位于基底10上的第三对准标记13，第三对准标记13包括在第二方向D2上间隔排布的多个第二光栅，第一方向D1和第二方向D2垂直；以及，
位于基底10上的第四对准标记14，第四对准标记14基于预设中点与第三对准标记13呈中心对称排布，第一光栅包括第一弯折图案111和第二光栅包括第二弯折图案131。
在本发明实施例中，第一对准标记11的多个第一光栅可以在第一方向D1上等间隔分布，第一对准标记11对应的第一间距可以表示为a1；第三对准标记13的多个第二光栅可以在第二方向D2上等间隔分布，第三对准标记13对应的第二间距可以表示为a2。在一些实施例中，第一间距a1可以和第二间距a2相等。在其他实施例中，第一间距a1也可以和第二间距a2不相等。
在一些实施例中如图1所示，第一弯折图案111在第一方向D1上的尺寸可以小于其在第二方向D2上的尺寸，第二弯折图案131在第一方向D1上的尺寸可以大于其在第二方向D2上的尺寸。可以以第一方向D1作为y轴方向，以第二方向D2作为x轴方向，基于第一对准标记11和第二对准标记12可以得到y轴方向的第一对准中心y1，基于第三对准标记13和第四对准标记14可以得到x轴方向的第二对准中心x1。
其中，第一弯折图案111可以包括多个第一条形部1111，第一条形部1111沿第二方向D2延伸，多个第一条形部1111平行设置且在第一方向D1上间隔排列；多个第一连接部1112，第一连接部1112在第一方向D1延伸，且在第一条形部1111的两侧交替设置，以连接相邻两个第一条形部1111。在一些实施例中，第一弯折图案111可以包括多个等间隔排布的第一条形部1111，相应的，用于连接相邻两个第一条形部1111的多个第一连接部1112在第一方向D1上具有相同的尺寸；在另一些实施例中，第一弯折图案111可以包括多个非等间隔排布的第一条形部1111，相应的，用于连接相邻两个第一条形部1111的多个第一连接部1112在第一方向D1上可以具有不同的尺寸。
其中，相邻两个第一条形部1111之间的第一光栅常数小于检测光波波长，第一光栅常数可以表示为d1，具体可参见图2所示，通过设置相邻两个第一条形部1111之间的第一光栅常数d1小于检测光波波长，有利于形成致密度比较高的第一弯折图案111。
在本发明实施例中，第二弯折图案131可以包括多个第二条形部1311，第二条形部1311沿第二方向D2延伸，多个第二条形部1311平行设置且在第一方向D1上间隔排列；多个第二连接部1312，第二连接部1312在第一方向D1延伸，且在第二条形部1212的两侧交替设置，以连接相邻两个第二条形部1311。在一些实施例中，第二弯折图案131可以包括多个等间隔排布的第二条形部1311，相应的，用于连接相邻两个第二条形部1311的多个第二连接部1312在第一方向D1上具有相同的尺寸；在另一些实施例中，第二弯折图案131可以包括多个非等间隔排布的第二条形部1311，相应的，用于连接相邻两个第二条形部1311的多个第二连接部1312在第一方向D1上可以具有不同的尺寸。
其中，相邻两个第二条形部1311之间的第二光栅常数小于检测光波波长，第二光栅常数可以表示为d2，具体可参见图3所示，通过设置相邻两个第二条形部1311之间的第二光栅常数d2小于检测光波波长，有利于形成致密度比较高的第二弯折图案131。
需要说明的是，在本发明实施例中还可以设置为第一光栅包括第一弯折图案111，而第二光栅包括条形图案，或者，可以设置为第二光栅包括第二弯折图案131，而第一光栅包括条形图案。在本发明实施例中可以采用SADP工艺或SARP工艺制作第一对准标记、第二对准标记、第三对准标记和第四对准标记。
为了检测对准偏差，还可以在基底上的不同层中设置对准标记，以通过测量不同层的对准标记之间的相对位置来减小对准误差，具体可参见图4所示。
图4示出了本发明实施例提供的另一对准标记结构的俯视示意图，该对准标记结构还可以包括对照对准标记，对照对准标记和测量对准标记设置在基底上的不同层中。其中，测量对准标记可以由第一对准标记11、第二对准标记12、第三对准标记13和第四对准标记14组成。
在一些实施例中，对照对准标记可以包括：
第五对准标记15，在第二方向D2上，第五对准标记15与第一对准标记11间隔且平行设置，第五对准标记15包括在第一方向D1上间隔排布的多个第三光栅；
第六对准标记16，第六对准标记16基于预设中点与第五对准标记15呈中心对称排布；
第七对准标记17，在第一方向D1上，第七对准标记17与第三对准标13记平行且间隔设置，第七对准标记17包括在第二方向D2上间隔排布的多个第四光栅；以及，
第八对准标记18，第八对准标记18基于预设中点与第七对准标记13呈中心对称排布。
在本发明实施例中，对照对准标记和测量对准标记设置在基底上的不同层中，且在基底上的投影不重叠，参见图5所示，图5示出了本发明实施例提供的沿图4中A-A’得到的对准标记结构剖面结构示意图。在一些实施例中，第五对准标记15的第三光栅和第一对准标记11的第一光栅可以在第二方向D2上一一对应排布；在另一些实施例中，第五对准标记15的第三光栅和第一对准标记11的第一光栅可以在第二方向D2方向上交错排布。
在一些实施例中，参见图4所示，第五对准标记15可以包括在第一方向D1上等间隔排布的多个第三光栅，第五对准标记15对应的第三间距a3可以与第一间距a1相等。第七对准标记17的多个第四光栅可以在第二方向D2上等间隔排布，第七对准标记17对应的第四间距a4可以与第二间距a2相等。
需要说明的是，在本发明实施例中第一间距a1、第二间距a2、第三间距a3和第四间距a4中可以大于检测光波的波长，从而能够利用每个弯折图案的边界来检测对准位置。
在一些施例中，第三光栅可和第四光栅可以为条形光栅。在另一些实施例中，第三光栅可以包括第三弯折图案151，第三弯折图案151可以包括多个第三条形部1511，第三条形部1511沿第二方向D2延伸，多个第三条形部1511平行设置且在第一方向D1上间隔排列；多个第三连接部1512，第三连接部1512在第一方向D1延伸，且在第三条形部1511的两侧交替设置，以连接相邻两个第三条形部1511。在一些实施例中，第三弯折图案151可以包括多个等间隔排布的第三条形部1511，相应的，用于连接相邻两个第三条形部1511的多个第三连接部1512在第一方向D1上具有相同的尺寸；在另一些实施例中，第三弯折图案151可以包括多个非等间隔排布的第三条形部1511，相应的，用于连接相邻两个第三条形部1511的多个第三连接部1512在第一方向D1上可以具有不同的尺寸。
其中，相邻两个第三条形部1511之间的第三光栅常数小于检测光波波长，第三光栅常数可以表示为d3，具体可参见图6所示，通过设置相邻两个第三条形部1511之间的第三光栅常数d3小于检测光波波长，有利于形成致密度比较高的第三弯折图案151。
在本发明实施例中，第四光栅可以包括第四弯折图案171，第四弯折图案171可以包括多个第四条形部1711，第四条形部1711沿第二方向D2延伸，多个第四条形部1711平行设置且在第一方向D1上间隔排列；多个第四连接部1712，第四连接部1712在第一方向D1延伸，且在第四连接部1712的两侧交替设置，以连接相邻两个第四条形部1711。在一些实施例中，第四弯折图案171可以包括多个等间隔排布的第四条形部1711，相应的，用于连接相邻两个第四条形部1711的多个第四连接部1712在第一方向D1上具有相同的尺寸；在另一些实施例中，第四弯折图案171可以包括多个非等间隔排布的第四条形部1711，相应的，用于连接相邻两个第四条形部1711的多个第四连接部1712在第一方向D1上可以具有不同的尺寸。
其中，相邻两个第四条形部1711之间的第四光栅常数小于检测光波波长，第四光栅常数可以表示为d4，具体可参见图7所示，通过设置相邻两个第四条形部1711之间的第四光栅常数d4小于检测光波波长，有利于形成致密度比较高的第四弯折图案171。
在一些实施例中，第五对准标记15可以和第一对准标记11采用相同的方式设置，第七对准标记17也可以和第三对准标记13采用相同的方式设置。通过第五对准标记15和第六对准标记16可以得到y轴方向的第三对准中心y2，通过第七对准标记17和第八对准标记18可以得到x轴方向的第四对准中x2。进而通过对比第三对准中心y2和第一对准中心y1，和/或对比第四对准中心x2和第二对准中心x1，可以检测出是否存在对准偏差，进而有利于减小对准误差提高半导体器件的性能。
以上为本发明实施例提供的对准标记结构，该结构可以包括基底10，位于基底10上且基于预设中心呈中心对称排布的第一对准标记11和第二对准标记12，以及位于基底10上且基于预设中心呈中心对称的第三对准标记13和第四对准标记14，其中第一对准标记11包括在第一方向D1上排布的多个第一光栅，第三对准标记包括在第二方向D2上排布的多个第二光栅，第二方向D2和第一方向D1垂直，第一光栅包括第一弯折图案111和/或第二光栅包括第二弯折图案131，通过将相互独立的多个精细化光栅结构变为一体设置的弯折图案，可以避免光栅的结构变形，有利于提高基于对准标记结构进行定位或各层之间对位的精度。
本发明的另一方面还提供了一种半导体器件，其可以包括如上示出的对准标记结构。
虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (8)
1.一种对准标记结构，其特征在于，包括：
基底；
位于所述基底上的第一对准标记，所述第一对准标记包括在第一方向上间隔排布的多个第一光栅；
位于所述基底上的第二对准标记，所述第二对准标记基于预设中点与所述第一对准标记呈中心对称排布；
位于所述基底上的第三对准标记，所述第三对准标记包括在第二方向上间隔排布的多个第二光栅，所述第一方向和所述第二方向垂直；以及，
位于所述基底上的第四对准标记，所述第四对准标记基于所述预设中点与所述第三对准标记呈中心对称排布，所述第一光栅包括第一弯折图案和/或所述第二光栅包括第二弯折图案，其中，所述第一弯折图案包括：多个第一条形部，所述第一条形部沿所述第二方向延伸，多个所述第一条形部平行设置且在所述第一方向上间隔排列；多个第一连接部，所述第一连接部在所述第一方向延伸，且在所述第一条形部的两侧交替设置，以连接相邻两个所述第一条形部，其中，所述第二弯折图案包括：多个第二条形部，所述第二条形部沿所述第二方向延伸，多个所述第二条形部平行设置且在所述第一方向上间隔排列；多个第二连接部，所述第二连接部在所述第一方向延伸，且在所述第二条形部的两侧交替设置，以连接相邻两个所述第二条形部。
2.根据权利要求1所述的对准标记结构，其特征在于，相邻两个所述第一条形部之间的第一光栅常数小于检测光波波长。
3.根据权利要求1所述的对准标记结构 ，其特征在于，相邻两个所述第二条形部之间的第二光栅常数小于检测光波波长。
4.根据权利要求1所述的对准标记结构，其特征在于，所述第一对准标记对应的第一光栅常数与所述第三对准标记对应的第二光栅常数相等。
5.根据权利要求1所述的对准标记结构，其特征在于，所述第一对准标记、所述第二对准标记、所述第三对准标记和所述第四对准标记组成测量对准标记，所述对准标记结构还包括：对照对准标记，所述对照对准标记和所述测量对准标记设置在所述基底上的不同层中。
6.根据权利要求5所述的对准标记结构，其特征在于，所述对照对准标记包括：
第五对准标记，在所述第二方向上，所述第五对准标记与所述第一对准标记间隔且平行设置，所述第五对准标记包括在所述第一方向上间隔排布的多个第三光栅；
第六对准标记，所述第六对准标记基于所述预设中点与所述第五对准标记呈中心对称排布；
第七对准标记，在所述第一方向上，所述第七对准标记与所述第三对准标记平行且间隔设置，所述第七对准标记包括在所述第二方向上间隔排布的多个第四光栅；以及，
第八对准标记，所述第八对准标记基于所述预设中点与所述第七对准标记呈中心对称排布。
7.根据权利要求6所述的对准标记结构，其特征在于，所述第三光栅包括第三弯折图案和/或所述第四光栅包括第四弯折图案。
8.一种半导体器件，其特征在于，所述半导体器件包括权利要求1至7中任意一项所述的对准标记结构。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210924558.3A CN115346960A (zh) | 2021-06-22 | 2021-06-22 | 一种对准标记结构以及半导体器件 |
| CN202110693253.1A CN113270392B (zh) | 2021-06-22 | 2021-06-22 | 一种对准标记结构以及半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110693253.1A CN113270392B (zh) | 2021-06-22 | 2021-06-22 | 一种对准标记结构以及半导体器件 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210924558.3A Division CN115346960A (zh) | 2021-06-22 | 2021-06-22 | 一种对准标记结构以及半导体器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113270392A CN113270392A (zh) | 2021-08-17 |
| CN113270392B true CN113270392B (zh) | 2022-08-19 |
Family
ID=77235541
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210924558.3A Pending CN115346960A (zh) | 2021-06-22 | 2021-06-22 | 一种对准标记结构以及半导体器件 |
| CN202110693253.1A Active CN113270392B (zh) | 2021-06-22 | 2021-06-22 | 一种对准标记结构以及半导体器件 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210924558.3A Pending CN115346960A (zh) | 2021-06-22 | 2021-06-22 | 一种对准标记结构以及半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (2) | CN115346960A (zh) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150134493A (ko) * | 2014-05-21 | 2015-12-02 | 삼성전자주식회사 | 반도체 장치의 패턴 형성 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6699624B2 (en) * | 2001-02-27 | 2004-03-02 | Timbre Technologies, Inc. | Grating test patterns and methods for overlay metrology |
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-
2021
- 2021-06-22 CN CN202210924558.3A patent/CN115346960A/zh active Pending
- 2021-06-22 CN CN202110693253.1A patent/CN113270392B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150134493A (ko) * | 2014-05-21 | 2015-12-02 | 삼성전자주식회사 | 반도체 장치의 패턴 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113270392A (zh) | 2021-08-17 |
| CN115346960A (zh) | 2022-11-15 |
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant |