KR20080009936A - 반도체 소자의 웨이퍼 키 - Google Patents

반도체 소자의 웨이퍼 키 Download PDF

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Abstract

본 발명은 반도체 소자의 웨이퍼 키(Wafer Key)에 관한 것으로, 캐패시터 형성 공정에서 사용되는 웨이퍼 키가 셀 영역에 형성되는 반도체 소자의 선폭보다 더 넓은 선폭을 갖고 있으므로 후속 공정에서 웨이퍼 결함으로 발생하는 문제를 해결하기 위하여, 웨이퍼 키를 복수개의 미세 분할 트렌치들을 포함하는 라인 패턴으로 구비하되, 미세 분할 트렌치의 선폭은 후속의 상부 전극 두께를 고려하여 상부 전극 형성 후 미세 분할 트렌치가 매립되지 않도록 상부 전극 두께의 2배 내지 4배 크기를 갖는 선폭으로 구비함으로써, 웨이퍼 키가 안정적으로 형성될 수 있도록 하고, 후속 공정에서 정렬 및 중첩 공정이 용이하게 수행될 수 있도록 하는 발명에 관한 것이다.

Description

반도체 소자의 웨이퍼 키{WAFER KEY OF SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 웨이퍼 키를 도시한 단면도들.
도 2a 내지 도 2c는 종래 기술에 따른 반도체 소자의 웨이퍼 키를 도시한 단면도들.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 웨이퍼 키를 도시한 단면도들.
도 4 및 도 6은 본 발명에 따른 반도체 소자의 웨이퍼 키를 도시한 평면도들.
본 발명은 반도체 소자의 웨이퍼 키(Wafer Key)에 관한 것으로, 캐패시터 형성 공정에서 사용되는 웨이퍼 키가 셀 영역에 형성되는 반도체 소자의 선폭보다 더 넓은 선폭을 갖고 있으므로 후속 공정에서 웨이퍼 결함으로 발생하는 문제를 해결하기 위하여, 웨이퍼 키를 복수개의 미세 분할 트렌치들을 포함하는 라인 패턴으로 구비하되, 미세 분할 트렌치의 선폭은 후속의 상부 전극 두께를 고려하여 상부 전 극 형성 후 미세 분할 트렌치가 매립되지 않도록 상부 전극 두께의 2배 내지 4배 크기를 갖는 선폭으로 구비함으로써, 웨이퍼 키가 안정적으로 형성될 수 있도록 하고, 후속 공정에서 정렬 및 중첩 공정이 용이하게 수행될 수 있도록 하는 발명에 관한 것이다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 웨이퍼 키를 도시한 단면도들이다.
도 1a를 참조하면, 셀 영역의 저장 전극 콘택홀 형성 공정과 더불어 반도체 기판(10)의 스크라이브 레인 영역에는 웨이퍼 키(60)를 포함하는 층간 절연막(20)을 형성한다. 이때, 웨이퍼 키(60)의 선폭(D1)은 종류에 따라서 1 ~ 6㎛의 크기를 갖는다. 다음에는, 반도체 기판(10) 전면에 질화막(30)이 구비되고, 그 상부에 희생산화막층(40)이 구비된다. 이때, 웨이퍼 키(60)의 상부에 형성되는 희생산화막층(40)은 그 표면이 고르지 못한 토폴러지(Topology)를 갖게 된다. 따라서 셀 영역의 저장 전극 형성시 상기 토폴러지 내에 저장 전극 물질(45)이 잔류하는 문제가 발생한다.
도 1b를 참조하면, 셀 영역에 저장 전극 형성 후 희생산화막층(40)을 제거하기 위한 딥 아웃(Dip Out) 공정을 수행하는데, 이때 저장 전극 물질(45)이 웨이퍼 키(60) 상부에 그대로 잔류하여 웨이퍼 결함으로 작용하는 문제가 발생한다. 따라서 웨이퍼 키(60) 상부에 잔류하는 저장 전극 물질(45)을 제거하는 공정을 추가적으로 수행해야하는데 이 경우 불필요한 공정이 추가되어 반도체 소자의 형성 공정 마진 및 수율이 감소한다.
도 2a 내지 도 2c는 종래 기술에 따른 반도체 소자의 웨이퍼 키를 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(10) 상부에 비트라인 물질(15)을 형성하고, 비트라인 물질(15)을 소정 영역 식각하여 웨이퍼 키(60)를 형성한다. 이는 정렬 키(60)의 토폴러지에 의한 문제를 해결하기 위하여 정렬 키(60)를 비트라인 형성 공정에서 형성하는 것이다. 다음에는, 층간 절연막(20)으로 반도체 기판(10) 평탄화하고 질화막(30) 및 희생산화막층(40)을 형성한다.
도 2b를 참조하면, 셀 영역에 저장 전극 형성 후 희생산화막층(40)을 제거한다. 이때, 정렬 키(60) 상부에 저장 전극 물질은 잔류하지 않게 된다.
도 2c를 참조하면, 반도체 기판(10) 전면에 상부 전극(50)을 형성한다. 이 경우 웨이퍼 결함은 방지할 수 있으나, 후속 공정을 진행하기 위해서는 웨이퍼 키(60)를 다시 노출시켜야 하므로 역시 추가적인 공정이 필요하게 된다.
이상에서 설명한 바와 같이, 종래 기술에 따른 웨이퍼 키는 셀 영역에서 형성되는 저장 전극 콘택홀과 같은 패턴 보다 더 넓은 선폭을 갖고 형성되므로 후속 공정을 진행하면서 토폴러지에 의한 영향으로 웨이퍼 결함을 발생시키거나, 웨이퍼 키를 사용하기 위한 추가적인 공정을 더 필요로 하고 있다. 따라서 반도체 소자의 웨이퍼 키를 안정적으로 형성할 수 없고 이를 이용한 정렬 및 중첩 공정을 정상적으로 수행할 수 없게 되어 반도체 소자의 형성 공정 마진 및 수율을 감소시키는 원인이 된다.
상기한 종래기술의 문제점을 해결하기 위하여, 본 발명은 웨이퍼 키를 복수개의 미세 분할 트렌치들을 포함하는 라인 패턴으로 구비하되, 미세 분할 트렌치의 선폭은 후속의 상부 전극 두께를 고려하여 상부 전극 형성 후 미세 분할 트렌치가 매립되지 않도록 상부 전극 두께의 2배 내지 4배 크기를 갖는 선폭으로 구비함으로써, 웨이퍼 키가 안정적으로 형성될 수 있도록 하고, 후속 공정에서 정렬 및 중첩 공정이 용이하게 수행될 수 있도록 하는 반도체 소자의 웨이퍼 키를 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위한 본 발명의 반도체 소자의 웨이퍼 키는
캐패시터 형성 공정에서 사용되며 소정 선폭을 갖는 라인 패턴으로 구비된 웨이퍼 키에 있어서,
상기 라인 패턴은 그 내부에 복수개의 미세 분할 트렌치를 포함하는 것을 특징으로 한다.
여기서, 상기 미세 분할 트렌치의 선폭은 후속 공정에서 형성되는 캐패시터의 상부 전극 두께의 2배 내지 4배의 크기를 갖도록 구비되고, 상기 미세 분할 트렌치는 상기 라인 패턴과 평행한 방향으로 구비되고, 상기 미세 분할 트렌치는 상기 라인 패턴과 수직한 방향으로 구비되고, 상기 라인 패턴은 정렬 키(Alignment Key), 오버레이 버니어(Overlay Vernier), 글자, 레지스트레이션 마크(Registration Mark), DFT(Die Fit Target) 및 이들의 조합 중 선택된 어느 하나에 포함되고, 상기 상부 전극의 두께가 0.1㎛ 일 경우 상기 미세 분할 트렌치는 0.2 ~ 0.4㎛의 선폭으로 구비되고, 웨이퍼 키의 라인 패턴은 4.2 ~ 6.2㎛의 선폭으로 구비되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자의 웨이퍼 키에 관하여 상세히 설명하면 다음과 같다.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 웨이퍼 키를 도시한 단면도들이다.
도 3a를 참조하면, 스크라이브 레인의 웨이퍼 키 부분을 도시한 것으로 소정의 하부 구조를 구비한 반도체 기판(200) 상에 층간 절연막(220)이 구비된다. 이때, 층간 절연막(220)은 소정 선폭(D2)의 미세 분할 트렌치(265)들을 포함하고 있다.
여기서, 소정의 하부 구조는 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하고, 활성영역 및 소자분리막 상부에 게이트를 형성하고, 게이트 사이의 활성영역을 노출시켜 저장 전극 콘택 플러그 및 비트라인 콘택플러그를 형성하고 비트라인 콘택 플러그와 접속되는 비트라인을 게이트 상부에 형성하여 구비한다.
그리고 층간 절연막(220)은 비트라인 상부에 형성되며, 미세 분할 트렌치(265)는 셀 영역의 저장 전극 콘택홀 형성공정에서 구비되되, 미세 분할 트렌치(265)의 선폭은 후속의 상부 전극 두께를 고려하여 상부 전극 두께의 2배 보다 크고 웨이퍼 키를 구성하는 라인 패턴의 선폭보다 작게 구비하는 것이 바람직하다.
다음에는, 층간 절연막(220)을 포함하는 반도체 기판(200) 전체 표면에 식각정지막(230)이 구비된다.
다음에는, 식각정지막(230) 상부에 희생산화막층(240)이 구비된다. 이때, 미세 분할 트렌치(265)의 선폭(D2)이 좁게 형성되어 있으므로 희생산화막층(240)의 표면 토폴러지(Topology)에 영향을 주지 않는다. 따라서 셀 영역에 저장 전극을 형성하여도 웨이퍼 키 상부에는 저장 전극 물질이 잔류하지 않게 된다.
도 3b를 참조하면, 희생산화막층(240)을 제거하고 반도체 기판(200) 전면에 상부 전극(250)을 형성한다. 이때, 미세 분할 트렌치(265)가 매립 되지 않도록 상부 전극(250)을 구비하는 것이 바람직하다.
이와 같이 미세 분할 트렌치(265)가 안정적으로 보존되므로 웨이퍼 키가 정상적으로 형성되고 후속의 공정에서 정렬 키를 용이하게 이용할 수 있게 된다.
도 4 및 도 6은 본 발명에 따른 반도체 소자의 웨이퍼 키를 도시한 평면도들이다.
도 4는 정사각형 패턴을 포함하는 정렬 키(100)를 도시한 것으로 정사각형 패턴은 한 변의 길이를 분할한 트렌치(110)들을 배열하여 구비한다.
도 5는 라인/스페이스 패턴을 포함하는 정렬 키(120)를 도시한 것으로 여기서 라인 패턴은 미세 선폭을 갖는 미세 분할 트렌치(125)들로 구비된다.
여기서, 도 4 및 도 5의 정렬 키(100, 120)의 선폭(A1, B1)이 4.2 ~ 6.2㎛이고, 상부 전극이 1㎛의 두께로 형성될 경우 미세 분할 트렌치(110, 125)의 선폭(A2, B2)은 0.2 ~ 0.4㎛으로 구비되고, 미세 분할 트렌치(110, 125)의 간격(A3, B3)은 0.3 ~ 0.5㎛가 되도록 하는 것이 바람직하다.
도 6은 오버레이 버니어(130)를 도시한 것으로, 오버레이 버니어(130)의 선 폭(C1)은 1 ~ 2㎛로 구비되고, 미세 분할 트렌치(135)의 선폭(C1)은 0.2 ~ 0.4㎛으로 구비되고, 미세 분할 트렌치(135)의 간격(C3)은 0.3 ~ 0.5㎛가 되도록 한다. 여기서, 미세 분할 트렌치(135)는 오버레이 버니어(130)를 구성하는 라인 패턴에 수직한 방향으로 구비된다.
상술한 바와 같이, 본 발명에 따른 웨이퍼 키는 반도체 기판의 스크라이브 레인에 구비되는 정렬 키(Alignment Key), 오버레이 버니어(Overlay Vernier), 글자, 레지스트레이션 마크(Registration Mark), DFT(Die Fit Target) 및 이들의 조합 중 선택된 어느 하나에 포함되는 라인 패턴들을 복수개의 미세 분할 트렌치들이 모여서 구비된 패턴으로 형성한다. 이때, 상기 미세 분할 트렌치는 상기 라인 패턴과 평행한 방향으로 구비되거나 라인 패턴과 수직한 방향으로 구비될 수 있으며, 미세 분할 트렌치의 선폭은 후속의 상부 전극 두께를 고려하여 상부 전극 형성 후 미세 분할 트렌치가 매립되지 않도록 상부 전극 두께의 2배 내지 4배 크기를 갖는 선폭으로 구비함으로써, 웨이퍼 키가 안정적으로 형성될 수 있도록 하고, 후속 공정에서 정렬 및 중첩 공정을 용이하게 수행할 수 있도록 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 웨이퍼 키를 복수개의 미세 분할 트렌치들을 포함하는 라인 패턴으로 구비하되, 미세 분할 트렌치의 선폭은 후속의 상부 전극 두께를 고려하여 상부 전극 형성 후 미세 분할 트렌치가 매립되지 않도록 상부 전극 두께의 2배 내지 4배 크기를 갖는 선폭으로 구비함으로써, 웨이퍼 키가 안정적으로 형성될 수 있도록 하고, 후속 공정에서 정렬 및 중첩 공정이 용이하게 수행될 수 있도록 하여 반도체 소자의 형성 공정 마진 및 수율을 증가시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 캐패시터 형성 공정에서 사용되며 소정 선폭을 갖는 라인 패턴으로 구비된 웨이퍼 키에 있어서,
    상기 라인 패턴은 그 내부에 복수개의 미세 분할 트렌치를 포함하는 것을 특징으로 하는 반도체 소자의 웨이퍼 키.
  2. 제 1 항에 있어서,
    상기 미세 분할 트렌치의 선폭은 후속 공정에서 형성되는 캐패시터의 상부 전극 두께의 2배 내지 4배의 크기를 갖도록 구비되는 것을 특징으로 하는 반도체 소자의 웨이퍼 키.
  3. 제 1 항에 있어서,
    상기 미세 분할 트렌치는 상기 라인 패턴과 평행한 방향으로 구비되는 것을 특징으로 하는 반도체 소자의 웨이퍼 키.
  4. 제 1 항에 있어서,
    상기 미세 분할 트렌치는 상기 라인 패턴과 수직한 방향으로 구비되는 것을 특징으로 하는 반도체 소자의 웨이퍼 키.
  5. 제 1 항에 있어서,
    상기 라인 패턴은 정렬 키(Alignment Key), 오버레이 버니어(Overlay Vernier), 글자, 레지스트레이션 마크(Registration Mark), DFT(Die Fit Target) 및 이들의 조합 중 선택된 어느 하나에 포함되는 것을 특징으로 하는 반도체 소자의 웨이퍼 키.
  6. 제 1 항에 있어서,
    상기 상부 전극의 두께가 0.1㎛ 일 경우 상기 미세 분할 트렌치는 0.2 ~ 0.4㎛의 선폭으로 구비되고, 웨이퍼 키의 라인 패턴은 4.2 ~ 6.2㎛의 선폭으로 구비되는 것을 특징으로 하는 반도체 소자의 웨이퍼 키.
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