CN213958950U - 晶圆的测试结构 - Google Patents

Abstract

本专利申请公开一种晶圆的测试结构，该晶圆包括至少一个半导体器件，半导体器件具有套刻的第一结构和第二结构；该测试结构包括：多个第一导电单元；多个第一导电插塞，与多个第一导电单元一一对应；第一电极，分别与每个第一导电单元电连接；以及测试电极，分别与每个第一导电插塞电连接，并与第一电极间隔设置，使得第一电极与测试电极之间具有第一电阻，其中，沿第一方向，随着第一结构与第二结构之间相对位置的偏差增大，第一导电单元与第一导电插塞接触的数量递增或递减，使第一电阻的电阻值随之改变；第一方向垂直于晶圆的厚度方向。此测试结构，在完成器件制程后通过测量导电单元构成的电阻确定第一结构与第二结构之间相对偏差距离与方向。

Description

晶圆的测试结构

技术领域

本申请涉及半导体器件制造领域，更具体地，涉及晶圆的测试结构。

背景技术

半导体器件的制造过程非常复杂，通常需要在晶圆表面施加数百道甚至上千次各种不同工艺过程，从而在晶圆上制作出各种具备特定电学特性的半导体器件。为了保证器件的加工过程更加顺利，通常会在晶圆的无效区域，例如划片道(Scribe Lane)中，设计和制作各种监控图形，并通过光学测量手段对加工工艺的结果进行检测。

重合精度是半导体器件的制程中最重要的过程参数之一，该参数可以表征两次光刻步骤对应的两个结构之间的相对位置偏差。一个半导体器件的制程通常需要经过几次到数十次不等的光刻步骤，工程师在设计器件时通常考虑了极限的重合精度要求，并以此作为层与层之间的套准余量，从而要求光刻工艺各个层间套准时控制重合精度参数，一旦超出极限的重合精度，器件可能面临性能退化或失效。有经验的光刻工程师通常会在每一层光刻时，利用光学测量的方法对特定位置的监控图形进行测量，以尽量保证该次光刻输出合格的版层图形，但即使经过严格的测试，依旧无法保证所有图形的套刻都是受控的。当半导体器件制作完成，大部分监控图形变得无法通过光学方法识别，有些甚至无法留存在晶圆上，因此无法再进行重合精度的提取，一旦器件发生失效，将无法直接判断是否为重合精度的问题。

因此，希望提供一种改进的晶圆测试结构，以便在完成器件制作后依然可以提取出表征两次光刻步骤对应的两个结构的相对位置偏差的参数。

实用新型内容

有鉴于此，本实用新型提供了一种改进的晶圆测试结构，在完成器件制程后可通过测量导电单元构成的电阻值确定半导体器件的第一结构与第二结构之间的相对偏差距离与方向。

根据本实用新型实施例提供的一种晶圆的测试结构，晶圆包括至少一个半导体器件，半导体器件具有套刻的第一结构和第二结构；测试结构包括：多个第一导电单元；多个第一导电插塞，与多个第一导电单元一一对应；第一电极，分别与每个第一导电单元电连接；以及测试电极，分别与每个第一导电插塞电连接，并与第一电极间隔设置，使得第一电极与测试电极之间具有第一电阻，其中，沿第一方向，随着第一结构与第二结构之间相对位置的偏差增大，第一导电单元与第一导电插塞接触的数量递增或递减，使第一电阻的电阻值随之改变；第一方向垂直于晶圆的厚度方向。

可选地，还包括：多个第二导电单元；多个第二导电插塞，与多个第二导电单元一一对应；以及第二电极，分别与每个第二导电单元电连接，上述测试电极还分别与每个第二导电插塞电连接，并与第二电极间隔设置，使得第二电极与测试电极之间具有第二电阻，其中，沿第一方向，第一导电单元与第二导电单元分别位于测试电极的两侧，且第二导电单元与第二导电插塞接触的数量随着第一结构与第二结构之间相对位置的偏差增大而递增或递减，使第二电阻的电阻值随之改变。

可选地，沿第一方向，在第一结构与第二结构之间的相对距离不超过预设值的情况下，第一电阻与第二电阻的电阻值相同；在第一结构与第二结构之间的相对距离大于预设值的情况下，随着第一结构与第二结构之间相对位置的偏差增大，第一电阻与第二电阻的电阻值变化的趋势相反，且变化量相同。

可选地，第一导电单元的数量为2n+1，其中n为正整数；在第一结构与第二结构之间的相对距离不超过预设值的情况下，第一导电单元与第一导电插塞接触的数量为n+1。

可选地，第一导电单元包括位于衬底中的第一沟槽、位于第一沟槽内表面的第一介质层、以及填充于第一沟槽中并覆盖第一介质层的第一导电层；多个第一导电层平行排布并均沿第一方向延伸，且两端分别对齐；多个第一导电插塞沿第一方向按预设距离递进排列；第二导电单元包括位于衬底中的第二沟槽、位于第二沟槽内表面的第二介质层、以及填充于第二沟槽中并覆盖第二介质层的第二导电层；多个第二导电层平行排布并均沿第一方向延伸，且两端分别对齐；多个第二导电插塞沿第一方向按预设距离递进排列。

可选地，多个第一导电插塞与多个第二导电插塞在测试电极上的正投影呈中心对称或轴对称。

可选地，还包括隔离层和多个连接柱，其中，隔离层位于衬底上，第一导电插塞穿过隔离层与测试电极电连接；第一电极经连接柱与第二导电层电连接。

可选地，第一电极和测试电极均为焊盘；焊盘与第一导电插塞直接接触，或者焊盘通过位于晶圆中的导电层与第一导电插塞连接。

可选地，还包括：多个第三导电单元；多个第三导电插塞，与多个第三导电单元一一对应；以及第三电极，分别与每个第三导电单元电连接，测试电极还分别与每个第三导电插塞电连接，并与第三电极间隔设置，使得第三电极与测试电极之间具有第三电阻，其中，沿第二方向，随着第一结构与第二结构之间相对位置的偏差增大，第三导电单元与第三导电插塞接触的数量递增或递减，使第三电阻的电阻值随之改变；第二方向同时垂直于晶圆的厚度方向与第一方向。

可选地，还包括：多个第四导电单元；多个第四导电插塞，与多个第四导电单元一一对应；以及第四电极，分别与每个第四导电单元电连接，测试电极还分别与每个第四导电插塞电连接，并与第四电极间隔设置，使得第四电极与测试电极之间具有第四电阻，其中，沿第二方向，第三导电单元与第四导电单元分别位于测试电极的两侧，且第四导电单元与第四导电插塞接触的数量随着第一结构与第二结构之间相对位置的偏差增大而递增或递减，使第四电阻的电阻值随之改变。

可选地，沿第二方向，在第一结构与第二结构之间的相对距离不超过预设值的情况下，第三电阻与第四电阻的电阻值相同；在第一结构与第二结构之间的相对距离大于预设值的情况下，随着第一结构与第二结构之间相对位置的偏差增大，第三电阻与第四电阻的电阻值变化的趋势相反，且变化量相同。

本实用新型实施例提供的晶圆的测试结构，由于与第一导电插塞电接触的第一导电单元共同构成第一电阻，且与第一导电插塞接触的第一导电单元的数量会随半导体器件中两个套刻结构之间相对偏差距离的变化而变化，使得第一电阻的电阻值相应变化。因此，能够以电阻值的变化情况推算出两个套刻结构之间相对偏差的距离和方向。所以当半导体器件制作完成后，仅需提取出第一电阻的电阻值这一参数，即可得到两次光刻步骤对应的两个结构之间相对的偏差距离与方向。

进一步地，通过在测试电极两侧对应设置两组导电单元和导电插塞，使得通过比较两个电阻值的大小即可确定半导体器件两个结构之间相对的偏差距离和偏差方向，减少工艺过程中公差的影响，进一步提高了测试结果的准确性。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本申请的一些实施例，而非对本申请的限制。

图1a与图1b分别示出了本实用新型实施例的晶圆中半导体器件的结构示意图。

图2示出了本实用新型实施例的晶圆的结构示意图。

图3示出了图2中测试结构200b的结构示意图。

图4示出了图3中虚框处的部分放大结构示意图。

图5a示出了测试结构200b沿图4中AA线及沿线的截面图。

图5b示出了测试结构200b沿图4中BB线及沿线的截面图。

图5c示出了测试结构200b沿图4中CC线及沿线的截面图。

图5d示出了测试结构200b沿图4中DD线及沿线的截面图。

图6a至图6c、图7、图8a至图8d示出了本实用新型实施例的测试原理示意图。

具体实施方式

以下将参照附图更详细地描述本实用新型。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

本实用新型可以以各种形式呈现，以下将描述其中一些示例。

图1a与图1b分别示出了本实用新型实施例的晶圆中的半导体器件的结构示意图。

如图1a所示，半导体器件100包括：衬底101、第一结构12、隔离层140、第二结构150以及焊盘160。在本实施例中，第一结构包括12：位于衬底101中的沟槽110、位于沟槽110内表面的介质层120以及填充在沟槽110中并覆盖介质层120的导电层130。第二结构150包括位于隔离层140的导电柱。焊盘160覆盖于隔离层140上，并通过第二结构150与导电层130电连接。

在形成第一结构12的步骤中，需要先采用第一掩模形成光刻图案，然后根据光刻图案对衬底101进行刻蚀从而形成沟槽110，之后在沟槽110中依次形成介质层120与导电层130。在形成第二结构150的步骤中，需要先采用第二掩模形成光刻图案，然后根据光刻图案对隔离层140进行刻蚀形成接触孔，然后在接触孔中填充导电材料。在本实施例中，第一结构12与第二结构150之间的相对位置精度是由两次光刻图案的套刻精度决定的，如果两次光刻的套刻精度不达标，就会导致第一结构12与第二结构150之间的相对位置发生偏差，也即两次光刻的重合精度会决定第一结构12与第二结构150之间的相对位置偏差，严重时，如图1b所示，第二结构150未能与导电层130形成接触，焊盘160也未能与导电层130形成电连接，导致半导体器件100失效。

图2示出了本实用新型实施例的晶圆的结构示意图。

如图2所示，晶圆10包括多个半导体器件100与测试结构，一般多个半导体器件100按行和列的形式呈阵列式排布，相邻半导体器件100之间的区域为划片道11。本实施例中，测试结构位于划片道11中。根据测试目的不同，测试结构可以为多种，比如图2中示出了四种测试结构，其中，测试结构200a用于测量半导体器件100的第一结构12与第二结构150之间在第一方向上(X轴方向)的相对位置偏差。测试结构200b和200c均用于测量半导体器件100的第一结构12与第二结构150之间分别在X轴、Y轴方向的相对位置偏差。测试结构200d用于测量半导体器件100的第一结构12与第二结构150之间在第二方向(Y轴方向)上的相对位置偏差。

在本实施例中，X轴方向与Y轴方向相互垂直，并且X轴方向与Y轴方向均垂直于晶圆10的厚度方向。其中X轴方向定义为半导体器件100按行排列的方向，Y轴方向定义为半导体器件100按列排列的方向。在一些其他实施例中，X轴方向与Y轴方向可以互换，或者在垂直于晶圆10的厚度方向的平面上，可以根据需要对X轴方向与Y轴方向进行其他设置和定义。

本领域技术人员还可以根据实际测试需要，仅在划片道11中设置测试结构200a、测试结构200b、测试结构200c以及测试结构200d中的一种、两种或三种组合。

在其它实施例中，也可以将上述测试结构中的一种或多种设置在半导体器件100的位置上，即在原本用于设置半导体器件100的某些区域设置测试结构。

图3示出了图2中测试结构200b的结构示意图，图4示出了图3中虚框处的放大结构示意图。图5a示出了沿图4中AA线及沿线的截面图，图5b示出了沿图4中BB线及沿线的截面图，图5c示出了沿图4中CC线及沿线的截面图，图5d示出了沿图4中DD线及沿线的截面图。

如图3、图4、图5a至图5d所示，测试结构200b包括：多对一一对应的第一导电单元21与第一导电插塞251、多对一一对应的第二导电单元22与第二导电插塞252、多对一一对应的第三导电单元23与第三导电插塞253、多对一一对应的第四导电单元24与第四导电插塞254。

此外，测试结构200b还包括作为测试点的第一电极261、第二电极262、第三电极263、第四电极264和测试电极260。其中，沿X轴方向，第一电极261和第二电极262分别位于测试电极260的两侧；沿Y轴方向，第三电极263和第四电极264分别位于测试电极260的两侧。

第一电极261分别与每个第一导电单元21电连接，第二电极262分别与每个第二导电单元22电连接，第三电极263分别与每个第三导电单元23电连接，第四电极264分别与每个第四导电单元24电连接。测试电极260分别与每个第一导电插塞251、每个第二导电插塞252、每个第三导电插塞253和每个第四导电插塞254电连接。

在本实施例中，第一导电单元21包括：位于衬底101中的第一沟槽211、位于第一沟槽211内表面的第一介质层221以及填充在第一沟槽211中并覆盖第一介质层221的第一导电层231。第二导电单元22包括：位于衬底101中的第二沟槽212、位于第二沟槽212内表面的第二介质层222以及填充在第二沟槽212中并覆盖第二介质层222的第二导电层232。第三导电单元23包括：位于衬底101中的第三沟槽213、位于第三沟槽213内表面的第三介质层223以及填充在第三沟槽213中并覆盖第三介质层223的第三导电层233。第四导电单元24包括：位于衬底101中的第四沟槽214、位于第四沟槽214内表面的第四介质层224以及填充在第四沟槽214中并覆盖第四介质层224的第四导电层234。

测试结构200b的第一导电单元21、第二导电单元22、第三导电单元23以及第四导电单元24均与半导体器件100的第一结构12共用第一掩模，对应于同一光刻步骤中形成的光刻图案。即在采用第一掩模所形成的光刻图案中，同时定义出第一导电单元21、第二导电单元22、第三导电单元23、第四导电单元24以及第一结构12。优选地，测试结构200b的第一导电单元21、第二导电单元22、第三导电单元23以及第四导电单元24均与半导体器件100的第一结构12在相同步骤中形成。

测试结构200b的第一导电插塞251、第二导电插塞252、第三导电插塞253以及第四导电插塞254均与半导体器件100的第二结构150共同对准于第二掩模。即在采用第二掩模所形成的光刻图案中，同时定义出第一导电插塞251、第二导电插塞252、第三导电插塞253、第四导电插塞254以及第二结构150。优选地，测试结构200b的第一导电插塞251、第二导电插塞252、第三导电插塞253以及第四导电插塞254均与半导体器件100的第二结构150在相同步骤中形成。

因此，半导体器件100的第一结构12与第二结构150之间的相对位置偏差会同步体现在第一导电单元21与第一导电插塞251、第二导电单元22与第二导电插塞252、第三导电单元23与第三导电插塞253以及第四导电单元24与第四导电插塞254之间的相对位置偏差中。

在本实施例中，第一结构12与第二结构150之间相对位置的偏差是二者之间的实际相对位置与达到套刻精度要求位置之间的误差。第一导电单元21与第一导电插塞251之间的相对位置偏差是二者之间的实际相对位置与预设相对位置之间的误差。并且，若第一结构12与第二结构150达到了套刻精度要求，即二者未发生相对位置偏差，第一导电单元21与第一导电插塞251也达到了其预设相对位置。比如图1a示出了半导体器件100的第一结构12与第二结构150之间未发生相对偏差条件下的结构，图4示出了此种情况下第一导电单元21与第一导电插塞251处于预设相对位置下的结构：在总个数均为2n+1(n为正整数)的第一导电单元21和第一导电插塞251中，仅有n+1个第一导电单元21与n+1个第一导电插塞251一一对应电接触。同理，其它导电单元与导电插塞的相对位置偏差的定义与前述类似，不赘述。

在本实施例中，与第一导电插塞251接触的第一导电单元21并联共同构成第一电阻R1，与第二导电插塞252接触的第二导电单元22并联共同构成第二电阻R2，与第三导电插塞253接触的第三导电单元23并联共同构成第一电阻R3，与第四导电插塞254接触的第四导电单元24并联共同构成第一电阻R4。考虑到导电插塞的电阻很小，所以在本实施例中，为方便说明与计算，第一电阻R1至第四电阻R4的构成均忽略了导电插塞。

如图4所示，在本实施例中，多个第一导电插塞251与多个第二导电插塞252在测试电极260上的正投影呈轴对称，多个第三导电插塞253与多个第四导电插塞254在测试电极260上的正投影呈轴对称。在一些其他实施例中，多个第一导电插塞251与多个第二导电插塞252在测试电极260的正投影呈中心对称，多个第三导电插塞253与多个第四导电插塞254在测试电极260上的正投影呈中心对称。

在一些优选的实施例中，每个第一导电单元21与每个第二导电单元22的形状尺寸、电阻值均相同。多个第一导电单元21平行排布，并且每个第一导电单元21均沿X轴方向延伸，每个第一导电单元21靠近第一导电插塞251的一端对齐。比如图3和图4中，第一沟槽211(及第一导电层231)在衬底101上的正投影呈长方形，且长边方向平行于X轴方向，多个长方形沿Y轴方向排列且两端对齐。同样，多个第二导电单元22平行排布，并且每个第二导电单元22均沿X轴方向延伸，每个第二导电单元22靠近第二导电插塞252的一端对齐。

沿Y轴方向排布的多个第一导电插塞251和多个第二导电插塞252中，依次相邻的每个第一导电插塞251沿着X轴方向正向递进分布，递进的距离均为d1；第二导电插塞252沿着X轴方向反向递进分布，递进的距离均为d2，并且d1与d2相等，为第一预设距离，第一预设距离例如为10nm。这样沿X轴方向，当第一结构12与第二结构150的相对位置偏差每增加10nm，则第一导电插塞251与第一导电单元21接触的数量减少一个，第一电阻R1随之增大；同时第二导电插塞252与第二导电单元22接触的数量增加一个，第二电阻R2随之减小。

类似的，每个第三导电单元23与每个第四导电单元24的形状尺寸、阻值均相同。每个第三导电单元23平行排布，并且均沿Y轴方向延伸，每个第三导电单元23靠近第三导电插塞253的一端对齐。同理，每个第四导电单元24平行排布，并且均沿Y轴方向延伸，每个第四导电单元24靠近第四导电插塞254的一端对齐。第三导电插塞253在Y轴方向正向递进分布，递进的距离均为d3，第四导电插塞254在Y轴方向反向递进分布，递进的距离均为d4，并且d3与d4相等，为第二预设距离，第二预设距离例如为10nm。这样沿Y轴方向，当第一结构12相对于第二结构150的距离偏差每增加10nm，则第三导电插塞253与第三导电单元23接触的数量以及第三电阻R3随之变化；同时第四导电插塞254与第四导电单元24接触的数量以及第四电阻R4也随之变化。

进一步参考图5a至图5d，测试结构200b还包括：隔离层240和多个连接柱255。其中，隔离层240位于衬底101的表面上，用于隔离衬底101与作为测试点的测试电极260、第一电极261、第二电极262、第三电极263以及第四电极264。每个第一导电插塞251、每个第二导电插塞252、每个第三导电插塞253以及每个第四导电插塞254均穿过隔离层240并与测试电极260相连。多个连接柱255穿过隔离层240。第一电极261经连接柱255与每个第一导电层231电连接，第二电极262经连接柱255与每个第二导电层232电连接，第三电极263经连接柱255与每个第三导电层233电连接，第四电极264经连接柱255与每个第四导电层234电连接。

在本实施例中，上述测试点均为焊盘。具体地，作为测试点的焊盘可以与导电插塞(及连接柱255)直接接触而形成电连接；或者，作为测试点的焊盘通过设置于晶圆10中间的某一导电层(材质比如是金属或掺杂多晶硅)与导电插塞(及连接柱255)间接接触而形成电连接。

在一些优选的实施例中，半导体器件100的隔离层140与测试结构200b中的隔离层240在同一步骤中形成；半导体器件100的焊盘160与测试结构200b中的测试电极260、第一电极261、第二电极262、第三电极263以及第四电极264在同一步骤中形成。

图6a至图6c、图7、图8a至图8d示出了本实用新型实施例的测试原理示意图，其中，图8a示出了沿图7中AA线及沿线的截面图，图8b示出了沿图7中BB线及沿线的截面图，图8c示出了沿图7中CC线及沿线的截面图，图8d示出了沿图7中DD线及沿线的截面图。

如图6a所示，理想情况下，沿X轴(或Y轴)方向，第一结构12与第二结构150之间的相对距离(即第一结构12的中心到第二结构150的中心距离)为H。在实际生产工艺中，只要第一结构12与第二结构150之间的相对距离在H±h(h为套准容差)的范围内，都视为二者处于预设相对位置，未发生偏差，达到了套刻精度要求。

如图6b所示，沿X轴(或Y轴)方向，半导体器件100中的第一结构12与第二结构150之间的相对距离为H+h1，h1＞h，则二者的相对位置发生偏差，且偏差距离为h1。

如图6c所示，沿X轴(或Y轴)方向，半导体器件100中的第一结构12与第二结构150之间的相对距离为H-h2，h2＞h，则二者的相对位置发生偏差，偏差距离为h2。

如图7、图8a以及图8b所示，沿X轴方向，在半导体器件100中的第一结构12与第二结构150之间的相对位置发生偏差的情况下，例如第二结构150沿X轴方向偏移，测试结构200b的多个第一导电插塞251也会沿X轴方向正向移动，与第一导电插塞251电接触的第一导电单元21的数量减少，由多个第一导电单元21并联构成的第一电阻R1增大。同时，与第二导电插塞252电接触的第二导电单元22的数量增加，由多个第二导电单元22并联构成的第二电阻R2减小。

在一些实施例中，可以仅通过第一电阻R1的电阻值表征半导体器件100的第一结构12与第二结构150之间相对位置的偏差。其中，偏差方向可以通过第一电阻R1与预设电阻值R10的大小情况判断。其中预设电阻值R10定义为第一导电单元21与第一导电插塞251处于预设相对位置时，由多个第一导电单元21并联构成的电阻的电阻值，具体可以根据第一导电单元21的材质、形状、尺寸等因素确定。比如图3所示的测试结构中，R10为n+1个第一导电单元21与n+1个第一导电插塞251一一对应接触时的并联电阻。当R1大于R10，可以判断出第二结构150相对于第一结构12沿X轴方向正向偏移。偏差距离可以通过测得的第一电阻R1的值按预设比例转化获得。例如在第一电阻R1的电阻值表明与第一导电插塞251电接触的第一导电单元21数量减少一个时，第二结构150相对于第一结构12沿X轴方向正向约偏移10nm。

同理，在一些实施例中，可以仅通过第二电阻R2的值表征半导体器件100的第一结构12与第二结构150之间相对位置的偏差。其中，偏差方向可以通过第二电阻R2相对于预设电阻值R20的大小情况判断。其中预设电阻值R20定义为第二导电单元22与第二导电插塞252处于预设相对位置时，由多个第二导电单元22并联构成的电阻的电阻值，具体可以根据第二导电单元22的材质、形状、尺寸等因素确定。例如当R2大于R20，可以判断出第二结构150相对于第一结构12沿X轴方向反向偏移，偏差距离可以通过测得的第二电阻R2的值按预设比例转化获得。例如在第二电阻R2的电阻值表明与第二导电插塞252电接触的第二导电单元22数量减少一个时，第二结构150相对于第一结构12沿X轴方向反向偏移10nm。

在一些优选实施例中，可以通过第一电阻R1与第二电阻R2共同确定半导体器件100的第一结构12与第二结构150之间相对位置的偏差。例如在第一结构12和第二结构150之间沿X轴方向未发生相对偏差的状态下，将第一电阻R1与第二电阻R2的值设置为相等。在测得第一电阻R1大于第二电阻R2时，可以判断出第二结构150相对于第一结构12沿X轴正向偏移，在第一电阻R1小于第二电阻R2时，可以判断出第二结构150相对于第一结构12沿X轴反向偏移。

在一些更为优选地实施例中，可以通过第一电阻R1与第二电阻R2的值共同表征第一结构12与第二结构150之间相对位置的偏差。由于第一导电插塞251和第二导电插塞252均与测试电极260相连，因此，第一电阻R1与第二电阻R2经测试电极260串联。例如，将第一导电单元21与第二导电单元22的个数设置为相同，均为2n+1个(n为正整数)。在具体的实施例中，将每个第一导电单元21与每个第二导电单元22的阻值均设置为相等，在对应第一结构12和第二结构150之间沿X轴方向未发生相对偏差时的情况下，第一导电单元21与第一导电插塞251接触的数量为n+1个，第二导电单元22与第二导电插塞252接触的数量为n+1个。在实际测量时，通过下式(I)获得偏移量参数△X：

其中，R_a为每个第一导电单元21和每个第二导电单元22的电阻值，R₁₂为第一电阻R1与第二电阻R2串联后的电阻值。第二结构150相对于第一结构12沿X轴的偏差距离可以通过测得的偏移量参数△X按预设比例转化获得。采用偏移量参数△X获得的偏差距离可以减少工艺过程中公差的影响，提高测试结果的准确性和可靠性。

如图7、图8c以及图8d所示，沿Y轴方向，在半导体器件100中的第一结构12与第二结构150之间的相对位置发生偏差的情况下，例如第二结构150沿Y轴方向偏移，测试结构200b的多个第三导电插塞253也会沿Y轴方向正向移动，与第三导电插塞253电接触的第三导电单元23的数量减少，由多个第三导电单元23并联构成的第三电阻R3增大；同时，与第四导电插塞254电接触的第四导电单元24的数量增加，由多个第四导电单元24并联构成的第四电阻R4减小。

在一些实施例中，可以仅通过第三电阻R3或仅通过第四电阻R4的值表征半导体器件100的第一结构12与第二结构150在Y轴方向上相对位置的偏差。其中，偏差方向可以通过第三电阻R3的变化情况判断，偏差距离可以通过第三电阻R3的增加量或减少量确定。具体过程与前述通过第一电阻R1(或第二电阻R2)判断第二结构150相对于第一结构12在X轴方向上的偏差情况类似，不赘述。

在一些实施例中，可以通过第三电阻R3与第四电阻R4的值共同表征半导体器件100的第一结构12与第二结构150之间相对位置的偏差。例如将第三电阻R3与第四电阻R4的初始值设置为相等，以对应第一结构12和第二结构150之间沿Y轴方向未发生相对偏差时的状态。在测得第三电阻R3大于第四电阻R4时，可以判断出第二结构相对于第一结构12沿Y轴方向正向偏移，在第三电阻R3小于第四电阻R4时，可以判断出第二结构150相对于第一结构12沿Y轴方向反向偏移。

在一些实施例中，可以通过第三电阻R3与第四电阻R4共同表征半导体器件100的第一结构12与第二结构150之间相对位置的偏差。由于多个第三导电插塞253和第四导电插塞254均与测试电极260相连，因此，第三电阻R3与第四电阻R4经测试电极260串联。例如，将第三导电单元23与第四导电单元24的个数设置为相同，均为2m+1个(m为正整数)，在对应第一结构12和第二结构150之间沿Y轴方向未发生相对偏差的情况下，与第三导电插塞253接触的第三导电单元23的数量为m+1个，与第四导电插塞254接触的第四导电单元24的数量为m+1个。

在实际测量时，通过下式(II)获得偏移量参数△Y：

其中，R_b为每个第三导电单元23和每个第四导电单元24的阻值，R₃₄为第三电阻R3与第四电阻R4串联后的电阻值。第二结构150相对于第一结构12沿Y轴的偏差距离可以通过测得的偏移量参数△Y按预设比例转化获得。采用偏移量参数△Y获得的偏差距离可以减少工艺过程中公差的影响，提高测试结果的准确性和可靠性。

与测试结构200b相比，图2中的测试结构200a不包括第三导电单元23、第三导电插塞253、第四导电单元24以及第四导电插塞254；测试结构200c不包括第二导电单元22、第二导电插塞252、第三导电单元23以及多个第三导电插塞253；测试结构200d不包括第一导电单元21、第一导电插塞251、第二导电单元22以及第二导电插塞252。测试结构200a、测试结构200c以及测试结构200d的测试原理与测试结构200b类似，此处不再赘述。

在本实用新型实施例提供的晶圆的测试结构中，由于与第一导电插塞电接触的第一导电单元共同构成第一电阻，且与第一导电插塞接触的第一导电单元的数量会随半导体器件中两个套刻结构之间偏差距离的变化而变化，使得第一电阻的电阻值相应变化。因此，该测试结构能够以电阻值的变化情况推算出半导体器件两个套刻结构之间的偏差距离和偏差方向。所以当半导体器件制作完成后，仅需提取出第一电阻的电阻值这一参数，即可得到两次光刻步骤对应的两个结构之间的偏差距离与方向。

进一步地，通过在测试电极两侧对应设置两组导电单元和导电插塞，使得通过比较两个电阻值的大小即可确定半导体器件两个套刻结构之间相对位置的偏差距离和偏差方向，减少工艺过程中公差的影响，进一步提高了测试结果的准确性。

进一步的，还通过设置多对第二导电单元和第二导电插塞、多对第三导电单元和第三导电插塞、多对第四导电单元和第四导电插塞中的一种或组合增加了测试结构的检测方向和/或检测准确性。

本实用新型实施例提供的晶圆的测试结构可以用于例如沟槽型VDMOS器件、沟槽型IGBT器件以及SGT(屏蔽栅/分离栅)MOSFET器件的测试。

本实用新型实施例提供的晶圆的测试结构可以伴随半导体器件的加工过程产生，并且不会被破坏，通过合理的设计，可以对任意两个版层的重合精度进行电学测试。与此同时，利用晶圆上的无效区域(如划片道)进行测试结构的配置，且该测试结构是与器件同步形成，无需额外增加工艺制程，不会增加额外成本。此外，电学测试的精度不低于光学测量的精度，并且可以在同一个结构上施加不同的偏置条件而获得准确的结果，而无需反复测试多个结构，因此在降低了测量难度的同时保证了测量结果的准确性。该测试结构尤其适用于无法采用光学手段确定套刻精度的情况。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本实用新型的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本实用新型的范围。本实用新型的范围由所附权利要求及其等价物限定。不脱离本实用新型的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本实用新型的范围之内。

Claims (10)

1.一种晶圆的测试结构，其特征在于，所述晶圆包括至少一个半导体器件，所述半导体器件具有套刻的第一结构和第二结构；所述测试结构包括：

多个第一导电单元；

多个第一导电插塞，与所述多个第一导电单元一一对应；

第一电极，分别与每个所述第一导电单元电连接；以及

测试电极，分别与每个所述第一导电插塞电连接，并与所述第一电极间隔设置，使得所述第一电极与所述测试电极之间具有第一电阻，

其中，沿第一方向，随着所述第一结构与所述第二结构之间相对位置的偏差增大，所述第一导电单元与所述第一导电插塞接触的数量递增或递减，使所述第一电阻的电阻值随之改变；

所述第一方向垂直于所述晶圆的厚度方向。

2.根据权利要求1所述的测试结构，其特征在于，还包括：

多个第二导电单元；

多个第二导电插塞，与所述多个第二导电单元一一对应；以及

第二电极，分别与每个所述第二导电单元电连接，

所述测试电极还分别与每个所述第二导电插塞电连接，并与所述第二电极间隔设置，使得所述第二电极与所述测试电极之间具有第二电阻，

其中，沿所述第一方向，所述第一导电单元与所述第二导电单元分别位于所述测试电极的两侧，且所述第二导电单元与所述第二导电插塞接触的数量随着所述第一结构与所述第二结构之间相对位置的偏差增大而递增或递减，使所述第二电阻的电阻值随之改变。

3.根据权利要求2所述的测试结构，其特征在于，沿所述第一方向，

在所述第一结构与所述第二结构之间的相对距离不超过预设值的情况下，所述第一电阻与所述第二电阻的电阻值相同；

在所述第一结构与所述第二结构之间的相对距离大于预设值的情况下，随着所述第一结构与所述第二结构之间相对位置的偏差增大，所述第一电阻与所述第二电阻的电阻值变化的趋势相反，且变化量相同。

4.根据权利要求3所述的测试结构，其特征在于，所述第一导电单元的数量为2n+1，其中n为正整数；在所述第一结构与所述第二结构之间的相对距离不超过预设值的情况下，所述第一导电单元与所述第一导电插塞接触的数量为n+1。

5.根据权利要求4所述的测试结构，其特征在于，所述第一导电单元包括位于衬底中的第一沟槽、位于第一沟槽内表面的第一介质层、以及填充于所述第一沟槽中并覆盖所述第一介质层的第一导电层；

多个所述第一导电层平行排布并均沿所述第一方向延伸，且两端分别对齐；多个所述第一导电插塞沿所述第一方向按预设距离递进排列；

所述第二导电单元包括位于所述衬底中的第二沟槽、位于所述第二沟槽内表面的第二介质层、以及填充于所述第二沟槽中并覆盖所述第二介质层的第二导电层；

多个所述第二导电层平行排布并均沿所述第一方向延伸，且两端分别对齐；多个所述第二导电插塞沿所述第一方向按所述预设距离递进排列。

6.根据权利要求5所述的测试结构，其特征在于，多个所述第一导电插塞与多个所述第二导电插塞在所述测试电极上的正投影呈中心对称或轴对称。

7.根据权利要求5所述的测试结构，其特征在于，还包括隔离层和多个连接柱，其中，所述隔离层位于衬底上，所述第一导电插塞穿过所述隔离层与所述测试电极电连接；所述第一电极经所述连接柱与所述第二导电层电连接。

8.根据权利要求1-7任一项所述的测试结构，其特征在于，所述第一电极和所述测试电极均为焊盘；所述焊盘与所述第一导电插塞直接接触，或者所述焊盘通过位于所述晶圆中的导电层与所述第一导电插塞连接。

9.根据权利要1-7任一项所述的测试结构，其特征在于，还包括：

多个第三导电单元；

多个第三导电插塞，与所述多个第三导电单元一一对应；以及

第三电极，分别与每个所述第三导电单元电连接，

所述测试电极还分别与每个所述第三导电插塞电连接，并与所述第三电极间隔设置，使得所述第三电极与所述测试电极之间具有第三电阻，

其中，沿第二方向，随着所述第一结构与所述第二结构之间相对位置的偏差增大，所述第三导电单元与所述第三导电插塞接触的数量递增或递减，使所述第三电阻的电阻值随之改变；

所述第二方向同时垂直于所述晶圆的厚度方向与所述第一方向。

10.根据权利要求9所述的测试结构，其特征在于，还包括：

多个第四导电单元；

多个第四导电插塞，与所述多个第四导电单元一一对应；以及

第四电极，分别与每个所述第四导电单元电连接，

所述测试电极还分别与每个所述第四导电插塞电连接，并与所述第四电极间隔设置，使得所述第四电极与所述测试电极之间具有第四电阻，

其中，沿所述第二方向，所述第三导电单元与所述第四导电单元分别位于所述测试电极的两侧，且所述第四导电单元与所述第四导电插塞接触的数量随着所述第一结构与所述第二结构之间相对位置的偏差增大而递增或递减，使所述第四电阻的电阻值随之改变。

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