JP2011013179A

JP2011013179A - 圧力センサ及び圧力センサの製造方法

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Publication number: JP2011013179A
Application number: JP2009159762A
Authority: JP
Inventors: Hiroshi Tojo; 博史東條; Masayuki Yoneda; 雅之米田
Original assignee: Azbil Corp
Current assignee: Azbil Corp
Priority date: 2009-07-06
Filing date: 2009-07-06
Publication date: 2011-01-20
Also published as: KR101196064B1; KR20110004296A; US20110001199A1; CN101943623B; CN101943623A

Abstract

【課題】リーク電流に起因する特性異常を防ぐことができる圧力センサ及び圧力センサの製造方法を提供すること。
【解決手段】拡散抵抗配線６が形成された第２半導体層３と、第２半導体層３上に形成された絶縁膜７と、絶縁膜７の上に形成される外部導電部８と、を備える圧力センサ１００であって、絶縁膜７には、外部導電部８と拡散抵抗配線６とを電気的に接続するコンタクト９が形成されており、外部導電部８は、第２半導体層３上の拡散抵抗配線６が形成される範囲に相当する範囲内に形成されている。
【選択図】図４

Description

本発明は圧力センサ及び圧力センサの製造方法に関し、特にダイアフラムを有する圧力センサ及び当該圧力センサの製造方法に関する。

半導体のピエゾ抵抗効果を利用した圧力センサが、小型、軽量、高感度であることから、工業計測、医療などの分野で広く利用されている。特許文献１に記載の圧力センサにおいては、半導体基板のダイアフラム部にピエゾ効果を有する歪みゲージ、抵抗部が形成されている。また、半導体基板上にコンタクトを有する絶縁膜が形成されている。そして、当該コンタクトを介して、絶縁膜上に形成された電極パッドと抵抗部とが接続されている。

特開平０６−１０２１１９号公報

しかしながら、特許文献１に記載の圧力センサでは、絶縁不良に基づくリーク電流を防止することができない。図１４に、特許文献１にかかる圧力センサを模式的に示す。図１４に示すように、電極パッド２０５の下の絶縁膜２０４に傷２０６などがあり、絶縁不良が生じている場合がある。この場合、当該絶縁不良の部分２０６において、電極パッド２０５から半導体基板２０１へのリーク電流が発生してしまう。これにより、歪みゲージ２０２を流れる測定電流に誤差が生じてしまい、検出誤差などの特性異常を引き起こしてしまうという問題がある。また、不要な電流消費が生じてしまう。

本発明は、このような問題点を解決するためになされたものであり、リーク電流に起因する特性異常を防ぐことができる圧力センサ及び圧力センサの製造方法を提供することを目的とする。

本発明にかかる第１の態様にかかる圧力センサは、半導体基板と、絶縁膜と、外部導電部とを備えている。前記半導体基板には内部抵抗部が形成されている。また、前記絶縁膜は、前記半導体基板上に形成されている。また、前記外部導電部は、前記絶縁膜の上に形成されている。また、前記絶縁膜には、前記外部導電部と前記内部抵抗部とを電気的に接続するコンタクトが形成されている。さらに、前記外部導電部は、前記半導体基板上の前記内部抵抗部が形成される範囲に相当する範囲内に形成されている。

本発明にかかる第１の態様によれば、外部導電部が、半導体基板上の内部抵抗部が形成される範囲に相当する範囲内に形成されている。換言すれば、外部導電部は、内部抵抗部が形成されている範囲上に形成されている。これにより、外部導電部の下に位置する絶縁膜に傷などの絶縁不良部がある場合、当該絶縁不良部の下には内部抵抗部が形成されていることとなる。そして、外部導電部と内部抵抗部とは理想的には同電位であるため、絶縁膜に当該絶縁不良部があっても、当該絶縁不良部を介してリーク電流はほとんど発生しない。また、仮に、当該絶縁不良部を介してリーク電流が発生しても、予めコンタクトを介して電気的に接続されている外部導電部から内部抵抗部へ電流が流れるだけである。そのため、圧力センサの特性には影響を与えない。したがって、リーク電流に起因する特性異常を防ぐことができる。

本発明にかかる第２の態様にかかる圧力センサは、半導体基板と、絶縁膜と、外部導電部とを備えている。前記半導体基板には複数の内部抵抗部が形成されている。また、前記絶縁膜は、前記半導体基板上に形成されている。また、前記外部導電部は、前記絶縁膜の上に複数形成されている。また、前記絶縁膜には、前記外部導電部と前記内部抵抗部とを電気的に接続する複数のコンタクトが形成されている。さらに、前記外部導電部は、前記半導体基板上の前記内部抵抗部が形成される範囲に相当する範囲内に形成されている。
本発明にかかる第２の態様によれば、第１の態様と同様の効果が得られる。

また、前記半導体基板は、ｎ型半導体基板であり、前記内部抵抗部は、ｐ型半導体からなり、前記半導体基板の前記内部抵抗部が形成されていない部分には、前記外部導電部と同電位以上で、かつ前記半導体基板の前記内部抵抗部と前記半導体基板の前記内部抵抗部が形成されていない部分との電位差がブレークダウン電圧未満となるように、電圧が印加されていることが好ましい。
また、前記半導体基板は、ｐ型半導体基板であり、前記内部抵抗部は、ｎ型半導体からなり、前記半導体基板の前記内部抵抗部が形成されていない部分には、前記外部導電部と同電位以下で、かつ前記半導体基板の前記内部抵抗部と前記半導体基板の前記内部抵抗部が形成されていない部分との電位差がブレークダウン電圧未満となるように、電圧が印加されていることが好ましい。
これにより、外部導電部から、半導体基板の内部抵抗部が形成されていない部分へ流れる電流を微少量に抑えることができる。したがって、圧力センサの特性異常をより確実に防ぐことができる。

さらに、前記絶縁膜に設けられる前記コンタクトの数は、前記外部導電部の数と同じ、又は、前記外部導電部の数より少ないことが好ましい。
コンタクトの数が多いと、構造的に、圧力以外の応力の影響を受けやすくなってしまう。本発明によれば、コンタクトの数は、必要最小限に抑えられているため、圧力以外の応力が与える影響を低減することができる。

本発明にかかる第３の態様にかかる圧力センサの製造方法は、内部抵抗部形成処理、絶縁膜形成処理、外部導電部形成処理、コンタクト形成処理を備えている。前記内部抵抗部形成処理においては、半導体基板に内部抵抗部を形成する。また、前記絶縁膜形成処理においては、前記半導体基板上に絶縁膜を形成する。前記外部導電部形成処理においては、前記絶縁膜上に外部導電部を形成する。また、前記コンタクト形成処理においては、前記絶縁膜に、前記外部導電部と前記内部抵抗部とを電気的に接続するコンタクトを形成する。さらに、前記外部導電部形成処理において、前記半導体基板上の前記内部抵抗部が形成される範囲に相当する範囲内に前記外部導電部を形成する。

本発明にかかる第３の態様によれば、外部導電部が、半導体基板上の内部抵抗部が形成される範囲に相当する範囲内に形成されている。換言すれば、外部導電部は、内部抵抗部が形成されている範囲上に形成されている。これにより、外部導電部の下に位置する絶縁膜に傷などの絶縁不良部がある場合、当該絶縁不良部の下には内部抵抗部が形成されていることとなる。そして、外部導電部と内部抵抗部とは理想的には同電位であるため、絶縁膜に当該絶縁不良部があっても、当該絶縁不良部を介してリーク電流はほとんど発生しない。また、仮に、当該絶縁不良部を介してリーク電流が発生しても、予めコンタクトを介して電気的に接続されている外部導電部から内部抵抗部へ電流が流れるだけである。そのため、圧力センサの特性には影響を与えない。したがって、リーク電流に起因する特性異常を防ぐことができる。

また、前記コンタクト形成処理において、前記外部導電部の数と同じ数、又は、前記外部導電部の数より少ない数の前記コンタクトを前記絶縁膜に形成することが好ましい。
コンタクトの数が多いと、構造的に、圧力以外の応力の影響を受けやすくなってしまう。本発明によれば、コンタクトの数は、必要最小限に抑えられているため、圧力以外の応力が与える影響を低減することができる。

本発明によれば、リーク電流に起因する特性異常を防ぐことができる。

本発明の実施の形態にかかる圧力センサの構成を示す上面図である。図１に示すセンサチップのＩＩ−ＩＩ断面図である。図１に示すセンサチップのＩＩＩ−ＩＩＩ断面図である。図１に示す圧力センサのＩＶ−ＩＶ部分断面図である。本発明の実施の形態にかかるセンサチップの製造工程を示す図である。本発明の実施の形態にかかるセンサチップの製造工程を示す図である。本発明の実施の形態にかかるセンサチップの製造工程を示す工程断面図である。本発明の実施の形態にかかるセンサチップの製造工程を示す工程断面図である。本発明の実施の形態にかかる圧力センサの形成工程を示す工程断面図である。本発明の実施の形態にかかる圧力センサの形成工程を示す工程断面図である。本発明の実施の形態にかかる圧力センサの形成工程を示す工程断面図である。本発明の実施の形態にかかる圧力センサの形成工程を示す工程断面図である。本発明の実施の形態にかかる圧力センサにおける絶縁膜の絶縁不良が特性に与える影響について説明する断面図である。従来の圧力センサにおける絶縁膜の絶縁不良が特性に与える影響について説明する断面図である。

以下、図面を参照して本発明の実施の形態について説明する。
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図１は、本実施の形態にかかる圧力センサ１００の構成を示す上面図である。図２は、図１に示すセンサチップ１０のＩＩ−ＩＩ断面図であり、図３は、図１に示すセンサチップ１０のＩＩＩ−ＩＩＩ断面図である。本実施の形態にかかる圧力センサ１００は、半導体のピエゾ抵抗効果を利用した半導体圧力センサである。

圧力センサ１００は、半導体基板からなるセンサチップ１０を有している。センサチップ１０は、正方形状になっている。図１に示すように、正方形状のセンサチップ１０の各頂点をＡ、Ｂ、Ｃ、Ｄとする。図１に示すように、右上の角を角Ａ、左下の角を角Ｂ、左上の角を角Ｃ、右下の角を角Ｄとする。角Ａと角Ｂとを結ぶ対角線を対角線ＡＢとする。角Ｃと角Ｄとを結ぶ対角線を対角線ＣＤとする。センサチップ１０は、正方形であるため、対角線ＡＢと対角線ＣＤは直交する。

図２に示すように、センサチップ１０は、基台となる第１半導体層１、絶縁層２、及び第２半導体層３（半導体基板）の３層構造になっている。例えば、センサチップ１０として、第１半導体層１と、０．５μｍ程度の厚さの絶縁層２、及び第２半導体層３からなるＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板を用いることができる。第１半導体層１及び第２半導体層３は、本実施例では、ｎ型単結晶シリコン層から構成されている。絶縁層２は、例えば、ＳｉＯ_２層から構成されている。第１半導体層１の上に、絶縁層２が形成されている。また、絶縁層２の上に、第２半導体層３が形成されている。従って、第１半導体層１と第２半導体層３の間に、絶縁層２が配設されている。絶縁層２は、第１半導体層１をエッチングする際に、エッチングストッパとして機能する。第２半導体層３は、差圧用ダイアフラム４（ダイアフラム部）を構成している。図２に示すように、差圧用ダイアフラム４はチップの中央部分に配設されている。

センサチップ１０の中央部には、差圧を検出するための差圧用ダイアフラム４が設けられている。図２に示すように、第１半導体層１が除去されることで、差圧用ダイアフラム４が形成される。すなわち、差圧用ダイアフラム４では、センサチップ１０が薄くなっている。ここでは、図１に示すように、差圧用ダイアフラム４は、正方形状に形成されている。また、差圧用ダイアフラム４の中心と、センサチップ１０の中心は一致している。すなわち、センサチップ１０の中心点は、対角線ＡＢと対角線ＣＤの交点上にある。そして、差圧用ダイアフラム４は、正方形状のセンサチップ１０に対して、４５°傾いて配置されている。従って、対角線ＡＢは、差圧用ダイアフラム４の対向する２辺の中心を垂直に通る。また、対角線ＣＤは、差圧用ダイアフラム４の対向する他の２辺の中心を垂直に通る。

差圧用ダイアフラム４の表面には、ｐ型の差圧用ゲージ５Ａ〜５Ｄが設けられている。これらの４つの差圧用ゲージ５Ａ〜５Ｄをまとめて差圧用ゲージ５と称する。差圧用ゲージ５が、差圧用ダイアフラム４の端部に設けられている。ここで、正方形の差圧用ダイアフラム４の各辺の近傍に、１つずつ差圧用ゲージ５が設けられている。差圧用ゲージ５は、差圧用ダイアフラム４の各辺の中央の近傍に設けられている。従って、差圧用ダイアフラム４の中心と角Ａの間には、差圧用ゲージ５Ａが配置されている。差圧用ダイアフラム４の中心と角Ｂの間には、差圧用ゲージ５Ｂが配置され、差圧用ダイアフラム４の中心と角Ｃの間には、差圧用ゲージ５Ｃが配置され、差圧用ダイアフラム４の中心と角Ｄの間には、差圧用ゲージ５Ｄが配置されている。差圧用ゲージ５Ａと差圧用ゲージ５Ｂは、センサチップ１０の中心を挟んで対向する。差圧用ゲージ５Ｃと差圧用ゲージ５Ｄは、センサチップ１０の中心を挟んで対向する。

差圧用ゲージ５はピエゾ抵抗効果を有する歪ゲージである。従って、センサチップ１０が歪むと、各差圧用ゲージ５Ａ〜５Ｄの抵抗が変化する。なお、センサチップの上面には、各差圧用ゲージ５Ａ〜５Ｄと接続されるp型の拡散抵抗配線６Ａ〜６Ｄが形成されている。例えば、図１に示すように、拡散抵抗配線６Ａ〜６Ｄは、平面視略Ｕ字形状に形成されている。そして、拡散抵抗配線６Ａ〜６Ｄの端部は、各差圧用ゲージ５Ａ〜５Ｄの両端に接続されている。また、差圧用ゲージ５Ａ〜５Ｄと拡散抵抗配線６Ａ〜６Ｄの組み合わせでブリッジ回路が形成される。差圧用ダイアフラム４によって隔てられた空間の圧力差によって、差圧用ダイアフラム４が変形する。差圧用ゲージ５は、差圧用ダイアフラム４の変形量に応じて抵抗が変化する。この抵抗変化を検出することで、圧力を測定することができる。差圧用ゲージ５は、図２、及び図３に示すように、センサチップ１０の表面に形成されている。

４つの差圧用ゲージ５Ａ〜５Ｄは、互いに平行に配置されている。すなわち、４つの差圧用ゲージ５Ａ〜５Ｄの長手方向は対角線ＡＢに沿って設けられている。そして差圧用ゲージ５Ａ〜５Ｄの長手方向の両端に、拡散抵抗配線６Ａ〜６Ｄが接続される。差圧用ゲージ５は、センサチップ１０の結晶面方位（１００）において、ピエゾ抵抗係数が最大となる＜１１０＞の結晶軸方向と平行に形成される。
なお、本発明にかかる圧力センサ１００のブリッジ回路パターンは、図１に限られるものではない。

また、図１に示すように、拡散抵抗配線６の幅は、比較的広くなっている。これにより、拡散抵抗配線６の抵抗値は比較的低くなっている。一方、図１に示すように、差圧用ゲージ５の幅は、比較的狭くなっている。これにより、差圧用ゲージ５の抵抗値は比較的高くなっている。これによって、拡散抵抗配線６と差圧用ゲージ５とが協働して、ブリッジ回路を形成している。

また、ブリッジ回路を形成する差圧用ゲージ５Ａ〜５Ｄ及び拡散抵抗配線６Ａ〜６Ｄは、後述するコンタクト９Ａ〜９Ｄを除いて、図４に示す絶縁膜(酸化膜)７により覆われている。
そして、差圧用ゲージ５と拡散抵抗配線６の組み合わせで形成されるブリッジ回路の各拡散抵抗配線６Ａ〜６Ｄのそれぞれの所定位置には、絶縁膜７の一部を貫通して形成されたコンタクト９Ａ〜９Ｄが形成されている。なお、本実施形態の場合、コンタクト９は、ブリッジ回路への電力印加用に２つ、ブリッジ回路からの出力取り出し用に２つ形成されている。したがって、コンタクト９の個数が差圧用ゲージの個数以下となっている。

次に、本実施の形態にかかる圧力センサ１００の構成について図４を参照しながら説明する。図４は、図１のＩＶ−ＩＶ部分断面図であり、圧力センサ１００の第２半導体層より上層の部分を示す。圧力センサ１００は、図４に示すように、差圧用ゲージ５、拡散抵抗配線６（内部抵抗部）、絶縁膜７、外部導電部８などを備えている。
ここで、外部導電部８は、電極パッド、金属配線などである。

図４に示すように、ｎ型の第２半導体層３の上面部分には、ｐ型の差圧用ゲージ５が形成されている。また、ｎ型の第２半導体層３の上面部分には、ｐ型の差圧用ゲージ５を挟むようにｐ型の拡散抵抗配線６が形成されている。ｐ型の拡散抵抗配線６及び差圧用ゲージ５は、ｎ型の第２半導体層３の差圧用ダイアフラム４に相当する部分に形成されている。
また、ｎ型の第２半導体層３の上には絶縁膜７が形成されている。また、絶縁膜７の上には、外部導電部８が形成されている。また、絶縁膜７には、外部導電部８と拡散抵抗配線６とを電気的に接続するコンタクト９が形成されている。また、絶縁膜７に形成されるコンタクト９の数は、絶縁膜７上に形成される外部導電部８の数と同数となっている。なお、絶縁膜７に形成されるコンタクト９の数は、絶縁膜７上に形成される外部導電部８の数より少なくてもよい。

また、外部導電部８は、ｎ型の第２半導体層３上のｐ型の拡散抵抗配線６が形成される範囲に相当する範囲内に形成されている。換言すれば、外部導電部８は、ｐ型の拡散抵抗配線６が形成されている範囲の上に形成されている。
また、ｎ型の第２半導体層３のｐ型の拡散抵抗配線６及び差圧用ゲージ５が形成されていない部分には、外部導電部８と同電位以上で、かつ、第２半導体層３の拡散抵抗配線６及び差圧用ゲージ５と、第２半導体層３の拡散抵抗配線６及び差圧用ゲージ５が形成されていない部分との電位差がブレークダウン電圧未満となるように、電圧が印加されている。
ここで、第２半導体層３の拡散抵抗配線６及び差圧用ゲージ５と、第２半導体層３の拡散抵抗配線６及び差圧用ゲージ５が形成されていない部分との電位差をブレークダウン電圧未満とするのは、当該電位差がブレークダウン電圧を超えると、圧力センサとして機能しなくなり、さらには圧力センサを破壊させるおそれがあるからである。具体的には、ｎ型の第２半導体層３からｐ型の拡散抵抗配線６及び差圧用ゲージ５に対する逆電圧を大きくしていくと、急激に逆方向電流が流れ出す。そして、この逆電圧が所定のブレークダウン電圧を超えると、逆電流が急激に増加し、圧力センサとして機能しなくなり、さらには圧力センサを破壊させるおそれがある。
なお、第２半導体層３がｐ型半導体基板であり、拡散抵抗配線６及び差圧用ゲージ５がｎ型半導体からなる場合には、第２半導体層の拡散抵抗配線６及び差圧用ゲージ５が形成されていない部分には、外部導電部８と同電位以下で、かつ、第２半導体層３の拡散抵抗配線６及び差圧用ゲージ５と、第２半導体層３の拡散抵抗配線６及び差圧用ゲージ５が形成されていない部分との電位差がブレークダウン電圧未満となるように、電圧が印加されていればよい。

次に、センサチップ１０の製造方法について、図５乃至図８を用いて説明する。図５及び図６は、センサチップ１０の製造方法を示す図であり、センサチップ１０を上から見た構成を示している。図７及び図８は、センサチップ１０の製造方法を示す工程断面図であり、それぞれ、図５のＶＩＩ−ＶＩＩ断面の構成、図６のＶＩＩＩ−ＶＩＩＩ断面の構成を示している。

まず、第１半導体層１と、０．５μｍ程度の厚さの絶縁層２、及び第２半導体層３からなるＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）ウエハを用意する。このＳＯＩウエハを作製するには、Ｓｉ基板中に酸素を注入してＳｉＯ₂ 層を形成するＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩＭｐｌａｎｔｅｄＯＸｙｇｅｎ）技術を用いてもよいし、２枚のＳｉ基板を貼り合わせるＳＤＢ（ＳｉｌｉｃｏｎＤｉｒｅｃｔＢｏｎｄｉｎｇ）技術を用いてもよいし、その他の方法を用いてもよい。なお、第２半導体層３を、平坦化及び薄膜化してもよい。例えば、ＣＣＰ（ＣｏｍｐｕｔｅｒＣｏｎｔｒｏｌｌｅｄＰｏｌｉｓｈｉｎｇ）と呼ばれる研磨法等により、所定の厚さまで、第２半導体層３を研磨する。

第２半導体層３の上面に、不純物拡散あるいはイオン打ち込み法によってｐ型Ｓｉからなる差圧用ゲージ５Ａ〜５Ｂを形成する。具体的には、第２半導体層３の上面に、不純物（例えば、ボロン）を拡散し、差圧用ゲージ５を形成する。また、同様にして、第２半導体層３の上面に、差圧用ゲージ５を挟むように、拡散抵抗配線６を形成する（内部抵抗部形成処理）。これにより、図５及び図７（ａ）に示す構成となる。各ゲージは、図１等で示したように、各ダイアフラムとなる箇所の所定の位置に形成されている。なお、差圧用ゲージ５Ａ〜５Ｄ及び拡散抵抗配線６を、下記に示すダイアフラムの形成工程の後に形成してもよい。

このようにして形成されたＳＯＩウエハの下面にレジスト１１を形成する。レジスト１１のパターンは、公知のフォトリソグラフィー工程によって、第１半導体層１上に形成される。すなわち、感光性樹脂膜を塗布し、露光、現像することで、レジスト１１のパターンが形成される。レジスト１１は、感圧領域（ダイアフラムが形成される領域）に相当する部分に開口部を有している。すなわち、ダイアフラムを形成する部分では、第１半導体層１が露出している。これにより、図７（ｂ）に示す構成となる。

そして、レジスト１１をマスクとして、第１半導体層１をエッチングする。これにより、図６、及び図８（ａ）に示す構成となる。例えば、公知のＩＣＰエッチングなどのドライエッチングを用いて、第１半導体層１をエッチングすることができる。もちろん、ＫＯＨやＴＭＡＨ等の溶液を用いたウェットエッチングにより、第１半導体層１をエッチングしてもよい。第１半導体層１をエッチングすると、差圧用ダイアフラム４が形成される。ここで、絶縁層２がエッチングストッパとして機能している。従って、レジスト１１の開口部からは、絶縁層２が露出している。

そして、レジスト１１及びダイアフラム部４の絶縁層２を除去すると、図８（ｂ）に示す構成となる。これにより、センサチップ１０が完成する。なお、拡散抵抗配線６の形成工程と、歪ゲージの形成工程の順番は特に限定されるものではない。

次に、圧力センサの形成方法について、図９乃至図１２を用いて説明する。図９乃至図１２は、圧力センサの形成工程を示す工程断面図である。

まず、図９に示すように、第２半導体層３の上面全体を酸化させて、絶縁膜７を形成する（絶縁膜形成処理）。なお、第２の半導体層３の上面に、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法、スパッタリング法などにより、絶縁膜７を形成してもよい。
次に、図１０に示すように、フォトリソグラフィー法を用いて、エッチングを行い、コンタクト穴１２を形成する。

次に、図１１に示すように、蒸着法あるいはスパッタリング法を用いて、絶縁膜７の上に、コンタクト穴１２を埋めるように、金属膜１３が形成される（コンタクト形成処理）。これにより、コンタクト穴１２部分にコンタクト９が形成される。
次に、図１２に示すように、エッチングを行って、外部導電部８を形成する（外部導電部形成処理）。このとき、外部導電部８が形成される範囲は、拡散抵抗配線６が形成される範囲に相当する範囲内となるように、金属膜１３をエッチングする。換言すれば、拡散抵抗配線６が形成される範囲の上に外部導電部８が形成されるように、金属膜１３をエッチングする。

本発明の実施の形態１にかかる圧力センサ１００においては、外部導電部８が、第２半導体層３上の拡散抵抗配線６が形成される範囲に相当する範囲内に形成されている。換言すれば、外部導電部８は、拡散抵抗配線６が形成されている範囲上に形成されている。これにより、例えば、図１３に示すように、外部導電部８の下に位置する絶縁膜７に傷などの絶縁不良部１４がある場合、当該絶縁不良部１４の下には拡散抵抗配線６が形成されていることとなる。そして、外部導電部８と拡散抵抗配線６とは理想的には同電位であるため、絶縁膜７に当該絶縁不良部１４があっても、当該絶縁不良部１４を介してリーク電流はほとんど発生しない。また、仮に、当該絶縁不良部１４を介してリーク電流が発生しても、予めコンタクト９を介して電気的に接続されている外部導電部８から拡散抵抗配線６へ電流が流れるだけである。そのため、圧力センサ１００の特性には影響を与えない。したがって、リーク電流に起因する特性異常を防ぐことができる。

また、第２半導体層３はｎ型半導体基板であり、拡散抵抗配線６はｐ型半導体からなり、第２半導体層３の拡散抵抗配線６及び差圧用ゲージ５が形成されていない部分には、外部導電部８と同電位以上で、かつ、第２半導体層３の拡散抵抗配線６及び差圧用ゲージ５と、第２半導体層３の拡散抵抗配線６及び差圧用ゲージ５が形成されていない部分との電位差がブレークダウン電圧未満となるように、電圧が印加されている。
これにより、拡散抵抗配線６から、第２半導体層３の拡散抵抗配線６が形成されていない部分へ流れる電流を微少量に抑えることができる。したがって、圧力センサ１００の特性異常をより確実に防ぐことができる。
なお、第２半導体層３がｐ型半導体基板であり、拡散抵抗配線６がｎ型半導体からなる場合には、第２半導体層３の拡散抵抗配線６及び差圧用ゲージ５が形成されていない部分には、外部導電部８と同電位以下で、かつ、第２半導体層３の拡散抵抗配線６及び差圧用ゲージ５と、第２半導体層３の拡散抵抗配線６及び差圧用ゲージ５が形成されていない部分との電位差がブレークダウン電圧未満となるように、電圧が印加されていればよい。

さらに、絶縁膜７に設けられるコンタクト９の数は、外部導電部８の数と同じ、又は、外部導電部８の数より少ない。
コンタクト９の数が多いと、構造的に、圧力以外の応力の影響を受けやすくなってしまう。本発明によれば、コンタクト９の数は、必要最小限に抑えられているため、圧力以外の応力が与える影響を低減することができる。

なお、本発明にかかる圧力センサ１００における各ゲージなどの配置パターンは本実施の形態に限定されるものではない。
また、外部導電部８が形成される範囲をコントロールすることによって、外部導電部８が形成される範囲が、第２半導体層３上の拡散抵抗配線６が形成される範囲に相当する範囲内となるようにしてもよい。また、拡散抵抗配線６が形成される範囲をコントロールすることによって、外部導電部８が形成される範囲が、第２半導体層３上の拡散抵抗配線６が形成される範囲に相当する範囲内となるようにしてもよい。また、外部導電部８が形成される範囲及び拡散抵抗配線６が形成される範囲の両方をコントロールすることによって、外部導電部８が形成される範囲が、第２半導体層３上の拡散抵抗配線６が形成される範囲に相当する範囲内となるようにしてもよい。
また、本発明は、静圧用のピエゾ抵抗効果を有する歪ゲージを有する圧力センサにも適用可能である。

３第２半導体層（半導体基板）
６Ａ、６Ｂ、６Ｃ、６Ｄ拡散抵抗配線（内部抵抗部）
７絶縁膜
８Ａ、８Ｂ、８Ｃ、８Ｄ外部導電部
９Ａ、９Ｂ、９Ｃ、９Ｄコンタクト
１００圧力センサ

Claims

内部抵抗部が形成された半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜の上に形成される外部導電部と、を備える圧力センサであって、
前記絶縁膜には、前記外部導電部と前記内部抵抗部とを電気的に接続するコンタクトが形成されており、
前記外部導電部は、前記半導体基板上の前記内部抵抗部が形成される範囲に相当する範囲内に形成されている圧力センサ。
複数の内部抵抗部が形成された半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜の上に形成される複数の外部導電部と、を備える圧力センサであって、
前記絶縁膜には、前記外部導電部と前記内部抵抗部とを電気的に接続する複数のコンタクトが形成されており、
複数の前記外部導電部の全てが、前記半導体基板上の複数の前記内部抵抗部が形成される範囲に相当する範囲内に形成されている圧力センサ。
前記半導体基板は、ｎ型半導体基板であり、
前記内部抵抗部は、ｐ型半導体からなり、
前記半導体基板の前記内部抵抗部が形成されていない部分には、前記外部導電部と同電位以上で、かつ前記半導体基板の前記内部抵抗部と前記半導体基板の前記内部抵抗部が形成されていない部分との電位差がブレークダウン電圧未満となるように、電圧が印加されている請求項１又は２に記載の圧力センサ。
前記半導体基板は、ｐ型半導体基板であり、
前記内部抵抗部は、ｎ型半導体からなり、
前記半導体基板の前記内部抵抗部が形成されていない部分には、前記外部導電部と同電位以下で、かつ前記半導体基板の前記内部抵抗部と前記半導体基板の前記内部抵抗部が形成されていない部分との電位差がブレークダウン電圧未満となるように、電圧が印加されている請求項１又は２に記載の圧力センサ。
前記絶縁膜に設けられる前記コンタクトの数は、前記外部導電部の数と同じ、又は、前記外部導電部の数より少ない請求項１乃至４の何れか一項に記載の圧力センサ。
半導体基板に内部抵抗部を形成する内部抵抗部形成処理と、
前記半導体基板上に絶縁膜を形成する絶縁膜形成処理と、
前記絶縁膜上に外部導電部を形成する外部導電部形成処理と、
前記絶縁膜に、前記外部導電部と前記内部抵抗部とを電気的に接続するコンタクトを形成するコンタクト形成処理と、
を備え、
前記外部導電部形成処理において、前記半導体基板上の前記内部抵抗部が形成される範囲に相当する範囲内に前記外部導電部を形成する圧力センサの製造方法。
前記コンタクト形成処理において、前記外部導電部の数と同じ数、又は、前記外部導電部の数より少ない数の前記コンタクトを前記絶縁膜に形成する請求項６に記載の圧力センサの製造方法。