KR100374249B1 - 반도체장치및그제조방법 - Google Patents

반도체장치및그제조방법 Download PDF

Info

Publication number
KR100374249B1
KR100374249B1 KR10-1998-0005464A KR19980005464A KR100374249B1 KR 100374249 B1 KR100374249 B1 KR 100374249B1 KR 19980005464 A KR19980005464 A KR 19980005464A KR 100374249 B1 KR100374249 B1 KR 100374249B1
Authority
KR
South Korea
Prior art keywords
insulating layer
plug
shaped conductive
layer
interlayer insulating
Prior art date
Application number
KR10-1998-0005464A
Other languages
English (en)
Other versions
KR19980079754A (ko
Inventor
미노루 사이토
Original Assignee
오끼 덴끼 고오교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오끼 덴끼 고오교 가부시끼가이샤 filed Critical 오끼 덴끼 고오교 가부시끼가이샤
Publication of KR19980079754A publication Critical patent/KR19980079754A/ko
Application granted granted Critical
Publication of KR100374249B1 publication Critical patent/KR100374249B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38—Doping programmed, e.g. mask ROM
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

반도체 장치 반제품 내에 이전에 형성된 유니트 중에서 선택된 유니트에 1 또는 그 이상의 상층 배선을 추가함으로써 형성된 반도체 장치, 예컨대 게이트 어레이, 마스크 ROM 등에 있어서, 상층 배선은 상기 유니트 중에서 선택된 유니트에만 접속되고, 상층 배선과, 상층 배선 및 상기 유니트를 접속하기 위한 도전경로가 형성된 층 사이에 형성된 공간 또는 절연층에 의해, 상기 유니트들 중에서 선택되지 않은 유니트로부터 절연된다.

Description

반도체 장치 및 그 제조방법
본 발명은 게이트 어레이, 마스크 ROM 등과 같은 반도체 장치 및 그 제조방법에 적용할 수 있는 개량에 관한 것이다. 특히, 본 발명은, 복수의 논리회로와 그것에 직접 접속된 배선이 내부에 형성되고 상층 배선이 그 위에 형성될 예정인 층간 절연층으로 덮여 있는 반도체 장치 반제품(게이트 어레이 반제품, 마스크 ROM 반제품 등) 내에 사전에 제조된 유니트들 중에서 선택된 유니트에 1개 또는 그 이상의 상층 배선을 추가함으로써 제조되는 반도체 장치에 사용가능한 다층 배선에 대한 개량과, 상기 반도체 장치 반제품 위에 다층 배선을 형성하는 방법에 대한 개량에 관한 것이다.
게이트 어레이, 마스크 ROM 등과 같은 몇몇 종류의 반도체 장치 또는 집적회로는, 복수개의 논리회로가 내부에 형성되고 상층 배선이 그 위에 형성될 예정인 층간 절연층으로 덮여 있는 반도체 장치 반제품(게이트 어레이 반제품, 마스크 ROM 반제품 등) 내부에 사전에 형성된 유니트들 중에서 선택된 유니트에 1개 또는 그 이상의 상층 배선을 추가함으로써 형성된다. 즉, 복수개의 논리회로와 그것에 직접 접속된 배선이 내부에 형성되었지만 그것에 접속될 상층 배선은 여전히 형성되지 않은 게이트 어레이 반제품, 마스크 ROM 반제품 등과 같은 반도체 장치 반제품은 반도체 장치에 대한 최종의 기준이 결정되기 전에 형성된다. 최종의 기준이 결정된후에, 개구부는 논리회로에 직접 접속된 배선을 덮는 절연층의 선택된 위치에 형성되고, 플러그 형상의 도전성 부재에 의해 매립되며, 최종의 기준에 따라 수평 형태가 결정된 상층 배선은 플러그 형상의 도전성 부재과 접속되도록 형성된다. 이 제조공정은 최종의 기준이 결정된 후에 수행될 공정을 감소시키고, 최종의 기준이 결정된 후에 수행될 제조기간을 짧게 하는 이점을 갖는다.
상기 이점을 더 높이기 위한 요구를 충족시키기 위해, 또 다른 시스템이 개발되었다. 개량된 시스템에 따르면, 최종의 기준이 결정되기 전에, 플러그 형상의 도전성 부재의 제조공정이 완료되고, 상층 배선의 제조공정은 반도체 장치에 대한 최종 기준이 결정된 후에 선택된 플러그 형상의 도전성 부재에만 적용된다.
이 개량된 시스템은 선택되지 않은 나머지의 플러그 형상의 도전성 부재를 바이패스하는데 상층 배선을 필요로 하는 결점을 수반한다. 이것은 모놀리딕 (monolithic) 전자소자, 예를 들면 반도체 기판 위에 형성된 논리회로를 구성하는 트랜지스터에 접속되는 선택되지 않은 나머지의 플러그 형상의 도전성 부재과 상층 배선을 절연시키는데 필요하다.
따라서, 본 발명의 목적은 복수개의 논리회로와 그것에 직접 접속된 배선이 내부에 형성되고 상층 배선이 형성될 층간 절연층으로 덮여 있는 반도체 장치 반제품(게이트 어레이 반제품, 마스크 ROM 반제품 등) 내에 이전에 형성된 유니트들 중에서 선택된 유니트에 하나 이상의 상층 배선을 추가함으로써 형성되고, 선택되지 않은 나머지의 플러그 형상의 도전성 부재를 바이패스하는데 상층 배선이 필요하지않는 게이트 어레이, 마스크 ROM 등과 같은 반도체 장치를 제공하는 데에 있다.
본 발명의 다른 목적은 상기 반도체 장치의 제조방법을 제공하는 데에 있다.
상기 목적을 달성하기 위해, 본 발명의 제 1 실시예에 따른 반도체 장치는, 복수의 모놀리딕 전자소자가 그 위에 형성된 반도체 기판과, 반도체 기판을 덮는 절연층과, 절연층 위에 배치되고 모놀리딕 전자소자의 전극에 접속되는 복수개의 접촉 패드와, 복수개의 접촉패드를 덮는 층간 절연층과, 층간 절연층을 관통하고 접촉패드와 접속되는 복수개의 플러그 형상의 도전성 부재과, 층간 절연층 위에 배치되고 플러그 형상의 도전성 부재 중에서 선택된 플러그 형상의 도전성 부재과 접속되는 적어도 한 개의 층의 상층 배선을 구비하고, 적어도 한 개의 층의 상층 배선은 접촉패드를 통해서 플러그 형상의 도전성 부재 중에서 선택된 플러그 형상의 도전성 부재와 접속되고, 상층 배선의 하면과 층간 절연층의 상면 사이에 공간이 있어, 적어도 한 개의 층의 상층 배선은 층간 절연층의 표면과 접촉하지 않는다.
상기 목적을 달성하기 위해, 본 발명의 제 2 실시예에 따른 반도체 장치는, 복수개의 모놀리딕 전자소자가 그 위에 형성된 반도체 기판과, 반도체 기판을 덮는 절연층과, 절연층 위에 배치되고 모놀리딕 전자소자의 전극에 접속되는 복수개의 접촉패드와, 복수개의 접촉패드를 덮는 층간 절연층과, 층간 절연층을 관통하고 접촉패드와 접속되는 복수개의 플러그 형상의 도전성 부재과, 층간 절연층 위에 배치되고 플러그 형상의 도전성 부재 중에서 선택된 플러그 형상의 도전성 부재과 접속되는 적어도 한 개의 층의 상층 배선을 구비하고, 적어도 한 개의 층의 상층 배선은 상층 배선과 층간 절연층 사이에 배치된 절연층에 의해 플러그 형상의 도전성부재 중에서 선택되지 않은 플러그 형상의 도전성 부재로부터 절연된다.
상기 목적을 달성하기 위해, 본 발명의 제 1 실시예에 따른 반도체 장치의 제조방법은, 복수개의 모놀리딕 전자소자가 그 위에 형성된 반도체 기판과, 반도체 기판을 덮는 절연층과, 절연층 위에 배치되고 모놀리딕 전자소자의 전극에 접속되는 복수개의 접촉패드와, 복수개의 접촉패드를 덮는 층간 절연층과, 층간 절연층을 관통하고 접촉패드와 접속되는 복수개의 플러그 형상의 도전성 부재를 더 구비한 반도체 장치 반제품을 제조하는 공정과, 층간 절연층 위에 형성된 에칭공정이 수행되는 도전 재료의 층과, 에칭공정이 수행되는 도전 재료의 층 위에 형성된 도전층을 형성하는 공정과, 상기 2개의 공정은 반도체 장치에 대한 기준이 결정되기 전에 수행되고, 플러그 형상의 도전성 부재 중에서 선택되지 않은 플러그 형상의 도전성 부재에 대응하는 위치에서보다 플러그 형상의 도전성 부재 중에서 선택된 플러그 형상의 도전성 부재에 대응하는 위치에서 수평 폭이 더 큰 에칭 마스크를 형성하는 공정과, 에칭 마스크를 사용하여 에칭공정이 수행되는 도전 재료의 층과 도전층을 에칭하여, 도전층으로부터 반도체 장치의 기준에 따라 수평 형태가 결정된 상층 배선과, 에칭공정이 수행되는 도전 재료의 층으로부터 플러그 형상의 도전성 부재 중에서 선택된 플러그 형상의 도전성 부재에만 접속된 접촉패드를 형성하는 공정을 구비한다.
본 발명의 제 1 실시예에 따른 상기 반도체 장치의 제조방법에 있어서, 플러그 형상의 도전성 부재 중에서 선택된 플러그 형상의 도전성 부재에 대응하는 위치에서의 에칭 마스크의 폭은 다른 부분에 대응하는 위치에서의 상층 배선의 예정 폭의 약 2배인 것이 바람직하다.
또한, 본 발명의 제 1 실시예에 따른 상기 반도체 장치의 제조방법에 있어서, 플러그 형상의 도전성 부재와 도전층은 한 개의 재료로 형성되고, 한 개의 공정으로 형성되는 것이 바람직하다.
상기 다른 목적을 달성하기 위해, 본 발명의 제 2 실시예에 따른 반도체 장치의 제조방법은, 복수의 모놀리딕 전자소자가 그 위에 형성된 반도체 기판과, 반도체 기판을 덮는 절연층과, 절연층 위에 배치되고 모놀리딕 전자소자의 전극에 접속되는 복수개의 접촉패드와, 복수개의 접촉패드를 덮는 층간 절연층과, 층간 절연층을 관통하고 접촉패드와 접속되는 복수개의 플러그 형상의 도전성 부재를 더 구비한 반도체 장치 반제품을 제조하고, 반도체 장치에 대한 기준이 결정되기 전에 수행되는 공정과, 플러그 형상의 도전성 부재 중에서 선택된 플러그 형상의 도전성 부재에 대응하는 위치에 개구부를 갖는 절연층을 형성하는 공정과, 절연층 위에 도전층을 형성하는 공정과, 반도체 장치의 기준에 따라 결정된 수평 형태로 도전층을 패터닝하는 공정을 구비한다.
본 발명의 다양한 특징 및 이점과 함께, 본 발명은 이하의 첨부도면을 참조하면서 제공된 보다 상세한 설명으로부터 쉽게 이해할 수 있다.
도 1은 제 1 모드에 따른 방법을 이용하여 수행되는 제조공정 중의, 본 발명의 제 1 실시예에 따른 반도체 장치의 개략 단면도,
도 2는 제 1 모드에 따른 방법을 이용하여 수행되는 제조공정 중의, 본 발명의 제 1 실시예에 따른 반도체 장치의 개략 단면도,
도 3은 제 1 모드에 따른 방법을 이용하여 수행되는 제조공정 중의, 본 발명의 제 1 실시예에 따른 반도체 장치의 개략 단면도,
도 4는 제 1 모드에 따른 방법을 이용하여 수행되는 제조공정 중의, 본 발명의 제 1 실시예에 따른 반도체 장치의 개략 단면도,
도 5는 제 1 모드에 따른 방법을 이용하여 수행되는 제조공정 중의, 본 발명의 제 1 실시예에 따른 반도체 장치의 개략 단면도,
도 6은 제 1 모드에 따른 방법을 이용하여 수행되는 제조공정 중의, 본 발명의 제 1 실시예에 따른 반도체 장치의 개략 평면도,
도 7은 본 발명의 제 1 실시예에 따른 완성된 반도체 장치의 개략 단면도,
도 8은 본 발명의 제 1 실시예에 따른 완성된 반도체 장치의 개략 평면도,
도 9는 제 2 모드에 따른 방법을 이용하여 수행되는 제조공정 중의, 본 발명의 제 1 실시예에 따른 반도체 장치의 개략 단면도,
도 10은 제 2 모드에 따른 방법을 이용하여 수행되는 제조공정 중의, 본 발명의 제 1 실시예에 따른 반도체 장치의 개략 단면도,
도 11은 제 2 모드에 따른 방법을 이용하여 수행되는 제조공정 중의, 본 발명의 제 1 실시예에 따른 반도체 장치의 개략 단면도,
도 12는 제 2 모드에 따른 방법을 이용하여 수행되는 제조공정 중의, 본 발명의 제 1 실시예에 따른 반도체 장치의 개략 평면도,
도 13은 본 발명의 제 1 실시예에 따른 완성된 반도체 장치의 개략 단면도,
도 14는 본 발명의 제 1 실시예에 따른 완성된 반도체 장치의 개략 평면도,
도 15는 제조공정 중의, 본 발명의 제 2 실시예에 따른 반도체 장치의 개략 단면도,
도 16은 제조공정 중의, 본 발명의 제 2 실시예에 따른 반도체 장치의 개략 평면도,
도 17은 제조공정 중의, 본 발명의 제 2 실시예에 따른 반도체 장치의 개략 평면도,
도 18은 본 발명의 제 2 실시예에 따른 완성된 반도체 장치의 개략 평면도.
* 도면의 주요부분에 대한 부호의 설명*
11 : 기판 12 : 논리회로
13 : 필드 절연층 14 : 접촉패드
15 : 층간 절연층 17 : 내화성 금속층
17a : 플러그 형상의 도전성 부재 18 : Si 기판
19 : Al층 20 : 포토레지스트층
이하, 도면을 참조하여, 본 발명의 2개의 실시예에 따른, 게이트 어레이, 마스크 ROM 등과 같은 반도체 장치 및 그 제조방법에 대해서 상세히 설명한다.
제 1 실시예(제 1 제조모드)
상층 배선과 플러그 형상의 도전성 부재 사이에 있는 측방의 공간에 의해, 상층 배선이 선택되지 않은 나머지의 플러그 형상의 도전성 부재로부터 절연되는 반도체 장치.
반도체 장치에 대한 기준이 결정되기 전에 수행되는 공정
도 1을 참조하면, 복수개의 논리회로(12)는 도전형 반도체 기판, 예를 들면 도핑된 Si 기판(11) 내에 형성된다. 논리회로(12)와 상층 배선을 구성하는 트랜지스터의 전극들을 접속하는 접속수단인 접촉패드(14)는 필드 절연층(13) 상에 형성된다. 층간 절연층(15)은 필드 절연층(13) 상에 형성된다. 통상, 접촉패드(14)들 사이의 대략적인 수평간격은 3μm이다. 접촉구멍(16)은 층간 절연층(15)에 형성되어 접촉패드(14)를 노출시킨다.
도 2를 참조하면, 내화성 금속, 예컨대 Ti, W 등은 층간 절연층(15) 상에 적층되어 내화성 금속층(17)을 형성한다.
도 3을 참조하면, 화학적 기계 연마 공정을 수행하여 접촉구멍(16) 내의 내화성 금속의 플러그 형상의 도전성 부재(17a)를 남기고 층간 절연층(15) 위에 배치된 내화성 금속층(17)의 상층을 제거한다. 접촉패드(14)의 대략적인 두께는 4,000Å이고, 층간 절연층(15)의 대략적인 두께는 1㎛이기 때문에, 플러그 형상의 도전성 부재(17a)의 대략적인 높이는 6,000Å이다.
도 4를 참조하면, 에칭공정이 수행된 도전성 물질의 박층, 예컨대 대략 1,000Å의 두께를 갖는 도핑된 폴리 결정 Si 층(18)과, 금속층, 예컨대 대략 5,000Å의 두께를 갖는 Al층(19)은 층간 절연층(15) 상에 형성된다.
이에 따라, 반도체 장치 반제품이 제조된다.
반도체 장치에 대한 기준이 결정된 후에 수행되는 공정
도 5 및 도 6을 참조하면, 포토레지스터(20)는 금속층(19) 상에 스핀 코팅되고, 결정된 반도체 장치의 기준에 따라 형성될 수평 형상의 상층 배선을 갖는 포토마스크를 이용하여 노출된다. 그 후에, 포토레지스트층(20)을 현상하여 에칭 마스크(20)를 형성한다. 선택된 플러그 형상의 도전성 부재(17b) 또는 선택된 접촉패드(14)에 대응하는 위치에 있는 에칭 마스크(20)의 수평 폭이, 선택되지 않은 나머지의 플러그 형상의 도전성 부재(17c)에 대응하는 위치에 있는 에칭 마스크(20)의 수평 폭의 적어도 2배라는 것은 중요하다.
도 6에서, 에칭 마스크(20)의 수평 폭은 선택된 플러그 형상의 도전성 부재(7b)에 대응하는 위치에서 증가되어 금속층(19)을 형성할 상층 배선과 접속된다. 반대로, 에칭 마스크(20)의 수평 폭은 선택되지 않은 플러그 형상의 도전성 부재(17c)에 대응하는 위치에서 직선으로 남아서 상층 배선과 접속된다. 그것의 폭이 확장되는 도 6의 오른쪽에 나타낸 마스크(20)의 일부는 그것의 측방의 스팬(span)이 좌우로 통상의 것보다 긴 부분에 대해서 그것의 폭이 연장되는 에칭 마스크를 사용함으로써 에칭공정이 수행되는 도전형 재료의 층(18)을 사이드 에칭함으로써 형성된 에칭공정이 수행되는 도전형 재료의 기둥인 도 7 및 도 8에 도시한 지지 부재(18b)를 형성하기 위한 에칭 마스크(20)의 일부를 나타낸다.
도 7 및 도 8을 참조하면, 에칭 마스크(20)를 사용하여 에칭공정이 수행되어 그것의 수평 형태가 에칭 마스크(20)의 것과 동일한 상층 배선(19a)을 형성하도록금속층(19)을 패턴한다.
다음에, 불화물 가스, 예컨대 CF4, SF6등을 사용하여 수행된 등방성 에칭공정은 에칭 마스크(20)를 다시 사용하여 수행된다. 에칭 마스크(20)의 폭이 그런 식으로 설계되어 있기 때문에, 에칭공정을 수행하는 도전형 재료의 층(18)이 사이드 에칭되어 접촉패드(18a)를 형성하도록 에칭 마스크(20)의 폭이 확장된 위치와, 선택된 플러그 형상의 도전성 부재(17b)와, 선택된 플러그 형성의 도전성 부재(17b)의 간격이 보통의 것보다 큰 부분 또는 긴 스팬에 대하여 상층 배선(19a)의 기계적인 강도를 추가하는 기둥인 지지 부재(18b)에 대응하는 위치만을 남겨 놓는다. 즉, 에칭공정을 수행하는 도전형 재료의 층(18)은 선택되지 않은 플러그 형상의 도전성 부재(17c) 위에 잔존하지 않는다. 이것은 선택되지 않은 플러그 형상의 도전성 부재(17c)와 상층 배선(19a) 사이에 공간이 남아 있다는 것을 의미하다.
이와 같이 형성된 것은 상층 배선(19a)이 선택되지 않은 나머지의 플러그 형상의 도전성 부재(17c)로부터 그들 사이에 삽입된 측방의 공간에 의해 절연되어 있는 구조이다. 따라서, 선택되지 않은 나머지의 플러그 형상의 도전성 부재(17c)의 상면이 공간과 마주 보고 있더라도, 상층 배선(19a)은 도핑된 다결정 Si과 같은 도전형 재료의 접촉패드(18a)를 통해서 선택된 플러그 형상의 도전성 부재(17b)에만 접속된다.
제 1 실시예(제 2 제조모드)
상층 배선과 플러그 형상의 도전성 부재 사이에 남아 있고 플러그 형상의 도전성 부재와 일체로 형성된 도전층을 제거함으로써 형성된 측방의 공간에 의해, 상층 배선이 선택되지 않은 나머지의 플러그 형상의 도전성 부재로부터 절연되는 반도체 장치.
반도체 장치에 대한 기준이 결정되기 전에 수행되는 공정
도 9를 참조하면, 복수개의 논리회로(12)는 도전형 반도체 기판, 예컨대 도핑된 Si 기판(1) 내에 형성된다. 논리회로(12)를 구성하는 트랜지스터의 전극과 상층 배선을 접속하는 접속수단인 접촉패드(14)는 필드 절연층(13) 위에 형성된다. 층간 절연층(15)은 필드 절연층(13) 위에 형성된다. 접촉패드(14) 사이의 대략적인 간격은 통상 3㎛이다. 접촉구멍(16)은 층간 절연층(15)에 형성되어 접촉패드(14)를 노출시킨다.
도 10을 참조하면, 내화성 금속, 예컨대, Ti, W 등은 층간 절연층(15) 위에 적층되어 대략 1,000Å 정도의 두께를 갖는 내화성 금속층(17)을 층간 절연층(15) 위에 형성한다. 내화성 금속층(17d)을 에칭하기 위해 수행될 에칭공정을 위해 에칭 마스크로서 사용되도록 허용되는 도전형의 금속층(19b)은 내화성 금속층(17d) 위에 형성된다. 이 층(19)의 재료의 예로는 알루미늄이 있다. 층(19b)의 두께는 대략 5,000Å이다.
이에 따라, 반도체 장치 반제품이 제조된다.
반도체 장치에 대한 기준이 결정된 후에 수행되는 공정
도 11 및 도 12를 참조하면, 포토레지스트층(20)은 이 층(19b) 위에 스핀 코팅되고 반도체 장치의 결정된 기준에 따라 수평 형태의 상층 배선이 형성되는 포토마스크를 사용하여 노출된다. 그 후, 포토레지스트(20)가 현상되어 에칭 마스크(20)를 형성한다. 상층 배선(19c)에 접속되도록 선택된 접촉패드(14a)에 대응하는 위치에서의 에칭 마스크(20)의 수평 폭이 선택되지 않은 나머지의 접촉패드(14b)에 대응하는 위치에서의 에칭 마스크(22)의 폭의 적어도 2배라는 것은 중요하다.
도 12에서, 에칭 마스크(20)의 폭은 왼쪽에서 첫 번째의 위치와 두 번째의 위치에서 확장되고, 오른쪽에서는 두 번째의 위치에서 확장된다. 전자의 위치는 선택된 접촉패드(14a)에 대응하고 후자의 위치는 도 13 및 도 14에 나타낸 지지 부재(17h)에 대응하여, 제 1 제조모드에서 이전에 설명했던 긴 스팬에 대해서 기계적인 강도를 추가한다. 에칭 마스크(20)의 폭은 선택되지 않은 접촉패드(14b)에 대응하는 위치에서 일직선으로 있다. 도면부호 14는 도면의 페이지를 따라 상부에서 기저부로 연장되는 밴드 형상의 접촉패드를 나타낸다.
도 13 및 도 14를 참조하면, 금속층(19b)을 패턴하도록 에칭 마스크(20)를 사용하여 에칭공정이 수행되어 그것의 수평 형태가 에칭 마스크(20)의 형태와 동일한 상층 배선(19c)을 형성한다.
다음에, 불화물 가스, 예컨대 CF4, SF6등을 사용하여 수행된 등방성 에칭공정은 다시 에칭 마스크(20)를 사용하여 수행된다. 내화성 금속층(17d)은 접촉구멍(16) 내에 잔존한다. 선택된 접촉패드(14a)에 대응하는 위치에서의 접촉구멍(16) 내에 있는 내화성 금속층(17d)은 플러그 형상의 도전성 부재(17e)로 전환되고, 선택되지 않은 접촉패드(14b)에 대응하는 위치에서의 접촉구멍(16) 내에 있는 내화성 금속층(17d)은 내화성 금속 기둥(17g)으로 전환된다.
한편, 에칭 마스크(20)의 폭이 그런 식으로 설계되기 때문에, 내화성 금속층(17d)이 사이드 에칭되어 선택된 접촉패드(14a)와 상술한 지지 부재(17h)에 대응하는 위치만 남겨 놓는다. 플러그 형상의 도전성 부재(17e) 위에 남아 있는 내화성 금속층(17d)은 플러그 형상의 도전성 부재(17e)와 실질적으로 일체로 결합된 접촉패드(17f)로 전환된다. 즉, 선택되지 않은 접촉패드(14b)에 대응하는 위치에, 내화성 금속 기둥(17g)을 형성하도록 내화성 금속층(17d)이 접촉구멍(16) 내에만 남아 있다. 따라서, 선택되지 않은 접촉패드(14b) 위에 위치된 내화성 금속 기둥(17g) 위에 공간이 남아 있다.
이와 같이 형성된 것은 선택되지 않은 접촉패드(14b)로부터 상층 배선(19c)이 그들 사이에 삽입된 측방의 공간에 의해 절연되는 구조이다. 따라서, 상층 배선(19c)은 플러그 형상의 도전성 부재(17e)와 접촉패드(17f)의 결합된 몸체를 통해서 선택된 패드(14a)에만 접속된다.
제 2 실시예
절연층에 의해 선택되지 않은 나머지의 플러그 형상의 도전성 부재로부터 상층 배선이 절연되는 반도체 장치.
반도체 장치에 대한 기준이 결정되기 전에 수행되는 공정
도 15를 참조하면, 도 1 내지 도 3을 참조하여 설명한 것과 동일한 공정을 수행하여 반도체 장치 반제품을 형성한다.
반도체 장치에 대한 기준이 결정된 후에 수행되는 공정
도 16을 참조하면, 1,000Å의 SiO2, Si3N4등과 같은 절연층(21)이 형성된다. CVD 공정은 이 목적을 위해 사용될 수 있다.
도 17을 참조하면, 절연층(21)은 상층 배선과 접속될 선택된 플러그 형상의 도전성 부재(17a)에 대응하는 위치로부터 제거된다. 선택되지 않은 플러그 형상의 도전성 부재(17a)는 절연층(21)으로 덮여 있다. 포토리소그래피 공정은 이 목적을 위해 사용된다.
도 18을 참조하면, 금속층(22)은 절연층(21) 위에 형성된다. 그후, 금속층(22)은 상기 기준에 의해 지시된 상층 배선의 수평 형태로 패턴된다. 포토리소그래피 공정은 다시 이 목적을 위해 사용된다.
이와 같이 형성된 것은 선택되지 않은 플러그 형상의 도전성 부재(17a)로부터 절연층(21)에 의해 상층 배선이 절연되고, 윗쪽의 선택된 플러그 형상의 도전성 부재(17a)는 상층 배선과 접속된 구조이다.
본 발명은 특정한 실시예를 참조하여 설명되었지만, 이 설명은 제한된 의미로 해석된다는 것을 의미하지 않는다. 본 발명의 다른 실시예 뿐만 아니라, 개시된 실시예의 다양한 변형은 본 발명의 설명을 참조하면서 본 발명이 속하는 기술분야의 당업자에게 분명해질 것이다. 따라서, 그러한 변형 또는 실시예는 본 발명의 진정한 범주 내에 속하므로 첨부된 청구항은 그러한 어떤 변형도 포괄하는 것으로 해석될 것이다.
상술한 바와 같이, 복수개의 논리회로와 그것에 직접 접속된 배선이 형성되고 층간 절연층으로 덮여 있는 반도체 장치 반제품 내에 이전에 형성된 유니트들 중에서 선택된 유니트에 1 또는 그 이상의 상층 배선을 추가함으로써 형성된 게이트 어레이, 마스크 ROM 등과 같은 반도체 장치와 그것의 제조방법이 본 발명에 의해 성공적으로 제공된다는 것은 상기 설명으로부터 분명히 알 수 있다.

Claims (6)

  1. 복수의 모놀리딕 전자소자가 그 위에 형성되는 반도체 기판과,
    상기 반도체 기판을 덮는 절연층과,
    상기 절연층 위에 배치되고 상기 모놀리딕 전자소자의 전극에 접속되는 복수개의 접촉패드와,
    상기 복수개의 접촉패드를 덮는 층간 절연층과,
    상기 층간 절연층을 관통하고 상기 접촉패드와 접속되는 복수개의 플러그 형상의 도전성 부재와,
    상기 층간 절연층 위에 배치되고 상기 플러그 형상의 도전성 부재 중에서 선택된 플러그 형상의 도전성 부재에 접속되는 적어도 한 개의 층의 상층 배선을 구비하고,
    상기 적어도 한 개의 층의 상층 배선은 접촉패드를 통해서 상기 플러그 형상의 도전성 부재 중에서 선택된 플러그 형상의 도전성 부재와 접속되고, 상기 적어도 한 개의 층의 상기 상층 배선은 상기 상층 배선의 하면과 상기 층간 절연층의 상면 사이에 공간이 남아 있어, 상기 층간 절연층의 상면과 접촉하지 않도록 구성된 것을 특징으로 하는 반도체 장치.
  2. 복수개의 모놀리딕 전자소자가 그 위에 형성된 반도체 기판과,
    상기 반도체 기판을 덮는 절연층과,
    상기 절연층 위에 배치되고 상기 모놀리딕 전자소자의 전극에 접속되는 복수개의 접촉패드와,
    상기 복수개의 접촉패드를 덮는 층간 절연층과,
    상기 층간 절연층을 관통하고 상기 접촉패드와 접속되는 복수개의 플러그 형상의 도전성 부재와,
    상기 층간 절연층 위에 배치되고 상기 플러그 형상의 도전성 부재 중에서 선택된 플러그 형상의 도전성 부재와 접속되는 적어도 한 개의 층의 상층 배선을 구비하고,
    상기 적어도 한 개의 층의 상층 배선은 상기 상층 배선과 상기 층간 절연층 사이에 배치된 절연층에 의해 상기 플러그 형상의 도전성 부재 중에서 선택되지 않은 플러그 형상의 도전성 부재로부터 절연되도록 구성된 것을 특징으로 하는 반도체 장치.
  3. 복수개의 모놀리딕 전자소자가 그 위에 형성된 반도체 기판과, 상기 반도체 기판을 덮는 절연층과, 상기 절연층 위에 배치되고 상기 모놀리딕 전자소자의 전극에 접속되는 복수개의 접촉패드와, 상기 복수개의 접촉패드를 덮는 층간 절연층과, 상기 층간 절연층을 관통하고 상기 접촉패드와 접속되는 복수개의 플러그 형상의 도전성 부재를 더 구비한 반도체 장치 반제품을 제조하는 공정과,
    상기 층간 절연층 위에 형성된 에칭공정이 수행되는 도전 재료의 층과, 에칭공정이 수행되는 도전 재료의 상기 층 위에 형성된 도전층을 형성하는 공정과, 상기 2개의 공정은 반도체 장치에 대한 기준이 결정되기 전에 수행되며,
    상기 플러그 형상의 도전성 부재 중에서 선택되지 않은 플러그 형상의 도전성 부재에 대응하는 위치에서보다 상기 플러그 형상의 도전성 부재 중에서 선택된 플러그 형상의 도전성 부재에 대응하는 위치에서 수평 폭이 더 큰 에칭 마스크를 형성하는 공정과,
    상기 에칭 마스크를 사용하여 에칭공정이 수행되는 도전 재료의 층과 도전층을 에칭하여, 도전층으로부터 반도체 장치의 기준에 따라 수평 형태가 결정된 상층 배선과, 에칭공정이 수행되는 도전 재료의 상기 층으로부터 상기 플러그 형상의 도전성 부재 중에서 선택된 플러그 형상의 도전성 부재에만 접속된 접촉패드를 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 플러그 형상의 도전성 부재 중에서 선택된 플러그 형상의 도전성 부재에 대응하는 위치에서의 상기 에칭 마스크의 수평 폭은 다른 부분에 대응하는 위치에서의 상기 상층 배선의 예정 폭의 2배인 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 3 항에 있어서,
    상기 플러그 형상의 도전성 부재와 상기 접촉패드는 한 개의 공정으로 한 개의 재료로 일체 형성된 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 복수개의 모놀리딕 전자소자가 그 위에 형성된 반도체 기판과, 상기 반도체 기판을 덮는 절연층과, 상기 절연층 위에 배치되고 상기 모놀리딕 전자소자의 전극에 접속되는 복수개의 접촉패드와, 상기 복수개의 접촉패드를 덮는 층간 절연층과, 상기 층간 절연층을 관통하고 상기 접촉패드와 접속되는 복수개의 플러그 형상의 도전성 부재를 더 구비한 반도체 장치 반제품을 제조하고, 반도체 장치에 대한 기준이 결정되기 전에 수행되는 공정과,
    상기 플러그 형상의 도전성 부재 중에서 선택된 플러그 형상의 도전성 부재에 대응하는 위치에 개구부를 갖는 절연층을 형성하는 공정과,
    상기 절연층 위에 도전층을 형성하는 공정과,
    반도체 장치의 기준에 따라 결정된 수평 형태로 상기 도전층을 패터닝하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
KR10-1998-0005464A 1997-04-15 1998-02-21 반도체장치및그제조방법 KR100374249B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP96283 1997-04-15
JP9096283A JPH10289950A (ja) 1997-04-15 1997-04-15 半導体装置の製造方法及び半導体装置
JP096283 1997-04-15

Publications (2)

Publication Number Publication Date
KR19980079754A KR19980079754A (ko) 1998-11-25
KR100374249B1 true KR100374249B1 (ko) 2003-05-09

Family

ID=14160792

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0005464A KR100374249B1 (ko) 1997-04-15 1998-02-21 반도체장치및그제조방법

Country Status (3)

Country Link
US (2) US6297537B1 (ko)
JP (1) JPH10289950A (ko)
KR (1) KR100374249B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100277904B1 (ko) * 1998-09-29 2001-02-01 김영환 마스크 롬 및 그 제조방법
JP2002053017A (ja) * 2000-08-11 2002-02-19 Mazda Motor Corp 自動車のペダル支持構造
US6765296B2 (en) * 2002-01-10 2004-07-20 Chartered Semiconductor Manufacturing Ltd. Via-sea layout integrated circuits
DE10214529B4 (de) * 2002-04-02 2006-07-27 Infineon Technologies Ag ROM-Speicheranordnung
US20060115782A1 (en) * 2004-11-30 2006-06-01 Chunhua Li Systems and methods for coating a dental appliance
KR100763709B1 (ko) 2005-12-28 2007-10-04 동부일렉트로닉스 주식회사 반도체 소자의 패드 형성 방법
KR100712548B1 (ko) * 2006-01-27 2007-05-02 삼성전자주식회사 부양된 메탈라인을 갖는 웨이퍼 레벨 패키지 및 그 제조방법
WO2008102438A1 (ja) 2007-02-21 2008-08-28 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
JP5640670B2 (ja) * 2010-11-10 2014-12-17 富士通株式会社 配線基板の製造方法及び配線基板
TWI559449B (zh) * 2015-10-19 2016-11-21 穩懋半導體股份有限公司 化合物半導體積體電路之電路佈局方法
CN106611760B (zh) * 2015-10-23 2019-06-14 稳懋半导体股份有限公司 化合物半导体集成电路的电路布局方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5600171A (en) * 1993-07-15 1997-02-04 Mitsubishi Denki Kabushiki Kaisha Mask ROM device
US5604143A (en) * 1994-11-04 1997-02-18 Toyota Jidosha Kabushiki Kaisha Method for producing nonvolatile memory used as read-only storage media

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2994121A (en) * 1958-11-21 1961-08-01 Shockley William Method of making a semiconductive switching array
JPS61154146A (ja) * 1984-12-27 1986-07-12 Toshiba Corp 半導体装置の製造方法
JP2863322B2 (ja) * 1990-12-07 1999-03-03 三井化学株式会社 ジメチルアミンボランの造粒方法
JPH05283537A (ja) * 1992-04-03 1993-10-29 Mitsubishi Electric Corp 半導体装置の製造方法
US6004887A (en) * 1994-09-01 1999-12-21 Kabushiki Kaisha Toshiba Semiconductor device with improved adhesion between titanium-based metal wiring layer and insulation film
JP3281209B2 (ja) * 1995-01-30 2002-05-13 株式会社東芝 半導体装置の製造方法
US5665621A (en) 1995-12-22 1997-09-09 United Microelectronics Corporation Read-only-memory process with self-aligned coding
TW288205B (en) 1996-04-13 1996-10-11 United Microelectronics Corp Process of fabricating high-density flat cell mask read only memory
US5668029A (en) 1996-05-06 1997-09-16 United Microelectronics Corporation Process for fabricating multi-level read-only memory device
FR2749434B1 (fr) * 1996-05-31 1998-09-04 Dolphin Integration Sa Matrice de memoire rom compacte
US5835396A (en) * 1996-10-17 1998-11-10 Zhang; Guobiao Three-dimensional read-only memory
US5792697A (en) * 1997-01-07 1998-08-11 United Microelectronics Corporation Method for fabricating a multi-stage ROM

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5600171A (en) * 1993-07-15 1997-02-04 Mitsubishi Denki Kabushiki Kaisha Mask ROM device
US5604143A (en) * 1994-11-04 1997-02-18 Toyota Jidosha Kabushiki Kaisha Method for producing nonvolatile memory used as read-only storage media

Also Published As

Publication number Publication date
US6136683A (en) 2000-10-24
JPH10289950A (ja) 1998-10-27
KR19980079754A (ko) 1998-11-25
US6297537B1 (en) 2001-10-02

Similar Documents

Publication Publication Date Title
US4536949A (en) Method for fabricating an integrated circuit with multi-layer wiring having opening for fuse
KR970077744A (ko) 박막 트랜지스터 및 그 제조 방법
KR100374249B1 (ko) 반도체장치및그제조방법
KR100368569B1 (ko) 반도체장치및그제조방법
KR100410812B1 (ko) 반도체장치의제조방법
US7005329B2 (en) Method for manufacturing semiconductor device
KR19990078099A (ko) 반도체장치 및 그 제조방법
KR100474953B1 (ko) 반도체장치및그제조방법
KR100324142B1 (ko) 반도체 장치 및 그 제조방법
JPS58121645A (ja) 集積回路装置の相互配線形成方法
KR950009951A (ko) 반도체 집적회로장치의 제조방법
JP2911980B2 (ja) 半導体集積回路装置
KR0147475B1 (ko) 반도체장치 제조방법
KR100605599B1 (ko) 반도체 장치 및 그 제조방법
KR0151224B1 (ko) 반도체 소자의 전도층간 연결방법
KR960011864B1 (ko) 반도체 소자의 도전배선 제조방법
KR100215874B1 (ko) 반도체소자 제조방법
KR19990065705A (ko) 반도체 장치 및 그 제조 방법
KR100728945B1 (ko) 금속라인의 형성방법
KR970003633A (ko) 반도체 소자의 금속 층간 절연막 형성방법
JPH01307269A (ja) 半導体装置
KR100237758B1 (ko) 반도체 소자의 금속라인 형성 방법
KR960006703B1 (ko) 반도체 소자의 배선 제조방법
KR19990047002A (ko) 반도체 메모리 제조방법
KR20020085958A (ko) 반도체소자의 더미패턴 구조

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110127

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee