KR100763709B1 - 반도체 소자의 패드 형성 방법 - Google Patents

반도체 소자의 패드 형성 방법 Download PDF

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Abstract

본 발명은 탑 메탈(Top Metal) 내부를 "+" 배열 공간 형태로 변경하여 패드를 형성하기 위한 것으로, 이를 위한 본 발명은 반도체 기판 상에 제1금속막 및 층간 절연막을 순차적으로 증착하고, 증착된 층간 절연막간에 금속막을 노출시키기 위한 다수의 비아홀을 형성하며, 비아홀을 매립하기 위해 층간 절연막 상부에 제2금속막을 증착하며, 제2금속막을 에치백 또는 연마하여 비아홀 내에 금속 플러그를 형성하며, 금속 플러그 및 층간 절연막 상에 탑 금속막을 증착한 후, "+" 배열 공간 형태인 패턴 마스크를 식각 장벽층으로 하는 식각 공정을 실시하여 탑 금속막 내를 "+" 배열 공간 형태인 패턴으로 패드를 형성한다. 따라서, 프로브(Probe) 테스트나 리드 연결 시 물리적인 압력에 의해 크랙이 발생되더라도 탑 금속막내 "+" 형태의 간격으로 인하여 크랙이 패드 전체로 번지지 않고 "+" 형태에서 더 이상 커지지 않아 반도체 수율을 향상시킬 수 있다.
패드, 탑 메탈, 패턴

Description

반도체 소자의 패드 형성 방법{METHOD FOR FORMING PAD OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래 반도체 소자의 패드 형성 과정을 도시한 단면도,
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 패드 형성 과정을 도시한 단면도,
도 3은 도 1에 도시된 통판 형태의 탑 메탈을 도시한 도면,
도 4는 도 2에 도시된 탑 메탈(Top Metal) 내부를 "+" 배열 공간 형태로 변경된 도면.
본 발명은 반도체 소자의 패드 형성 방법에 관한 것으로, 보다 상세하게는 탑 메탈(Top Metal) 내부를 "+" 배열 공간 형태로 변경하여 패드를 형성할 수 있는 방법에 관한 것이다.
주지된 바와 같이, 웨이퍼가 양산되면 최종 제품을 만들기 위해 패키지 공정을 거치게 된다. 이러한 패키지 공정에서 패드(PAD) 공정은 어떠한 외부 환경으로부터 내부 칩을 보호하는 기능을 수행하고, 내부 칩과 기기 부품간을 전기적으로 연결하여 내부 회로에서 발생되는 것을 프로브나 각종 리드 선을 통해 테스트할 수 있는 아주 중요한 기술이다.
도 1a 내지 도 1e는 종래 반도체 소자의 패드 형성 과정을 도시한 단면도이다.
먼저, 도 1a를 참조하면, 반도체 기판(101) 상에 패드 구조의 일부로서 금속막(103)을 형성한다. 여기서, 반도체 기판(101)은 절연막(예컨대, PE-TEOS막)이며, 금속막(103)은 박스 형상을 갖도록 형성한다. 그 다음으로, 형성된 금속막(103) 상에 층간 절연막(105)을 증착하고, 증착된 층간 절연막(105)의 소정 부분들을 선택적으로 식각하여 층간 절연막(105)간에 금속막(103)을 노출시키는 다수의 비아홀(107)을 형성한다.
다음으로, 도 1b와 같이, 층간 절연막(105)간에 형성된 다수개의 비아홀(107)을 완전 매립하기 위해 층간 절연막(105) 상부에 금속막(109)을 증착한다. 이후, 도 1c에 도시된 바와 같이, 증착된 금속막(109)을 에치백 또는 연마하여 비아홀(107) 내에 각각 금속 플러그(111)를 형성하고, 층간 절연막(105)의 표면을 식각하여, 금속 플러그(111)를 임의의 높이 만큼 돌출시킨다.
마지막으로, 도 1d와 같이, 돌출된 금속 플러그(111) 및 층간 절연막(105) 상에 도 3에 도시된 형태의 패드 형상으로 탑 금속막(113)을 증착한다. 따라서, 도 1e에 도시된 바와 같은 패드 구조를 구현할 수 있다.
그러나, 도 1e에서와 같이 구현된 패드 구조에서 탑 금속막(113)의 형태를 통판으로 제작함으로써, 프로브(Probe) 테스트나 리드 연결 시 물리적인 압력에 의 해 프로브 팁(S1)과 같은 크랙(Crack)이 유발될 수 있으며, 만약 크랙이 유발되면 패드 전체에 손상이 발생하게 되어 반도체 수율을 감소시키는 문제점을 갖는다.
이에, 본 발명은 상술한 문제점을 해결하기 위해 안출한 것으로, 그 목적은 탑 메탈(Top Metal) 내부를 "+" 배열 공간 형태로 변경하여 패드를 형성할 수 있는 반도체 소자의 패드 형성 방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명에서 반도체 소자의 패드 형성 방법은 반도체 기판 상에 제1금속막 및 층간 절연막을 순차적으로 증착하는 과정과, 증착된 층간 절연막간에 금속막을 노출시키기 위한 다수의 비아홀을 형성하는 과정과, 비아홀을 매립하기 위해 층간 절연막 상부에 제2금속막을 증착하는 과정과, 제2금속막을 에치백 또는 연마하여 비아홀 내에 금속 플러그를 형성하는 과정과, 금속 플러그 및 층간 절연막 상에 탑 금속막을 증착한 후, "+" 배열 공간 형태인 패턴 마스크를 식각 장벽층으로 하는 식각 공정을 실시하여 탑 금속막 내를 "+" 배열 공간 형태인 패턴으로 패드를 형성하는 과정을 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해하게 될 것이다.
본 발명의 핵심 기술요지를 살펴보면, 반도체 기판(201) 상에 패드 구조의 일부로서 금속막(203)을 형성한다. 다음으로, 형성된 금속막(203) 상에 층간 절연 막(205)을 증착하고, 증착된 층간 절연막(205)의 소정 부분들을 선택적으로 식각하여 층간 절연막(205)간에 금속막(203)을 노출시키는 다수의 비아홀(207)을 형성한다.
다음으로, 층간 절연막(205)간에 형성된 다수개의 비아홀(207)을 완전 매립하기 위해 층간 절연막(205) 상부에 금속막(209)을 증착한다. 이후, 증착된 금속막(209)을 에치백 또는 연마하여 비아홀(207) 내에 각각 금속 플러그(211)를 형성하고, 층간 절연막(205)의 표면을 식각하여, 금속 플러그(211)를 임의의 높이 만큼 돌출시킨다.
마지막으로, 돌출된 금속 플러그(211) 및 층간 절연막(205) 상에 탑 금속막(213)을 증착한 후, 탑 금속막(213) 내를 "+" 배열 공간 형태로 변경하여 구현할 수 있는 것으로, 이러한 기술적 작용을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 패드 형성 과정을 도시한 단면도이다.
먼저, 도 2a를 참조하면, 반도체 기판(201) 상에 패드 구조의 일부로서 금속막(203)을 형성한다. 여기서, 반도체 기판(201)은 절연막(예컨대, PE-TEOS막)이며, 금속막(203)은 박스 형상을 갖도록 형성한다. 그 다음으로, 형성된 금속막(203) 상에 층간 절연막(205)을 증착하고, 증착된 층간 절연막(205)의 소정 부분들을 선택적으로 식각하여 층간 절연막(205)간에 금속막(203)을 노출시키는 다수의 비아홀(207)을 형성한다.
다음으로, 도 2b와 같이, 층간 절연막(205)간에 형성된 다수개의 비아홀(207)을 완전 매립하기 위해 층간 절연막(205) 상부에 금속막(209)을 증착한다. 이후, 도 2c에 도시된 바와 같이, 증착된 금속막(209)을 에치백 또는 연마하여 비아홀(207) 내에 각각 금속 플러그(211)를 형성하고, 층간 절연막(205)의 표면을 식각하여, 금속 플러그(211)를 임의의 높이 만큼 돌출시킨다.
마지막으로, 도 2d와 같이, 돌출된 금속 플러그(211) 및 층간 절연막(205) 상에 탑 금속막(213)을 증착한 후, "+" 배열 공간 형태의 패턴 마스크를 탑 금속막(213) 상에 형성하고, 형성된 "+" 배열 공간 형태의 패턴 마스크를 식각 장벽층으로 하는 식각 공정을 실시하여 도 4에 도시된 바와 같이 탑 금속막(213) 내를 "+" 배열 공간 형태의 패턴으로 형성하여 도 2e에 도시된 바와 같은 패드 구조를 구현할 수 있다. 여기서, 탑 금속막(213)내 "+" 배열 공간 형태의 크기는 1㎛ 이하로 형성시킬 수 있으며, 그 개수는 제품과 공정에 따라 변경시킬 수 있다.
따라서, 도 2e에서와 같이 구현된 패드 구조에서 탑 금속막(213) 내부를 "+" 배열 공간 형태로 변경하여 제작함으로써, 프로브(Probe) 테스트나 리드 연결 시 물리적인 압력에 의해 크랙이 발생되더라도 탑 금속막(213)내 "+" 형태의 간격으로 인하여 크랙이 패드 전체로 번지지 않고 "+" 형태에서 더 이상 커지지 않아 반도체 수율을 향상시킬 수 있다.
또한, 본 발명의 사상 및 특허청구범위 내에서 권리로서 개시하고 있으므로, 본원 발명은 일반적인 원리들을 이용한 임의의 변형, 이용 및/또는 개작을 포함할 수도 있으며, 본 명세서의 설명으로부터 벗어나는 사항으로서 본 발명이 속하는 업계에서 공지 또는 관습적 실시의 범위에 해당하고 또한 첨부된 특허청구범위의 제한 범위 내에 포함되는 모든 사항을 포함한다.
상기에서 설명한 바와 같이, 본 발명은 탑 금속막 내부를 "+" 배열 공간 형태로 변경하여 제작함으로써, 프로브(Probe) 테스트나 리드 연결 시 물리적인 압력에 의해 크랙이 발생되더라도 탑 금속막내 "+" 형태의 간격으로 인하여 크랙이 패드 전체로 번지지 않고 "+" 형태에서 더 이상 커지지 않아 반도체 수율을 향상시킬 수 있는 효과가 있다.

Claims (3)

  1. 반도체 소자의 패드 형성 방법으로서,
    반도체 기판 상에 제1금속막 및 층간 절연막을 순차적으로 증착하는 과정과,
    상기 증착된 층간 절연막간에 금속막을 노출시키기 위한 다수의 비아홀을 형성하는 과정과,
    상기 비아홀을 매립하기 위해 층간 절연막 상부에 제2금속막을 증착하는 과정과,
    상기 제2금속막을 에치백 또는 연마하여 상기 비아홀 내에 금속 플러그를 형성하는 과정과,
    상기 금속 플러그 및 층간 절연막 상에 탑 금속막을 증착한 후, 임의의 형태인 패턴 마스크를 식각 장벽층으로 하는 식각 공정을 실시하여 탑 금속막 내를 임의의 형태인 패턴으로 패드를 형성하는 과정
    을 포함하는 반도체 소자의 패드 형성 방법.
  2. 제 1 항에 있어서,
    상기 임의의 형태는, "+" 배열 공간 형태인 것을 특징으로 하는 반도체 소자의 패드 형성 방법.
  3. 제 2 항에 있어서,
    상기 "+" 배열 공간 형태의 크기는, 1㎛ 이하로 형성시키는 것을 특징으로 하는 반도체 소자의 패드 형성 방법.
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