JP2011014681A5 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2011014681A5 JP2011014681A5 JP2009156803A JP2009156803A JP2011014681A5 JP 2011014681 A5 JP2011014681 A5 JP 2011014681A5 JP 2009156803 A JP2009156803 A JP 2009156803A JP 2009156803 A JP2009156803 A JP 2009156803A JP 2011014681 A5 JP2011014681 A5 JP 2011014681A5
- Authority
- JP
- Japan
- Prior art keywords
- forming
- semiconductor
- insulating resin
- forming step
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Description
本発明は、半導体装置及びその製造方法に関する。
そこで本発明は、上述した問題点に鑑みなされたものであり、歩留まりを向上できると共に、生産性を向上させることのできる半導体装置及びその製造方法を提供することを目的とする。
本発明の一観点によれば、素子形成面に半導体素子が形成された半導体基板と、
前記半導体素子を囲むように前記半導体基板の外周に設けられ、前記素子形成面を切り欠いた切り欠き部と、
前記半導体素子の上面に設けられ、前記半導体素子と電気的に接続された電極パッドと、
前記素子形成面上に設けられ、前記電極パッドを露出し、前記半導体素子の上面及び側面を被覆する保護膜と、
前記保護膜と、前記切り欠き部の底面及び側面を被覆する絶縁樹脂層と、
前記絶縁樹脂層上に形成された配線パターンと、
前記絶縁樹脂層上に形成され、前記配線パターンを選択的に被覆するソルダーレジスト層と、
前記絶縁樹脂層を貫通し、前記電極パッドと前記配線パターンとを電気的に接続する内部接続端子と、を有し、
前記配線パターンの一部は、前記絶縁樹脂層から露出する前記内部接続端子の接続面上に形成されており、
前記切り欠き部の底面及び側面は粗化された面である半導体装置が提供される。
本発明の他の観点によれば、複数の半導体チップ形成領域と、複数の前記半導体チップ形成領域を囲むスクライブ領域と、該スクライブ領域に設けられ、該スクライブ領域よりも幅の狭い切断領域とを備えた半導体基板を準備する半導体基板準備工程と、
前記半導体基板上の前記スクライブ領域に電気特性を検査するための検査用パターンを形成すると共に、各々の前記半導体チップ形成領域に半導体素子、該半導体素子と電気的に接続される電極パッド、及び前記半導体素子を覆うと共に、前記電極パッド及び前記検査用パターンを露出する保護膜を有する半導体チップと、を形成する検査用パターン及び半導体チップ形成工程と、
前記検査用パターン、前記電極パッド、及び前記保護膜上に、レジスト膜を形成するレジスト膜形成工程と、
前記スクライブ領域上に形成された前記レジスト膜に、前記スクライブ領域よりも幅が狭く、かつ前記検査用パターン及び前記切断領域よりも幅広形状とされた貫通溝を形成する貫通溝形成工程と、
前記貫通溝形成工程後に、前記レジスト膜を介したウエットブラスト処理により、前記検査用パターンを除去すると共に、前記貫通溝下方の前記保護膜及び前記半導体基板に、底面及び側面が粗化された溝を一括形成する検査パターン除去及び溝形成工程と、
前記検査パターン除去及び溝形成工程後に前記レジスト膜を除去するレジスト膜除去工程と、
前記レジスト膜除去工程後に前記電極パッド上に内部接続端子を形成する内部接続端子形成工程と、
シート状絶縁樹脂を前記内部接続端子、前記保護膜、及び前記溝に圧着させることで、前記内部接続端子に平坦な接続面を形成すると共に、前記シート状絶縁樹脂で充填して、前記シート状絶縁樹脂を母材とする絶縁樹脂層を形成する絶縁樹脂層形成工程と、
前記内部接続端子の接続面が露出するまで前記絶縁樹脂層を除去することで、前記絶縁樹脂層に配線形成面を形成する配線形成面形成工程と、
前記配線形成面に前記内部接続端子の接続面と接続された配線パターンを形成する配線パターン形成工程と、
前記配線パターン形成工程後に、前記切断領域を切断して複数の前記半導体素子を個片化し、前記半導体素子を囲むように前記半導体基板の外周に設けられ、前記半導体素子が形成された面を切り欠いた切り欠き部を有する複数の半導体装置を作製する切断工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
前記半導体素子を囲むように前記半導体基板の外周に設けられ、前記素子形成面を切り欠いた切り欠き部と、
前記半導体素子の上面に設けられ、前記半導体素子と電気的に接続された電極パッドと、
前記素子形成面上に設けられ、前記電極パッドを露出し、前記半導体素子の上面及び側面を被覆する保護膜と、
前記保護膜と、前記切り欠き部の底面及び側面を被覆する絶縁樹脂層と、
前記絶縁樹脂層上に形成された配線パターンと、
前記絶縁樹脂層上に形成され、前記配線パターンを選択的に被覆するソルダーレジスト層と、
前記絶縁樹脂層を貫通し、前記電極パッドと前記配線パターンとを電気的に接続する内部接続端子と、を有し、
前記配線パターンの一部は、前記絶縁樹脂層から露出する前記内部接続端子の接続面上に形成されており、
前記切り欠き部の底面及び側面は粗化された面である半導体装置が提供される。
本発明の他の観点によれば、複数の半導体チップ形成領域と、複数の前記半導体チップ形成領域を囲むスクライブ領域と、該スクライブ領域に設けられ、該スクライブ領域よりも幅の狭い切断領域とを備えた半導体基板を準備する半導体基板準備工程と、
前記半導体基板上の前記スクライブ領域に電気特性を検査するための検査用パターンを形成すると共に、各々の前記半導体チップ形成領域に半導体素子、該半導体素子と電気的に接続される電極パッド、及び前記半導体素子を覆うと共に、前記電極パッド及び前記検査用パターンを露出する保護膜を有する半導体チップと、を形成する検査用パターン及び半導体チップ形成工程と、
前記検査用パターン、前記電極パッド、及び前記保護膜上に、レジスト膜を形成するレジスト膜形成工程と、
前記スクライブ領域上に形成された前記レジスト膜に、前記スクライブ領域よりも幅が狭く、かつ前記検査用パターン及び前記切断領域よりも幅広形状とされた貫通溝を形成する貫通溝形成工程と、
前記貫通溝形成工程後に、前記レジスト膜を介したウエットブラスト処理により、前記検査用パターンを除去すると共に、前記貫通溝下方の前記保護膜及び前記半導体基板に、底面及び側面が粗化された溝を一括形成する検査パターン除去及び溝形成工程と、
前記検査パターン除去及び溝形成工程後に前記レジスト膜を除去するレジスト膜除去工程と、
前記レジスト膜除去工程後に前記電極パッド上に内部接続端子を形成する内部接続端子形成工程と、
シート状絶縁樹脂を前記内部接続端子、前記保護膜、及び前記溝に圧着させることで、前記内部接続端子に平坦な接続面を形成すると共に、前記シート状絶縁樹脂で充填して、前記シート状絶縁樹脂を母材とする絶縁樹脂層を形成する絶縁樹脂層形成工程と、
前記内部接続端子の接続面が露出するまで前記絶縁樹脂層を除去することで、前記絶縁樹脂層に配線形成面を形成する配線形成面形成工程と、
前記配線形成面に前記内部接続端子の接続面と接続された配線パターンを形成する配線パターン形成工程と、
前記配線パターン形成工程後に、前記切断領域を切断して複数の前記半導体素子を個片化し、前記半導体素子を囲むように前記半導体基板の外周に設けられ、前記半導体素子が形成された面を切り欠いた切り欠き部を有する複数の半導体装置を作製する切断工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
Claims (6)
- 素子形成面に半導体素子が形成された半導体基板と、
前記半導体素子を囲むように前記半導体基板の外周に設けられ、前記素子形成面を切り欠いた切り欠き部と、
前記半導体素子の上面に設けられ、前記半導体素子と電気的に接続された電極パッドと、
前記素子形成面上に設けられ、前記電極パッドを露出し、前記半導体素子の上面及び側面を被覆する保護膜と、
前記保護膜と、前記切り欠き部の底面及び側面を被覆する絶縁樹脂層と、
前記絶縁樹脂層上に形成された配線パターンと、
前記絶縁樹脂層上に形成され、前記配線パターンを選択的に被覆するソルダーレジスト層と、
前記絶縁樹脂層を貫通し、前記電極パッドと前記配線パターンとを電気的に接続する内部接続端子と、を有し、
前記配線パターンの一部は、前記絶縁樹脂層から露出する前記内部接続端子の接続面上に形成されており、
前記切り欠き部の底面及び側面は粗化された面である半導体装置。 - 複数の半導体チップ形成領域と、複数の前記半導体チップ形成領域を囲むスクライブ領域と、該スクライブ領域に設けられ、該スクライブ領域よりも幅の狭い切断領域とを備えた半導体基板を準備する半導体基板準備工程と、
前記半導体基板上の前記スクライブ領域に電気特性を検査するための検査用パターンを形成すると共に、各々の前記半導体チップ形成領域に半導体素子、該半導体素子と電気的に接続される電極パッド、及び前記半導体素子を覆うと共に、前記電極パッド及び前記検査用パターンを露出する保護膜を有する半導体チップと、を形成する検査用パターン及び半導体チップ形成工程と、
前記検査用パターン、前記電極パッド、及び前記保護膜上に、レジスト膜を形成するレジスト膜形成工程と、
前記スクライブ領域上に形成された前記レジスト膜に、前記スクライブ領域よりも幅が狭く、かつ前記検査用パターン及び前記切断領域よりも幅広形状とされた貫通溝を形成する貫通溝形成工程と、
前記貫通溝形成工程後に、前記レジスト膜を介したウエットブラスト処理により、前記検査用パターンを除去すると共に、前記貫通溝下方の前記保護膜及び前記半導体基板に、底面及び側面が粗化された溝を一括形成する検査パターン除去及び溝形成工程と、
前記検査パターン除去及び溝形成工程後に前記レジスト膜を除去するレジスト膜除去工程と、
前記レジスト膜除去工程後に前記電極パッド上に内部接続端子を形成する内部接続端子形成工程と、
シート状絶縁樹脂を前記内部接続端子、前記保護膜、及び前記溝に圧着させることで、前記内部接続端子に平坦な接続面を形成すると共に、前記シート状絶縁樹脂で充填して、前記シート状絶縁樹脂を母材とする絶縁樹脂層を形成する絶縁樹脂層形成工程と、
前記内部接続端子の接続面が露出するまで前記絶縁樹脂層を除去することで、前記絶縁樹脂層に配線形成面を形成する配線形成面形成工程と、
前記配線形成面に前記内部接続端子の接続面と接続された配線パターンを形成する配線パターン形成工程と、
前記配線パターン形成工程後に、前記切断領域を切断して複数の前記半導体素子を個片化し、前記半導体素子を囲むように前記半導体基板の外周に設けられ、前記半導体素子が形成された面を切り欠いた切り欠き部を有する複数の半導体装置を作製する切断工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記レジスト膜は、感光性レジスト膜であり、
前記貫通溝形成工程では、前記感光性レジスト膜を、マスクを介して露光し、その後、露光された前記感光性レジスト膜を現像処理することで、前記貫通溝を形成することを特徴とする請求項2記載の半導体装置の製造方法。 - 前記溝は、連続する1つの溝であることを特徴とする請求項2または3記載の半導体装置の製造方法。
- 前記配線パターンは、外部接続端子が配設させる端子接続面を有した外部接続用パッド部を有しており、
前記配線パターン形成工程と前記切断工程との間に、前記配線パターン形成面に、前記端子接続面を露出する開口部を有したソルダーレジスト層を形成するソルダーレジスト層形成工程と、
前記ソルダーレジスト層形成工程後、前記端子接続面に前記外部接続端子を形成する外部接続端子形成工程と、を設け、
前記切断工程では、前記切断領域に対応する部分の前記半導体基板、前記絶縁樹脂層、及び前記ソルダーレジスト層を切断することを特徴とする請求項2ないし4のうち、いずれか1項記載の半導体装置の製造方法。 - 前記外部接続端子形成工程と前記切断工程との間に、前記半導体基板を薄板化する半導体基板薄板化工程をさらに設けたことを特徴とする請求項5記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009156803A JP5175803B2 (ja) | 2009-07-01 | 2009-07-01 | 半導体装置の製造方法 |
US12/819,379 US8129259B2 (en) | 2009-07-01 | 2010-06-21 | Manufacturing method of preparing a substrate with forming and removing the check patterns in scribing regions before dicing to form semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009156803A JP5175803B2 (ja) | 2009-07-01 | 2009-07-01 | 半導体装置の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2011014681A JP2011014681A (ja) | 2011-01-20 |
JP2011014681A5 true JP2011014681A5 (ja) | 2012-08-09 |
JP5175803B2 JP5175803B2 (ja) | 2013-04-03 |
Family
ID=43412901
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009156803A Expired - Fee Related JP5175803B2 (ja) | 2009-07-01 | 2009-07-01 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8129259B2 (ja) |
JP (1) | JP5175803B2 (ja) |
Families Citing this family (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI364793B (en) * | 2007-05-08 | 2012-05-21 | Mutual Pak Technology Co Ltd | Package structure for integrated circuit device and method of the same |
EP2858106B1 (en) * | 2012-05-30 | 2019-05-08 | Olympus Corporation | Method for producing semiconductor apparatus |
US9583414B2 (en) | 2013-10-31 | 2017-02-28 | Qorvo Us, Inc. | Silicon-on-plastic semiconductor device and method of making the same |
US9812350B2 (en) | 2013-03-06 | 2017-11-07 | Qorvo Us, Inc. | Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer |
CN103928417A (zh) * | 2014-04-18 | 2014-07-16 | 江阴长电先进封装有限公司 | 一种低成本的圆片级csp封装方法及其封装结构 |
US10085352B2 (en) * | 2014-10-01 | 2018-09-25 | Qorvo Us, Inc. | Method for manufacturing an integrated circuit package |
US9530709B2 (en) | 2014-11-03 | 2016-12-27 | Qorvo Us, Inc. | Methods of manufacturing a printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer |
US9613831B2 (en) | 2015-03-25 | 2017-04-04 | Qorvo Us, Inc. | Encapsulated dies with enhanced thermal performance |
US9960145B2 (en) | 2015-03-25 | 2018-05-01 | Qorvo Us, Inc. | Flip chip module with enhanced properties |
US20160343604A1 (en) | 2015-05-22 | 2016-11-24 | Rf Micro Devices, Inc. | Substrate structure with embedded layer for post-processing silicon handle elimination |
US10276495B2 (en) | 2015-09-11 | 2019-04-30 | Qorvo Us, Inc. | Backside semiconductor die trimming |
US10020405B2 (en) | 2016-01-19 | 2018-07-10 | Qorvo Us, Inc. | Microelectronics package with integrated sensors |
JP6604476B2 (ja) * | 2016-03-11 | 2019-11-13 | パナソニックIpマネジメント株式会社 | 素子チップの製造方法 |
US9922895B2 (en) * | 2016-05-05 | 2018-03-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package with tilted interface between device die and encapsulating material |
US10090262B2 (en) | 2016-05-09 | 2018-10-02 | Qorvo Us, Inc. | Microelectronics package with inductive element and magnetically enhanced mold compound component |
US10468329B2 (en) | 2016-07-18 | 2019-11-05 | Qorvo Us, Inc. | Thermally enhanced semiconductor package having field effect transistors with back-gate feature |
US10784149B2 (en) | 2016-05-20 | 2020-09-22 | Qorvo Us, Inc. | Air-cavity module with enhanced device isolation |
US10773952B2 (en) | 2016-05-20 | 2020-09-15 | Qorvo Us, Inc. | Wafer-level package with enhanced performance |
US10103080B2 (en) | 2016-06-10 | 2018-10-16 | Qorvo Us, Inc. | Thermally enhanced semiconductor package with thermal additive and process for making the same |
WO2018031995A1 (en) | 2016-08-12 | 2018-02-15 | Qorvo Us, Inc. | Wafer-level package with enhanced performance |
EP3497719B1 (en) | 2016-08-12 | 2020-06-10 | Qorvo Us, Inc. | Wafer-level package with enhanced performance |
JP7022112B2 (ja) | 2016-08-12 | 2022-02-17 | コーボ ユーエス,インコーポレイティド | 性能を向上させたウェーハレベルパッケージ |
US10109502B2 (en) | 2016-09-12 | 2018-10-23 | Qorvo Us, Inc. | Semiconductor package with reduced parasitic coupling effects and process for making the same |
US10090339B2 (en) | 2016-10-21 | 2018-10-02 | Qorvo Us, Inc. | Radio frequency (RF) switch |
US10749518B2 (en) | 2016-11-18 | 2020-08-18 | Qorvo Us, Inc. | Stacked field-effect transistor switch |
US10068831B2 (en) | 2016-12-09 | 2018-09-04 | Qorvo Us, Inc. | Thermally enhanced semiconductor package and process for making the same |
US10755992B2 (en) | 2017-07-06 | 2020-08-25 | Qorvo Us, Inc. | Wafer-level packaging for enhanced performance |
US10784233B2 (en) | 2017-09-05 | 2020-09-22 | Qorvo Us, Inc. | Microelectronics package with self-aligned stacked-die assembly |
US10366972B2 (en) | 2017-09-05 | 2019-07-30 | Qorvo Us, Inc. | Microelectronics package with self-aligned stacked-die assembly |
US11152363B2 (en) | 2018-03-28 | 2021-10-19 | Qorvo Us, Inc. | Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process |
WO2019195428A1 (en) | 2018-04-04 | 2019-10-10 | Qorvo Us, Inc. | Gallium-nitride-based module with enhanced electrical performance and process for making the same |
US12046505B2 (en) | 2018-04-20 | 2024-07-23 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same utilizing localized SOI formation |
US10804246B2 (en) | 2018-06-11 | 2020-10-13 | Qorvo Us, Inc. | Microelectronics package with vertically stacked dies |
US20200006193A1 (en) | 2018-07-02 | 2020-01-02 | Qorvo Us, Inc. | Rf devices with enhanced performance and methods of forming the same |
US10964554B2 (en) | 2018-10-10 | 2021-03-30 | Qorvo Us, Inc. | Wafer-level fan-out package with enhanced performance |
US11069590B2 (en) | 2018-10-10 | 2021-07-20 | Qorvo Us, Inc. | Wafer-level fan-out package with enhanced performance |
US11646242B2 (en) | 2018-11-29 | 2023-05-09 | Qorvo Us, Inc. | Thermally enhanced semiconductor package with at least one heat extractor and process for making the same |
US12046483B2 (en) | 2019-01-23 | 2024-07-23 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
KR20210129656A (ko) | 2019-01-23 | 2021-10-28 | 코르보 유에스, 인크. | Rf 반도체 디바이스 및 이를 형성하는 방법 |
US12057374B2 (en) | 2019-01-23 | 2024-08-06 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
US11387157B2 (en) | 2019-01-23 | 2022-07-12 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
US12046570B2 (en) | 2019-01-23 | 2024-07-23 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
US12074086B2 (en) | 2019-11-01 | 2024-08-27 | Qorvo Us, Inc. | RF devices with nanotube particles for enhanced performance and methods of forming the same |
US11646289B2 (en) | 2019-12-02 | 2023-05-09 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
US11923238B2 (en) | 2019-12-12 | 2024-03-05 | Qorvo Us, Inc. | Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive |
WO2022186857A1 (en) | 2021-03-05 | 2022-09-09 | Qorvo Us, Inc. | Selective etching process for si-ge and doped epitaxial silicon |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6473966B1 (en) * | 1999-02-01 | 2002-11-05 | Casio Computer Co., Ltd. | Method of manufacturing ink-jet printer head |
JP4376388B2 (ja) | 1999-12-13 | 2009-12-02 | パナソニック株式会社 | 半導体装置 |
JP2001250800A (ja) * | 2000-03-06 | 2001-09-14 | Seiko Epson Corp | 半導体装置の製造方法、電気光学装置及び電気光学装置の製造方法 |
JP2001284290A (ja) * | 2000-03-31 | 2001-10-12 | Toyoda Gosei Co Ltd | 半導体ウエハーのチップ分割方法 |
JP2002151851A (ja) * | 2000-11-13 | 2002-05-24 | Kyocera Corp | 多層配線基板 |
US6958123B2 (en) * | 2001-06-15 | 2005-10-25 | Reflectivity, Inc | Method for removing a sacrificial material with a compressed fluid |
JP3768932B2 (ja) * | 2002-07-18 | 2006-04-19 | 松下電器産業株式会社 | 電子デバイスの製造方法 |
US6951801B2 (en) * | 2003-01-27 | 2005-10-04 | Freescale Semiconductor, Inc. | Metal reduction in wafer scribe area |
JP4241302B2 (ja) * | 2003-09-30 | 2009-03-18 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
JP4377300B2 (ja) * | 2004-06-22 | 2009-12-02 | Necエレクトロニクス株式会社 | 半導体ウエハおよび半導体装置の製造方法 |
WO2007061124A1 (en) * | 2005-11-24 | 2007-05-31 | Ricoh Company, Ltd. | Semiconductor wafer including semiconductor chips divided by scribe line and process-monitor electrode pads formed on scribe line |
US7936062B2 (en) * | 2006-01-23 | 2011-05-03 | Tessera Technologies Ireland Limited | Wafer level chip packaging |
JP4472650B2 (ja) * | 2006-02-27 | 2010-06-02 | シャープ株式会社 | 半導体ウェハ、半導体チップ、半導体装置、ならびにウェハテスト方法 |
JP2009076839A (ja) * | 2007-08-28 | 2009-04-09 | Furukawa Electric Co Ltd:The | 半導体装置およびその製造方法 |
-
2009
- 2009-07-01 JP JP2009156803A patent/JP5175803B2/ja not_active Expired - Fee Related
-
2010
- 2010-06-21 US US12/819,379 patent/US8129259B2/en not_active Expired - Fee Related
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2011014681A5 (ja) | 半導体装置及びその製造方法 | |
US8772058B2 (en) | Method for making a redistributed wafer using transferrable redistribution layers | |
TWI559473B (zh) | 半導體邊界保護密封劑 | |
TWI534969B (zh) | 晶片封裝體及其製造方法 | |
JP2009194144A5 (ja) | ||
US8685761B2 (en) | Method for making a redistributed electronic device using a transferrable redistribution layer | |
TWI456715B (zh) | 晶片封裝結構及其製造方法 | |
TWI567894B (zh) | 晶片封裝 | |
JP2017204635A5 (ja) | ||
US20160196990A1 (en) | Method of fabricating semiconductor package | |
US9859196B2 (en) | Electronic device with periphery contact pads surrounding central contact pads | |
JP5685012B2 (ja) | 半導体パッケージの製造方法 | |
JP2009129982A5 (ja) | ||
KR101649404B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
TWI576973B (zh) | 晶片封裝體及其製造方法 | |
TW201618254A (zh) | 封裝結構及其製法與封裝基板 | |
TWI548049B (zh) | 半導體結構及其製法 | |
TWI556383B (zh) | 封裝結構及其製法 | |
TWI428997B (zh) | 半導體封裝結構及其製作方法 | |
TWI595616B (zh) | 晶片封裝體及其形成方法 | |
TWI623984B (zh) | 封裝結構及其製法 | |
JP2009049134A5 (ja) | ||
TWI556381B (zh) | 半導體封裝件及其製法 | |
TWI400783B (zh) | 封裝結構及其製作方法 | |
JP2005260079A5 (ja) |