JP2011014681A5 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関する。

そこで本発明は、上述した問題点に鑑みなされたものであり、歩留まりを向上できると共に、生産性を向上させることのできる半導体装置及びその製造方法を提供することを目的とする。

本発明の一観点によれば、素子形成面に半導体素子が形成された半導体基板と、
前記半導体素子を囲むように前記半導体基板の外周に設けられ、前記素子形成面を切り欠いた切り欠き部と、
前記半導体素子の上面に設けられ、前記半導体素子と電気的に接続された電極パッドと、
前記素子形成面上に設けられ、前記電極パッドを露出し、前記半導体素子の上面及び側面を被覆する保護膜と、
前記保護膜と、前記切り欠き部の底面及び側面を被覆する絶縁樹脂層と、
前記絶縁樹脂層上に形成された配線パターンと、
前記絶縁樹脂層上に形成され、前記配線パターンを選択的に被覆するソルダーレジスト層と、
前記絶縁樹脂層を貫通し、前記電極パッドと前記配線パターンとを電気的に接続する内部接続端子と、を有し、
前記配線パターンの一部は、前記絶縁樹脂層から露出する前記内部接続端子の接続面上に形成されており、
前記切り欠き部の底面及び側面は粗化された面である半導体装置が提供される。
本発明の他の観点によれば、複数の半導体チップ形成領域と、複数の前記半導体チップ形成領域を囲むスクライブ領域と、該スクライブ領域に設けられ、該スクライブ領域よりも幅の狭い切断領域とを備えた半導体基板を準備する半導体基板準備工程と、
前記半導体基板上の前記スクライブ領域に電気特性を検査するための検査用パターンを形成すると共に、各々の前記半導体チップ形成領域に半導体素子、該半導体素子と電気的に接続される電極パッド、及び前記半導体素子を覆うと共に、前記電極パッド及び前記検査用パターンを露出する保護膜を有する半導体チップと、を形成する検査用パターン及び半導体チップ形成工程と、
前記検査用パターン、前記電極パッド、及び前記保護膜上に、レジスト膜を形成するレジスト膜形成工程と、
前記スクライブ領域上に形成された前記レジスト膜に、前記スクライブ領域よりも幅が狭く、かつ前記検査用パターン及び前記切断領域よりも幅広形状とされた貫通溝を形成する貫通溝形成工程と、
前記貫通溝形成工程後に、前記レジスト膜を介したウエットブラスト処理により、前記検査用パターンを除去すると共に、前記貫通溝下方の前記保護膜及び前記半導体基板に、底面及び側面が粗化された溝を一括形成する検査パターン除去及び溝形成工程と、
前記検査パターン除去及び溝形成工程後に前記レジスト膜を除去するレジスト膜除去工程と、
前記レジスト膜除去工程後に前記電極パッド上に内部接続端子を形成する内部接続端子形成工程と、
シート状絶縁樹脂を前記内部接続端子、前記保護膜、及び前記溝に圧着させることで、前記内部接続端子に平坦な接続面を形成すると共に、前記シート状絶縁樹脂で充填して、前記シート状絶縁樹脂を母材とする絶縁樹脂層を形成する絶縁樹脂層形成工程と、
前記内部接続端子の接続面が露出するまで前記絶縁樹脂層を除去することで、前記絶縁樹脂層に配線形成面を形成する配線形成面形成工程と、
前記配線形成面に前記内部接続端子の接続面と接続された配線パターンを形成する配線パターン形成工程と、
前記配線パターン形成工程後に、前記切断領域を切断して複数の前記半導体素子を個片化し、前記半導体素子を囲むように前記半導体基板の外周に設けられ、前記半導体素子が形成された面を切り欠いた切り欠き部を有する複数の半導体装置を作製する切断工程と、を含むことを特徴とする半導体装置の製造方法が提供される。

Claims (6)

1. 素子形成面に半導体素子が形成された半導体基板と、
   前記半導体素子を囲むように前記半導体基板の外周に設けられ、前記素子形成面を切り欠いた切り欠き部と、
   前記半導体素子の上面に設けられ、前記半導体素子と電気的に接続された電極パッドと、
   前記素子形成面上に設けられ、前記電極パッドを露出し、前記半導体素子の上面及び側面を被覆する保護膜と、
   前記保護膜と、前記切り欠き部の底面及び側面を被覆する絶縁樹脂層と、
   前記絶縁樹脂層上に形成された配線パターンと、
   前記絶縁樹脂層上に形成され、前記配線パターンを選択的に被覆するソルダーレジスト層と、
   前記絶縁樹脂層を貫通し、前記電極パッドと前記配線パターンとを電気的に接続する内部接続端子と、を有し、
   前記配線パターンの一部は、前記絶縁樹脂層から露出する前記内部接続端子の接続面上に形成されており、
   前記切り欠き部の底面及び側面は粗化された面である半導体装置。
2. 複数の半導体チップ形成領域と、複数の前記半導体チップ形成領域を囲むスクライブ領域と、該スクライブ領域に設けられ、該スクライブ領域よりも幅の狭い切断領域とを備えた半導体基板を準備する半導体基板準備工程と、
   前記半導体基板上の前記スクライブ領域に電気特性を検査するための検査用パターンを形成すると共に、各々の前記半導体チップ形成領域に半導体素子、該半導体素子と電気的に接続される電極パッド、及び前記半導体素子を覆うと共に、前記電極パッド及び前記検査用パターンを露出する保護膜を有する半導体チップと、を形成する検査用パターン及び半導体チップ形成工程と、
   前記検査用パターン、前記電極パッド、及び前記保護膜上に、レジスト膜を形成するレジスト膜形成工程と、
   前記スクライブ領域上に形成された前記レジスト膜に、前記スクライブ領域よりも幅が狭く、かつ前記検査用パターン及び前記切断領域よりも幅広形状とされた貫通溝を形成する貫通溝形成工程と、
   前記貫通溝形成工程後に、前記レジスト膜を介したウエットブラスト処理により、前記検査用パターンを除去すると共に、前記貫通溝下方の前記保護膜及び前記半導体基板に、底面及び側面が粗化された溝を一括形成する検査パターン除去及び溝形成工程と、
   前記検査パターン除去及び溝形成工程後に前記レジスト膜を除去するレジスト膜除去工程と、
   前記レジスト膜除去工程後に前記電極パッド上に内部接続端子を形成する内部接続端子形成工程と、
   シート状絶縁樹脂を前記内部接続端子、前記保護膜、及び前記溝に圧着させることで、前記内部接続端子に平坦な接続面を形成すると共に、前記シート状絶縁樹脂で充填して、前記シート状絶縁樹脂を母材とする絶縁樹脂層を形成する絶縁樹脂層形成工程と、
   前記内部接続端子の接続面が露出するまで前記絶縁樹脂層を除去することで、前記絶縁樹脂層に配線形成面を形成する配線形成面形成工程と、
   前記配線形成面に前記内部接続端子の接続面と接続された配線パターンを形成する配線パターン形成工程と、
   前記配線パターン形成工程後に、前記切断領域を切断して複数の前記半導体素子を個片化し、前記半導体素子を囲むように前記半導体基板の外周に設けられ、前記半導体素子が形成された面を切り欠いた切り欠き部を有する複数の半導体装置を作製する切断工程と、を含むことを特徴とする半導体装置の製造方法。
3. 前記レジスト膜は、感光性レジスト膜であり、
   前記貫通溝形成工程では、前記感光性レジスト膜を、マスクを介して露光し、その後、露光された前記感光性レジスト膜を現像処理することで、前記貫通溝を形成することを特徴とする請求項２記載の半導体装置の製造方法。
4. 前記溝は、連続する１つの溝であることを特徴とする請求項２または３記載の半導体装置の製造方法。
5. 前記配線パターンは、外部接続端子が配設させる端子接続面を有した外部接続用パッド部を有しており、
   前記配線パターン形成工程と前記切断工程との間に、前記配線パターン形成面に、前記端子接続面を露出する開口部を有したソルダーレジスト層を形成するソルダーレジスト層形成工程と、
   前記ソルダーレジスト層形成工程後、前記端子接続面に前記外部接続端子を形成する外部接続端子形成工程と、を設け、
   前記切断工程では、前記切断領域に対応する部分の前記半導体基板、前記絶縁樹脂層、及び前記ソルダーレジスト層を切断することを特徴とする請求項２ないし４のうち、いずれか１項記載の半導体装置の製造方法。
6. 前記外部接続端子形成工程と前記切断工程との間に、前記半導体基板を薄板化する半導体基板薄板化工程をさらに設けたことを特徴とする請求項５記載の半導体装置の製造方法。