KR19990065705A - 반도체 장치 및 그 제조 방법 - Google Patents

Abstract

반도체 장치 및 그 제조 방법이 개시되어 있다. 상기 장치는 반도체 기판의 상부에 형성된 제1 폴리실리콘층; 상기 제1 폴리실리콘층을 포함한 기판의 상부에 제1 절연층을 개재하여 형성된 제2 폴리실리콘층; 그리고 상기 제2 폴리실리콘층을 포함한 기판의 상부에 제2 절연층을 개재하여 형성되고, 상기 제2 및 제1 절연층에 형성된 콘택홀을 통해 상기 기판의 도전성 영역에 접속되는 알루미늄층을 구비한다. 상기 제2 폴리실리콘층의 일부가 상기 콘택홀에 의해 노출되며, 인접하는 콘택홀 주위에서 상기 노출된 제2 폴리실리콘층과 알루미늄층이 쇼트(short)되어 제2 폴리실리콘층의 저항이 감소된다.

Description

반도체 장치 및 그 제조 방법

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 동일 도전체 라인 상에서의 전력 소모를 줄이고 R/C 지연을 최소화할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.

도 1은 통상적인 다이나믹 랜덤 억세스 메모리(dynamic random access memory; DRAM) 장치의 평면도이고, 도 2는 도 1의 A-A' 선에 따른 단면도로서 주변 회로 영역을 도시한다.

도 1 및 도 2를 참조하면, 필드 산화막(12)에 의해 활성 영역(11)이 정의된 반도체 기판(10)의 상부에 예컨대, 트랜지스터의 게이트로 제공되는 제1 폴리실리콘층(14)이 형성된다. 상기 제1 폴리실리콘층(14)을 포함한 기판의 상부에는 제1 절연층(16)을 개재하여 제2 폴리실리콘층(20)이 형성된다. 상기 제2 폴리실리콘층(20)은 비트라인이나 캐패시터의 플레이트 전극으로 제공된다. 또한, 메모리 셀 영역에서는 상기 제2 폴리실리콘층(20)이 제1 절연층(16)에 형성된 제1 콘택홀(18)을 통해 트랜지스터의 소오스 또는 드레인 영역에 접속되며, 셀을 구동시키기 위한 주변 회로 영역에서는 상기 제2 폴리실리콘층(20)이 저항 라인으로 제공된다.

상기 제2 폴리실리콘층(20)을 포함한 기판의 상부에는 제2 절연층(22)을 개재하여 알루미늄층(26)이 형성된다. 상기 알루미늄층(26)은 제2 및 제1 절연층(22, 16)에 형성된 제2 콘택홀(24)을 완전히 채우도록 형성되며, 상기 제2 콘택홀(24)을 통해 트랜지스터의 소오스/드레인 영역에 접속된다.

한편, 반도체 장치가 고집적화됨에 따라 미세 패턴의 형성이 요구되고 있으며, 도전체 라인의 폭(width)뿐만 아니라 라인들 간의 간격(space)이 좁아지고 있다. 이에 따라, 다음과 같은 문제들이 발생하고 있다.

첫째, 소자들 사이의 간격이 좁아져서 동일 도전체 라인들간 또는 인접하거나 교차하는 도전체 라인들 간에 커플링 캐패시턴스(coupling capacitance)가 증가한다.

둘째, 절연층을 사이에 두고 서로의 엣지를 바라보면서 평행하게 달리거나 두 개의 도전체 라인들이 직각으로 교차하는 레이아웃 구조에 있어서, 상부 도전체 라인을 식각할 때 하부 도전체 라인을 덮고 있는 절연층에 크랙(crack)이 발생하는 비율이 증가한다.

셋째, 설계 측면에서 동일 도전체 라인 상에서의 전력 소모가 크고 R/C 지연이 증가한다. 예를 들어, 도 1에서, 금속 콘택홀, 즉 제2 콘택홀(24)을 채우고 있는 알루미늄층(26)의 옆으로 제2 폴리실리콘층(20)이 지나가게 되는데, 상기 제2 폴리실리콘층(20)의 저항이 크기 때문에 전력 소모가 크고 R/C 지연이 증가한다.

따라서, 본 발명의 목적은 동일 도전체 라인 상에서의 전력 소모를 줄이고 R/C 지연을 최소화할 수 있는 반도체 장치를 제공하는데 있다.

본 발명의 다른 목적은 상기 반도체 장치를 제조하는데 특히 적합한 반도체 장치의 제조 방법을 제공하는데 있다.

도 1은 종래 방법에 의한 반도체 장치의 평면도이다.

도 2는 도 1의 장치를 A-A' 선으로 자른 단면도이다.

도 3은 본 발명에 의한 반도체 장치의 평면도이다.

도 4는 도 3의 장치를 B-B' 선으로 자른 단면도이다.

도 5 내지 도 7은 본 발명에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.

도면의 주요 부분에 대한 부호의 설명

100 : 반도체 기판 101 : 활성 영역

102 : 필드 산화막 104 : 제1 폴리실리콘층

106 : 제1 절연층 108 : 제1 콘택홀

110 : 제2 폴리실리콘층 112 : 제2 절연층

114 : 제2 콘택홀 116 : 알루미늄층

상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 형성된 제1 폴리실리콘층; 상기 제1 폴리실리콘층을 포함한 기판의 상부에 제1 절연층을 개재하여 형성된 제2 폴리실리콘층; 그리고 상기 제2 폴리실리콘층을 포함한 기판의 상부에 제2 절연층을 개재하여 형성되고, 상기 제2 및 제1 절연층에 형성된 콘택홀을 통해 상기 기판의 도전성 영역에 접속되는 알루미늄층을 구비하며, 상기 제2 폴리실리콘층의 일부가 상기 콘택홀에 의해 노출되며, 인접하는 콘택홀 주위에서 상기 노출된 제2 폴리실리콘층과 알루미늄층이 쇼트(short)되어 제2 폴리실리콘층의 저항이 감소되는 것을 특징으로 하는 반도체 장치를 제공한다.

바람직하게는, 상기 제2 및 제1 절연층에 형성되며 상기 제2 폴리실리콘층의 일부를 노출시키는 적어도 하나의 더미 콘택홀(dummy contact hole), 및 상기 더미 콘택홀을 채우는 더미 알루미늄층을 더 구비한다.

상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 제1 폴리실리콘층을 증착하고 이를 패터닝하는 단계; 상기 결과물의 상부에 제1 절연층 및 제2 폴리실리콘층을 순차적으로 증착하고, 상기 제2 폴리실리콘층을 패터닝하는 단계; 상기 결과물의 상부에 제2 절연층을 증착하고, 상기 제2 및 제1 절연층을 건식 식각하여 상기 기판의 도전성 영역을 노출함과 동시에 상기 제2 폴리실리콘층의 일부를 노출시키는 콘택홀을 형성하는 단계; 상기 결과물의 상부에 알루미늄을 증착 및 플로우(flow)시켜 상기 콘택홀의 내부를 알루미늄층으로 채우고, 상기 콘택홀 내의 알루미늄층과 제2 폴리실리콘층과의 쇼트를 유발시키는 단계; 그리고 상기 알루미늄층을 패터닝하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.

바람직하게는, 상기 제2 및 제1 절연층을 건식 식각하여 콘택홀을 형성하는 단계에서, 상기 제2 및 제1 절연층과 상기 제2 폴리실리콘층과의 식각 선택비를 동일하게 한다.

바람직하게는, 상기 제2 및 제1 절연층을 건식 식각하여 콘택홀을 형성하는 단계에서 상기 제2 폴리실리콘층의 일부를 노출시키는 더미 콘택홀을 형성한다.

상술한 바와 같이 본 발명에 의하면, 저항 라인으로 사용되는 제2 폴리실리콘층의 일부를 금속 콘택홀을 통해 노출시킨 후, 알루미늄 증착 및 플로우를 통해 상기 금속 콘택홀의 내부를 알루미늄층으로 채운다. 이때, 금속 콘택홀 내의 알루미늄이 제2 폴리실리콘층 내로 확산되어 상기 제2 폴리실리콘층과 알루미늄층이 쇼트된다. 따라서, 인접한 금속 콘택홀 주위에서 제2 폴리실리콘층의 저항을 감소시킬 수 있으므로, 동일 라인 상에서의 전력 소모를 줄이고 R/C 지연을 최소화할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도 3은 본 발명에 의한 반도체 장치의 평면도이고, 도 4는 도 3의 B-B' 선에 따른 단면도로서, 주변 회로 영역을 도시한다.

도 3 및 도 4를 참조하면, 필드 산화막(102)에 의해 활성 영역(101)이 정의된 반도체 기판(100)의 상부에 예컨대, 트랜지스터의 게이트로 제공되는 제1 폴리실리콘층(104)이 형성된다. 상기 제1 폴리실리콘층(104)을 포함한 기판의 상부에는 제1 절연층(106)을 개재하여 제2 폴리실리콘층(110)이 형성된다. 상기 제2 폴리실리콘층(110)은 비트라인이나 캐패시터의 플레이트 전극으로 제공된다. 또한, 메모리 셀 영역에서는 상기 제2 폴리실리콘층(110)이 제1 절연층(106)에 형성된 제1 콘택홀(108)을 통해 트랜지스터의 소오스 또는 드레인 영역에 접속되며, 셀을 구동시키기 위한 주변 회로 영역에서는 상기 제2 폴리실리콘층(110)이 저항 라인으로 제공된다.

상기 제2 폴리실리콘층(110)을 포함한 기판의 상부에는 제2 절연층(112)을 개재하여 알루미늄층(116)이 형성된다. 상기 알루미늄층(116)은 제2 및 제1 절연층(112, 106)에 형성된 제2 콘택홀(114)을 완전히 채우도록 형성되며, 상기 제2 콘택홀(114)을 통해 트랜지스터의 소오스 및 드레인 영역에 각각 접속된다.

여기서, 주변 회로 영역에서 상기 제2 폴리실리콘층의 일부가 제2 콘택홀(114)을 통해 노출되며, 인접한 두 개의 제2 콘택홀(114) 주변에서 노출된 제2 폴리실리콘층(110)과 알루미늄층(116)이 쇼트된다. 따라서, 주변 회로 영역에서 저항 라인으로 사용되는 제2 폴리실리콘층(110)의 저항이 감소된다.

이하, 상술한 구조를 갖는 본 발명에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.

도 5 내지 도 7은 본 발명에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.

도 5는 제2 도전체(110)를 증착하는 단계를 도시한다. 먼저, 반도체 기판(100)의 상부에 통상의 소자분리 공정을 실시하여 필드 산화막(102)을 형성함으로써, 상기 기판(100)을 활성 영역과 소자분리 영역으로 구분한다. 이어서, 상기 기판(100)의 활성 영역 상부에 게이트 산화막(도시하지 않음)을 성장시킨 후, 그 위에 제1 폴리실리콘층(도시하지 않음)을 증착하고 이를 사진식각 공정으로 패터닝함으로써 트랜지스터의 게이트를 형성한다.

이어서, 상기 제1 폴리실리콘층이 패터닝된 결과물의 상부에 제1 절연층(106)을 증착하고, 사진식각 공정으로 상기 제1 절연층(106)을 식각하여 기판(100)의 도전성 부위, 예컨대 트랜지스터의 소오스 또는 드레인 영역을 노출시키는 제1 콘택홀(도시하지 않음)을 형성한다. 다음에, 상기 제1 콘택홀이 형성된 결과물의 상부에 제2 폴리실리콘층(110)을 증착한다. 상기 제2 폴리실리콘층(110)은 실시예에 따라 캐패시터의 플레이트 전극이나 비트라인일 수 있다. 또한, 상기 제2 폴리실리콘층(110)은 주변 회로 영역에서 저항 라인으로 사용된다.

도 6은 제2 절연층(112)을 형성하는 단계를 도시한다. 상기와 같이 제2 폴리실리콘층(110)을 증착한 후, 사진식각 공정으로 상기 제2 폴리실리콘층(110)을 패터닝하여 비트라인이나 캐패시터의 플레이트 전극을 형성한다. 이어서, 상기 제2 폴리실리콘층(110)이 패터닝된 결과물의 상부에 제2 절연층(112)을 증착한 후, 사진 공정을 통해 상기 제2 절연층(112)의 상부에 제2 콘택홀을 정의하기 위한 감광막 패턴(113)을 형성한다.

도 7은 알루미늄층(116)을 형성하는 단계를 도시한다. 상기와 같이 감광막 패턴(113)을 형성한 후, 감광막 패턴(113)을 식각 마스크로 이용하여 제2 절연층(112) 및 제1 절연층(106)에 건식 식각, 습식 식각, 건식 식각공정을 차례로 실시함으로써 기판(100)의 도전성 부위, 예컨대 트랜지스터의 소오스/드레인 영역을 노출시키는 제2 콘택홀(114)을 형성한다. 여기서, 상기 제2 및 제1 절연층(112, 106)을 건식 식각할 때 상기 제2 폴리실리콘층(110)이 함께 식각되어 제2 콘택홀(114) 내에서 제2 폴리실리콘층(110)의 일부가 노출된다. 바람직하게는, 상기 건식 식각 공정시 제2 및 제1 절연층(112, 106)과 제2 폴리실리콘층(110)과의 식각 선택비를 동일하게 한다.

이어서, 상기 제2 콘택홀(114)이 형성된 결과물의 상부에 알루미늄층(116)을 증착하고 이를 플로우시켜 제2 콘택홀(114)의 내부를 알루미늄층(116)으로 채운다. 이때, 상기 제2 콘택홀(114)을 통해 알루미늄층(116)과 제2 폴리실리콘층(110)과의 쇼트가 유발된다. 즉, 상기 제2 콘택홀(114)을 통해 알루미늄이 제2 폴리실리콘층(110) 내로 확산되어 상기 제2 폴리실리콘층(110) 내의 실리콘(Si) 원자가 알루미늄(Al) 원자로 대체된다. 따라서, 제2 폴리실리콘층(110)의 1/3 내지 2/3 정도가 알루미늄화되어 그 저항이 감소된다.

이어서, 사진식각 공정으로 상기 알루미늄층(116)을 패터닝한다.

또한, 본 발명의 바람직한 다른 실시예에 의하면, 상기 제2 콘택홀(114)을 형성할 때 상기 제2 폴리실리콘층(110)을 노출시키는 하나 이상의 더미 콘택홀을 형성하여 제2 폴리실리콘층(110)의 저항을 감소시킬 수 있다.

상술한 바와 같이 본 발명에 의하면, 저항 라인으로 사용되는 제2 폴리실리콘층의 일부를 금속 콘택홀을 통해 노출시킨 후, 알루미늄 증착 및 플로우를 통해 상기 금속 콘택홀의 내부를 알루미늄층으로 채운다. 이때, 금속 콘택홀 내의 알루미늄이 제2 폴리실리콘층 내로 확산되어 상기 제2 폴리실리콘층과 알루미늄층이 쇼트된다.

따라서, 인접한 금속 콘택홀 주위에서 제2 폴리실리콘층의 저항을 감소시킬 수 있으므로, 동일 라인 상에서의 전력 소모를 줄이고 R/C 지연을 최소화할 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

1. 반도체 기판의 상부에 형성된 제1 폴리실리콘층;

   상기 제1 폴리실리콘층을 포함한 기판의 상부에 제1 절연층을 개재하여 형성된 제2 폴리실리콘층; 그리고

   상기 제2 폴리실리콘층을 포함한 기판의 상부에 제2 절연층을 개재하여 형성되고, 상기 제2 및 제1 절연층에 형성된 콘택홀을 통해 상기 기판의 도전성 영역에 접속되는 알루미늄층을 구비하며,

   상기 제2 폴리실리콘층의 일부가 상기 콘택홀에 의해 노출되고,

   인접하는 콘택홀 주위에서 상기 노출된 제2 폴리실리콘층과 알루미늄층이 쇼트되어 제2 폴리실리콘층의 저항이 감소되는 것을 특징으로 하는 반도체 장치.
2. 제1항에 있어서, 상기 제2 및 제1 절연층에 형성되며 상기 제2 폴리실리콘층의 일부를 노출시키는 적어도 하나의 더미 콘택홀; 및 상기 제2 절연층의 상부에 형성되며 상기 더미 콘택홀을 채우는 더미 알루미늄층을 더 구비하는 것을 특징으로 하는 반도체 장치.
3. 반도체 기판의 상부에 제1 폴리실리콘층을 증착하고 이를 패터닝하는 단계;

   상기 결과물의 상부에 제1 절연층 및 제2 폴리실리콘층을 순차적으로 증착하고, 상기 제2 폴리실리콘층을 패터닝하는 단계;

   상기 결과물의 상부에 제2 절연층을 증착하고, 상기 제2 및 제1 절연층을 건식 식각하여 상기 기판의 도전성 영역을 노출함과 동시에 상기 제2 폴리실리콘층의 일부를 노출시키는 콘택홀을 형성하는 단계;

   상기 결과물의 상부에 알루미늄을 증착 및 플로우시켜 상기 콘택홀의 내부를 알루미늄층으로 채우고, 상기 콘택홀 내의 알루미늄층과 제2 폴리실리콘층과의 쇼트를 유발시키는 단계; 그리고

   상기 알루미늄층을 패터닝하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
4. 제3항에 있어서, 상기 제2 및 제1 절연층을 건식 식각하여 콘택홀을 형성하는 단계에서, 상기 제2 및 제1 절연층과 상기 제2 폴리실리콘층과의 식각 선택비를 동일하게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
5. 제3항에 있어서, 상기 제2 및 제1 절연층을 건식 식각하여 콘택홀을 형성하는 단계에서 상기 제2 폴리실리콘층의 일부를 노출시키는 적어도 하나의 더미 콘택홀을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.