KR0151224B1 - 반도체 소자의 전도층간 연결방법 - Google Patents

반도체 소자의 전도층간 연결방법 Download PDF

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Abstract

본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 소자의 전도층간 연결방법에 관한 것이며, 콘택 불량 가능성을 배제하며, 반도체 소자의 고집적화에 따른 전도층 매립 특성 악화를 방지하는 반도체 소자의 전도층간 연결방법을 제공하는데 그 목적이 있다. 본 발명은 하부 전도층 형성후 콘택 예정 부위에 전도층간의 수직 배선을 위한 기둥(post) 형상의 콘택 패턴을 미리 형성함으로써, 콘택 불량 및 매립 특성의 열화를 방지하는 기술이다.

Description

반도체 소자의 전도층간 연결방법
제1도는 종래기술에 따라 형성된 비아 콘택 단면도.
제2a도 내지 제2f도는 본 발명의 일 실시예에 따른 비아 콘택 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 층간 절연층 12 : 하부 금속층
13 : 전도층 14 : 층간 절연층
15 : SOG(Spin On Glass)층 16 : 상부 금속층
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 소자의 전도층간 연결방법에 관한 것이다.
일반적으로 반도체 소자의 전도층 특히 금속층들간의 상호 연결시 비아(Via) 콘택 공정을 이용하여 왔다.
첨부된 도면 제1도에 종래 기술에 따라 형성된 비아 콘택 단면을 도시하였다. 이하, 이를 참조하여 종래의 비아 콘택 공정 및 그 문제점을 개략적으로 설명한다.
우선, 소정의 하부층 공정을 마친 실리콘 기판(도시되지 않음) 상에 층간 절연층(1)을 증착하고, 그 상부에 하부 금속층(2), 층간 절연층(3)을 형성한 다음, 비아홀 공정을 거쳐 하부 금속층(2)에 콘택되는 상부 금속층(5)을 형성한다.
그러나, 이러한 종래의 비아 콘택 공정은 제1도에 도시된 바와 같이 비아홀 식각시 비아홀 내에 잔존하는 폴리머(4)에 의한 콘택 불량 가능성을 내포하고 있으며, 반도체 소자의 고집적화로 인하여 비아홀의 크기가 작아짐에 따라 단차피복성(Step Coverage)이 불량해지는 문제점을 초래했다. 이러한 문제점을 비아홀(콘택홀) 공정을 적용하는 경우에는 완전한 극복이 거의 불가능하다.
따라서, 본 발명은 콘택홀(비아홀) 공정을 배제하는 반도체 소자의 전도층간 연결방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 소정의 하부층 공정을 마친 반도체 기판상에 제1 전도층을 형성하는 제1 단계; 상기 제1 단계 수행후, 전체구조 상부에 제2 전도층을 형성하는 제2 단계; 콘택 영역을 제외한 나머지 영역의 상기 제2 전도층을 선택 식각하는 제3 단계; 상기 제3 단계 수행후, 전체구조 상부에 절연층을 형성하는 제4 단계; 상기 제4 단계 수행후, 상기 절연층을 에치백하여 상기 제2 전도층을 노출시키는 제5 단계; 및 상기 제5 단계 수행후, 상기 제2 전도층에 콘택되는 제3 전도층을 형성하는 제6 단계를 포함하여 이루어진다.
즉, 본 발명은 하부 전도층 형성후 콘택 예정 부위에 전도층간의 수직 배선을 위한 기둥(post) 형상의 콘택 패턴을 미리 형성함으로써, 콘택 불량 및 매립 특성의 열화를 방지하는 기술이다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 소개한다.
첨부된 도면 제2a도 내지 제2f도는 본 발명의 일 실시예에 따른 비아 콘택 형성 공정 단면을 도시한 것으로, 이하 그 공정을 살펴본다.
먼저, 제2a도에 도시된 바와 같이 소정의 하부층 공정을 마친 실리콘 기판(도시되지 않음) 상에 층간 절연층(11)을 증착하고, 그 상부에 하부 금속층(12)을 형성한다.
다음으로, 제2b도에 도시된 바와 같이 전체구조 상부에 전도층(13)을 형성한다. 이때, 전도층(13)으로서 실리콘(Si)이 1% 내지 5% 함유된 알루미늄(Al)을 사용할 수 있다.
이어서, 제2c도에 도시된 바와 같이 전도층(13)의 콘택 예정 부위를 제외한 나머지 부분을 선택 식각하여 기둥 형상의 콘택 구조를 형성한다.
계속해서, 제2d도에 도시된 바와 같이 전체구조 상부에 층간 절연층(14) 및 SOG(Spin On Glass)층(15)을 차례로 증착하여 어느 정도의 평탄화를 이룬다.
다음으로, 제2e도에 도시된 바와 같이 전도층(13)의 상부가 노출될 때까지 SOG층(15)과 층간 절연층(14)의 일부를 에치백한다. 이때, 층간 절연층(14)과 SOG층(15)의 식각 선택비를 1:1로 설정하는 것이 좋다.
끝으로, 제2f도에 도시된 바와 같이 전체구조 상부에 전도층(13)을 통해 하부 금속층(12)과 콘택되는 상부 금속층(16) 패턴을 형성한다.
참고적으로, 본 발명은 다층 구조의 금속층의 상호 연결 외에 폴리사이드와 같은 전도성 물질과 금속층의 상호 연결시에도 적용이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서와 같이 본 발명은 콘택홀(비아홀) 공정을 생략할 수 있어 콘택 불량 및 매립 특성 열화를 근원적으로 방지할 수 있는 효과가 있으며, 이로 인하여 반도체 소자의 특성 및 수율을 향상시키는 효과가 있다.

Claims (5)

  1. 소정의 하부층 공정을 마친 반도체 기판 상에 제1 전도층을 형성하는 제1 단계; 상기 제1 단계 수행후, 전체구조 상부에 제2 전도층을 형성하는 제2 단계; 콘택 영역을 제외한 나머지 영역의 상기 제2 전도층을 선택 식각하는 제3 단계; 상기 제3 단계 수행후, 전체구조 상부에 절연층을 형성하는 제4 단계; 상기 제4 단계 수행후, 상기 절연층을 에치백하여 상기 제2 전도층을 노출시키는 제5 단계; 및 상기 제5 단계 수행후, 상기 제2 전도층에 콘택되는 제3 전도층을 형성하는 제6 단계를 포함하는 반도체 소자의 전도층간 연결방법.
  2. 제1항에 있어서, 상기 절연층은, 차례로 적층된 층간 절연층 및 평탄화층을 포함하는 것을 특징으로 하는 반도체 소자의 전도층간 연결방법.
  3. 제2항에 있어서, 상기 평탄화층은, 실리콘-온-글래스(SOG)층인 것을 특징으로 하는 반도체 소자의 전도층간 연결방법.
  4. 제1항 또는 제2항에 있어서, 상기 제2 전도층은, 알루미늄 합금을 포함하는 것을 특징으로 하는 반도체 소자의 층간 연결방법.
  5. 제4항에 있어서, 상기 알루미늄 합금층은, 1% 내지 5%의 실리콘을 함유하는 것을 특징으로 하는 반도체 소자의 층간 연결방법.
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