JPS61139701A - パタ−ン寸法測定回路 - Google Patents
パタ−ン寸法測定回路Info
- Publication number
- JPS61139701A JPS61139701A JP26073784A JP26073784A JPS61139701A JP S61139701 A JPS61139701 A JP S61139701A JP 26073784 A JP26073784 A JP 26073784A JP 26073784 A JP26073784 A JP 26073784A JP S61139701 A JPS61139701 A JP S61139701A
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- JP
- Japan
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- voltage
- width
- pattern
- length
- polysilicon layer
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- Pending
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- Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、パターン寸法測定回路に関するもので、例
えば、微細加工技術によって形成されたＭＯＳＦＥＴ
（絶縁ゲート型電界効果トランジスタ）のゲート長等の
測定回路に利用して有効な技術に関するものである。
えば、微細加工技術によって形成されたＭＯＳＦＥＴ
（絶縁ゲート型電界効果トランジスタ）のゲート長等の
測定回路に利用して有効な技術に関するものである。
半導体技術の進展によって、益々素子の微細化が図られ
ている。ＭＯＳＦＥＴによって構成された各種半導体集
積回路装置の不良解析においては、ＭＯＳＦＥＴのコン
ダクタンス特性がゲート長に大きく依存するため、この
ゲート長を正確に測定することが重要となる。このゲー
ト長の測定は、エツチングにより不良サンプルのゲート
を露出させて、それを目視により測定するものである。
ている。ＭＯＳＦＥＴによって構成された各種半導体集
積回路装置の不良解析においては、ＭＯＳＦＥＴのコン
ダクタンス特性がゲート長に大きく依存するため、この
ゲート長を正確に測定することが重要となる。このゲー
ト長の測定は、エツチングにより不良サンプルのゲート
を露出させて、それを目視により測定するものである。
しかしながら、この方法は、サンプルを破壊してしまう
ものであることの他、素子の微細化に伴って測定すべき
大きさが例えば１μｍ以下のような単位になると、パタ
ーン像が明瞭に得られなくなり正確な長さの測定が困難
になる。
ものであることの他、素子の微細化に伴って測定すべき
大きさが例えば１μｍ以下のような単位になると、パタ
ーン像が明瞭に得られなくなり正確な長さの測定が困難
になる。
なお、素子の微細化技術については、例えば日経マグロ
ウヒル社１９８３年８月１５日付ｒ日経エレクトロニク
ス」頁８１〜頁８６参照。
ウヒル社１９８３年８月１５日付ｒ日経エレクトロニク
ス」頁８１〜頁８６参照。
この発明の目的は、簡単な構成によって非破壊的に正確
な測定が可能なパターン寸法測定回路を提供することに
ある。
な測定が可能なパターン寸法測定回路を提供することに
ある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう、 ′ 〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
この明細書の記述および添付図面から明らかになるであ
ろう、 ′ 〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
すなわち、測定すべきパターン寸法を幅として、これよ
り十分大きく設定された長さを持つ第１のパターンと、
これと同じ長さであって同時に形成され、興なる寸法の
幅を持つ第２のパターンとを形成して、これらを直列形
態にしてその分圧回路を構成し、その分圧電圧から寸法
を求めるようにするものである。
り十分大きく設定された長さを持つ第１のパターンと、
これと同じ長さであって同時に形成され、興なる寸法の
幅を持つ第２のパターンとを形成して、これらを直列形
態にしてその分圧回路を構成し、その分圧電圧から寸法
を求めるようにするものである。
第１図には、この発明の一実施例のパターン図が示され
ている。
ている。
特に制限されないが、この実施例では、ＭＯＳＦＥＴの
ゲート電極の幅、言い換えれるならば、Ｍ’０３ＦＥＴ
のゲート長を測定する測定回路が示されている。同図に
おいて、点線で示したのは、特に制限されないが、ポリ
シリコン層であり、ＭＯＳＦＥＴのゲート電極と同時に
形成される。また、実線で示したのは、アルミニニウム
層である。
ゲート電極の幅、言い換えれるならば、Ｍ’０３ＦＥＴ
のゲート長を測定する測定回路が示されている。同図に
おいて、点線で示したのは、特に制限されないが、ポリ
シリコン層であり、ＭＯＳＦＥＴのゲート電極と同時に
形成される。また、実線で示したのは、アルミニニウム
層である。
半導体集積回路は、例えば次のようにして製造される。
先ず、例えばＰ型半導体基板が用意され、選択酸化技術
によってその主表面のうちの活性領域となすべき表面部
分以外の表面部分、すなわちＭＯＳＦＥＴのソース、ド
レイン領域、チャンネル形成領域、ＭＯ３容量形成領域
、半導体配線領域とすべき表面部分以外の表面部分に比
較的厚い厚さのフィールド絶縁膜が形成される。
によってその主表面のうちの活性領域となすべき表面部
分以外の表面部分、すなわちＭＯＳＦＥＴのソース、ド
レイン領域、チャンネル形成領域、ＭＯ３容量形成領域
、半導体配線領域とすべき表面部分以外の表面部分に比
較的厚い厚さのフィールド絶縁膜が形成される。
次に、活性領域となすべき表面部分の熱酸化によって、
ＭＯＳＦＥＴのゲート絶縁膜とすべき比較的薄い厚さの
絶縁膜が形成される。
ＭＯＳＦＥＴのゲート絶縁膜とすべき比較的薄い厚さの
絶縁膜が形成される。
次に、半導体基板主表面に、ポリシリコン層が形成され
る。ポリシリコン層に不純物イオン打ち込み法などの方
法によってボロンなどの導電型決定不純物を導入する。
る。ポリシリコン層に不純物イオン打ち込み法などの方
法によってボロンなどの導電型決定不純物を導入する。
その後、フォトレジストマスクを使用する公知のエツチ
ング技術によって、このポリシリコン層を選択エツチン
グする。この選択エツチングによって、半導体基板主面
には、ＭＯＳＦＥＴのゲート電極、配線及び第１図の検
査素子を構成するためのパターンとされたポリシリコン
層が残される。なお、第１図の検査素子を構成するポリ
シリコン層は、フィールド絶縁膜上に形成される。しか
しながら、ポリシリコン層は、ＭＯＳＦＥＴのゲート電
極を比較的正確にシェミレートするために必要ならば、
その主要部がゲート絶縁膜上に形成されても良い。
ング技術によって、このポリシリコン層を選択エツチン
グする。この選択エツチングによって、半導体基板主面
には、ＭＯＳＦＥＴのゲート電極、配線及び第１図の検
査素子を構成するためのパターンとされたポリシリコン
層が残される。なお、第１図の検査素子を構成するポリ
シリコン層は、フィールド絶縁膜上に形成される。しか
しながら、ポリシリコン層は、ＭＯＳＦＥＴのゲート電
極を比較的正確にシェミレートするために必要ならば、
その主要部がゲート絶縁膜上に形成されても良い。
その後、フィールド絶縁膜及び残されているポリシリコ
ン層を不純物導入マスクとして使用して、半導一基板表
面にボロンなどの不純物がイオン打ち込みされる。これ
によって半導体表面に、必要とされる半導体領域が形成
される。
ン層を不純物導入マスクとして使用して、半導一基板表
面にボロンなどの不純物がイオン打ち込みされる。これ
によって半導体表面に、必要とされる半導体領域が形成
される。
いわゆるライト酸化によってポリシリコン層の表面に薄
い酸化膜を形成した後に、半導体基板表面に、ＰＳＧ
（ホスホシリケートガラス）からなるような眉間絶縁膜
を被着形成する。
い酸化膜を形成した後に、半導体基板表面に、ＰＳＧ
（ホスホシリケートガラス）からなるような眉間絶縁膜
を被着形成する。
フォトレジストマスクを使用する選択エツチングによっ
て、眉間絶縁膜及びその下の絶縁膜をエツチングする。
て、眉間絶縁膜及びその下の絶縁膜をエツチングする。
これによって半導体領域上及びポリシリコン層上の絶縁
膜にコンタクト孔が形成される。第１図において、コン
タクト孔はパターン１１によって示されている。
膜にコンタクト孔が形成される。第１図において、コン
タクト孔はパターン１１によって示されている。
フォトレジストマクス除去後に、半導体基板主面に蒸着
によってアルミニニウム層を形成する。
によってアルミニニウム層を形成する。
その後、アルミニニウム層を選択エツチングすることに
よって、それを所定のパターンの電極及び配線となす。
よって、それを所定のパターンの電極及び配線となす。
第１図において、ポリシリコン層Ｐ１は、図示しないＭ
ＯＳ Ｆ ＥＴのゲート電極の幅を測定するため、ＭＯ
ＳＦＥＴのゲート電極と同じ幅Ｌ２を持つようにされて
いる。このポリシリコン層は、その両端に設けられたア
ルミニニウム層との接続を得るコンタクト孔によって規
定される長さＷが、上記幅りに比べて十分長（形成され
る。ポリシリコン層Ｐ２は、特に制限されないが、その
長さがポリシリコン層Ｐ１のそれと同じにされ、その幅
がＬ３のように比較的大きくされている。これらのポリ
シリコンｒａｐｔとＰ２は、アルミニュウム層りによっ
て直列形態に接続されている。
ＯＳ Ｆ ＥＴのゲート電極の幅を測定するため、ＭＯ
ＳＦＥＴのゲート電極と同じ幅Ｌ２を持つようにされて
いる。このポリシリコン層は、その両端に設けられたア
ルミニニウム層との接続を得るコンタクト孔によって規
定される長さＷが、上記幅りに比べて十分長（形成され
る。ポリシリコン層Ｐ２は、特に制限されないが、その
長さがポリシリコン層Ｐ１のそれと同じにされ、その幅
がＬ３のように比較的大きくされている。これらのポリ
シリコンｒａｐｔとＰ２は、アルミニュウム層りによっ
て直列形態に接続されている。
ここで、ポリシリコン層Ｐｌ及びＰ２上に設けられるコ
ンタクト孔は、これらのポリシリコン層とコンタクト孔
形成のためのフォトレジストマスクとの位置合わせ誤差
があっても、これらポリシリコン層の全幅を露出させる
ように、図示のようにそれぞれの幅が、ポリシリコン層
の幅よりも大きくされている。
ンタクト孔は、これらのポリシリコン層とコンタクト孔
形成のためのフォトレジストマスクとの位置合わせ誤差
があっても、これらポリシリコン層の全幅を露出させる
ように、図示のようにそれぞれの幅が、ポリシリコン層
の幅よりも大きくされている。
特に制限されないが、この実施例に従うと、測定を容易
にするために、互いに同ｌ；ｆｆｆＡＬ１ト同シ長さＷ
を持つようにされたポリシリコン層Ｐ３とＰ４が設けら
れている。ポリシリコン層Ｐ３とＰ４は、アルミニニウ
ム層Ｃによって互いに直列接続され、アルミニュウム層
ＡとＢとによって直列接続のポリシリコン層Ｐ１及びＰ
２と並列接続されている。
にするために、互いに同ｌ；ｆｆｆＡＬ１ト同シ長さＷ
を持つようにされたポリシリコン層Ｐ３とＰ４が設けら
れている。ポリシリコン層Ｐ３とＰ４は、アルミニニウ
ム層Ｃによって互いに直列接続され、アルミニュウム層
ＡとＢとによって直列接続のポリシリコン層Ｐ１及びＰ
２と並列接続されている。
各アルミニニウムｒｇ！人ないしＤは、特に制限されな
いが、それぞれにプローブ針を接触可能とするように、
幅広くされた部分を持つ。
いが、それぞれにプローブ針を接触可能とするように、
幅広くされた部分を持つ。
この実施例に従うと、上記直列形態のポリシリコン層の
両端のアルミニニウム層には、プローブ針等を介して試
験電圧Ｖｏが与えられる。そして、上記両ポリシリコン
層の接続点りを構成するアルミニュウム層に同様なプロ
ーブを接触させてその電圧Ｖｄが測定され、次のような
関係によって、上記測定すべきポリシリコン層の幅Ｌ２
が求めされる。
両端のアルミニニウム層には、プローブ針等を介して試
験電圧Ｖｏが与えられる。そして、上記両ポリシリコン
層の接続点りを構成するアルミニュウム層に同様なプロ
ーブを接触させてその電圧Ｖｄが測定され、次のような
関係によって、上記測定すべきポリシリコン層の幅Ｌ２
が求めされる。
すなわち、一般に、上記ポリシリコン層のようなパター
ンの抵抗値Ｒは、Ｒ−ρｘ（Ｗ／Ｌ）により求められる
。ここで、Ｐは比抵抗（シート抵抗）である、上記幅Ｌ
２．Ｌ３は、ホトレジスト膜の露光工程やエツチング工
程において生じる寸法バラツキによって、ΔＬだけ寸法
が変動する。
ンの抵抗値Ｒは、Ｒ−ρｘ（Ｗ／Ｌ）により求められる
。ここで、Ｐは比抵抗（シート抵抗）である、上記幅Ｌ
２．Ｌ３は、ホトレジスト膜の露光工程やエツチング工
程において生じる寸法バラツキによって、ΔＬだけ寸法
が変動する。
上記長さＷも、またコンタクト孔の寸法バラツキによっ
て同様に変動が生じる。複数のコンタクト孔の相対的位
置は、これらコンタクト孔が前記のような半導体集積回
路製造技術によって同時に形成されるので、比較的正確
である。この実施例に従うと、長さＷは、コンタクト孔
の寸法バラツキに対して充分太き（される。それ故に、
コンタクト孔の寸法バラツキによってもたらされる長さ
Ｗの相対的変動量は充分小さくされ、長さＷの変動によ
ってもたらされるポリシリコン層の抵抗変動は、実質的
に無視できるようにされる。
て同様に変動が生じる。複数のコンタクト孔の相対的位
置は、これらコンタクト孔が前記のような半導体集積回
路製造技術によって同時に形成されるので、比較的正確
である。この実施例に従うと、長さＷは、コンタクト孔
の寸法バラツキに対して充分太き（される。それ故に、
コンタクト孔の寸法バラツキによってもたらされる長さ
Ｗの相対的変動量は充分小さくされ、長さＷの変動によ
ってもたらされるポリシリコン層の抵抗変動は、実質的
に無視できるようにされる。
同時に製造される素子間の相対的特性バラツキが充分小
さいという半導体集積回路の良く知られている特徴に応
じて、各ポリシリコニ）層の比抵抗は、実質的に互いに
同じである。それ故に、ポリシリコンＪｉｔＰ１とＰ２
の抵抗値比はその寸法（１／（Ｌ−ΔＬ）に従ったもの
にされる。したがって、アルミニニウム層りに現れる電
圧Ｖｄは次式（１）により求められる。
さいという半導体集積回路の良く知られている特徴に応
じて、各ポリシリコニ）層の比抵抗は、実質的に互いに
同じである。それ故に、ポリシリコンＪｉｔＰ１とＰ２
の抵抗値比はその寸法（１／（Ｌ−ΔＬ）に従ったもの
にされる。したがって、アルミニニウム層りに現れる電
圧Ｖｄは次式（１）により求められる。
Ｖｄ＝Ｖｏ＋
（１＋（Ｌ２−ΔＬ）／（Ｌ３−ΔＬ））ｆｌ）この実
施例では、前記のように上記電圧Ｖｄの測定を容易にす
るため、同じ幅Ｌ１と長さＷを持つ同様な直列形態のポ
リシリコン層を形成して、その再接続点Ｃから試験電圧
Ｖｏの半分の電圧Ｖｏ ／ ２を形成する。この電圧ｖ
Ｏ／２を基準電圧として上記電圧Ｖｄを測定するもので
ある。これによって、１個の電圧計のみで上記電圧Ｖｄ
を正確に測定することができる。なぜなら、試験電圧Ｖ
ｏそのものが変動すると、上記（１）式から明らかなよ
うにこれが電圧Ｖｄの測定誤差になってしまう。そこで
、電圧Ｖｄの絶対値的な測定をする場合、測定と同時に
試験電圧Ｖｏそのものの測定が必要になるからである。
施例では、前記のように上記電圧Ｖｄの測定を容易にす
るため、同じ幅Ｌ１と長さＷを持つ同様な直列形態のポ
リシリコン層を形成して、その再接続点Ｃから試験電圧
Ｖｏの半分の電圧Ｖｏ ／ ２を形成する。この電圧ｖ
Ｏ／２を基準電圧として上記電圧Ｖｄを測定するもので
ある。これによって、１個の電圧計のみで上記電圧Ｖｄ
を正確に測定することができる。なぜなら、試験電圧Ｖ
ｏそのものが変動すると、上記（１）式から明らかなよ
うにこれが電圧Ｖｄの測定誤差になってしまう。そこで
、電圧Ｖｄの絶対値的な測定をする場合、測定と同時に
試験電圧Ｖｏそのものの測定が必要になるからである。
例えば、Ｖｏｍ５Ｖで、Ｌ２−１μｍとし、Ｌ３−３μ
ｍとした場合、上記寸法シフト量ΔＬが±０．２μｍに
対して、上記電圧ｖＯ／２を基準とした電圧Ｖｄば、−
１１３ｍＶ 〜＋ １３８ｍＶになる。これにより、上
記電圧Ｖｄの測定から、寸法シフト量ΔＬを求めること
ができる。これによって、実際の寸法は、設計値Ｌ２か
ら上記寸法シフト量ΔＬを加減した値として掻めて正確
に求められる。
ｍとした場合、上記寸法シフト量ΔＬが±０．２μｍに
対して、上記電圧ｖＯ／２を基準とした電圧Ｖｄば、−
１１３ｍＶ 〜＋ １３８ｍＶになる。これにより、上
記電圧Ｖｄの測定から、寸法シフト量ΔＬを求めること
ができる。これによって、実際の寸法は、設計値Ｌ２か
ら上記寸法シフト量ΔＬを加減した値として掻めて正確
に求められる。
〔効 果〕・、・・□・・
（１）長さを同じにして、幅の興なる２つのパターンの
抵抗比に従つた電圧を測定することによって、寸法シフ
ト量を正確に測定することができるという効果が得られ
る。
抵抗比に従つた電圧を測定することによって、寸法シフ
ト量を正確に測定することができるという効果が得られ
る。
伐）上記電圧測定は、サンプルを破壊することなく行え
るという効果が得られる。これによって、例えば、不良
サンプルにおけるＭＯＳＦＥＴのゲート電極幅の測定結
果から、そのゲート長（コンダクタンス特性）を容易に
推定できる等によって、サンプルの不良解析を効皐良く
行うことができるものとなる。
るという効果が得られる。これによって、例えば、不良
サンプルにおけるＭＯＳＦＥＴのゲート電極幅の測定結
果から、そのゲート長（コンダクタンス特性）を容易に
推定できる等によって、サンプルの不良解析を効皐良く
行うことができるものとなる。
（３＞上記（１）ないしく２）により、不良解析を短時
間で行うことができるという効果が得られる。
間で行うことができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない、試験電ＪＥＶｏを高安
定の定電圧を用いた場合には、上記基準電圧Ｖ ｏ ／
２を形成するパターンを形成する必要はない、また、
その寸法は、測定すべき長さくパターンの幅）に従って
種々の変形を採ることができるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない、試験電ＪＥＶｏを高安
定の定電圧を用いた場合には、上記基準電圧Ｖ ｏ ／
２を形成するパターンを形成する必要はない、また、
その寸法は、測定すべき長さくパターンの幅）に従って
種々の変形を採ることができるものである。
（利用分野）
この発明は、上記ＭＯ３ＦＥＴのゲート電極幅の他、ア
ルミニニウム勢の各種配線の幅や、バイポーラトランジ
スタやＭＯＳ Ｆ ＥＴのような素子を構成する拡散層
の測定にも同様に適用できるものである。
ルミニニウム勢の各種配線の幅や、バイポーラトランジ
スタやＭＯＳ Ｆ ＥＴのような素子を構成する拡散層
の測定にも同様に適用できるものである。
第１図は、この発明の一実施例を示すパターン図である
。
。
Claims (1)
- 【特許請求の範囲】 １、測定すべきパターン寸法を幅として、これより十分
大きく設定された長さを持つ第１のパターンと、上記第
１のパターンと同じ長さであって同時に形成され、上記
第１のパターンとは異なる寸法にされた幅を持つ第２の
パターンと、これらを直列形態にするとともに両端に試
験電圧を供給する電極を構成する配線手段とを含むこと
を特徴とするパターン寸法測定回路。 ２、上記第１と第２のパターンからなる直列回路の分圧
電圧は、同じパターンにより形成された試験電圧の１／
２の電圧を基準にして測定されるものであることを特徴
とする特許請求の範囲第１項記載のパターン寸法測定回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26073784A JPS61139701A (ja) | 1984-12-12 | 1984-12-12 | パタ−ン寸法測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26073784A JPS61139701A (ja) | 1984-12-12 | 1984-12-12 | パタ−ン寸法測定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61139701A true JPS61139701A (ja) | 1986-06-27 |
Family
ID=17352050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26073784A Pending JPS61139701A (ja) | 1984-12-12 | 1984-12-12 | パタ−ン寸法測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61139701A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02129943A (ja) * | 1988-11-09 | 1990-05-18 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1984
- 1984-12-12 JP JP26073784A patent/JPS61139701A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02129943A (ja) * | 1988-11-09 | 1990-05-18 | Fujitsu Ltd | 半導体装置の製造方法 |
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