JPH0586858B2 - - Google Patents
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- JPH0586858B2 JPH0586858B2 JP59170691A JP17069184A JPH0586858B2 JP H0586858 B2 JPH0586858 B2 JP H0586858B2 JP 59170691 A JP59170691 A JP 59170691A JP 17069184 A JP17069184 A JP 17069184A JP H0586858 B2 JPH0586858 B2 JP H0586858B2
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は個別半導体素子として形成された
MOSトランジスタあるいはMOS形大規模集積回
路（LSI）の中に作り込まれたMOSトランジス
タの特性を評価するための手段を付加して有する
半導体装置に関するものである。
MOSトランジスタあるいはMOS形大規模集積回
路（LSI）の中に作り込まれたMOSトランジス
タの特性を評価するための手段を付加して有する
半導体装置に関するものである。
従来例の構成とその問題点
大規模集積回路の微細化が進み、２〜3μm、ま
たはそれ以下のゲート長を有するMOSトランジ
スタが集積化されるにいたつている。ゲート長が
短かくなると短チナチヤンネル効果が生じ、閾値
電圧の設定がむずかしくなる。このような大規模
集積回路において、高い製造歩留りを維持するた
めには全製造工程終了後のゲート長寸法，ソー
ス・ドレイン拡散層の横方向拡散広がり分を差し
引いた実効チヤンネル長，ゲートマスクと拡散領
域マスクとの合わせずれなどを把握しておく必要
がある。
たはそれ以下のゲート長を有するMOSトランジ
スタが集積化されるにいたつている。ゲート長が
短かくなると短チナチヤンネル効果が生じ、閾値
電圧の設定がむずかしくなる。このような大規模
集積回路において、高い製造歩留りを維持するた
めには全製造工程終了後のゲート長寸法，ソー
ス・ドレイン拡散層の横方向拡散広がり分を差し
引いた実効チヤンネル長，ゲートマスクと拡散領
域マスクとの合わせずれなどを把握しておく必要
がある。
第１図は実効チヤンネル長をMOSトランジス
タ特性から求める従来例の原理を示したものであ
る。第１図の説明をJiG.J.CHERNらの文献
（IEEE ELECTRON DEVICE LETTERS
VOL.EDL−１，No.９ 1980）に従つて行なう。
タ特性から求める従来例の原理を示したものであ
る。第１図の説明をJiG.J.CHERNらの文献
（IEEE ELECTRON DEVICE LETTERS
VOL.EDL−１，No.９ 1980）に従つて行なう。
MOSトランジスタのリニア領域におけるＩ−
Ｖ特性から、ドレイン電流Idとドレイン抵抗Rc
は、 Id＝μCoxWe／Le（Vg−Vt−１／２Vd）Vd Rc＝Vd／Id ＝Le／μCoxWe（Vg−Vt−１／2Vd） となる。
Ｖ特性から、ドレイン電流Idとドレイン抵抗Rc
は、 Id＝μCoxWe／Le（Vg−Vt−１／２Vd）Vd Rc＝Vd／Id ＝Le／μCoxWe（Vg−Vt−１／2Vd） となる。
ここでId：ドレイン・ソース電流
Vd：ドレイン・ソース電圧
Vg：ゲート・ソース電圧
Vt：ゲート閾値電圧
μ：チヤンネル中のキヤリアの易動度
Cox：ゲート酸化膜容量
Le：実効チヤンネル長
We：実効チヤンネル幅
Rc：チヤンネル抵抗
である。
さらに、
We＝WM−△Ｗ
Le＝LM−△Ｌ
Rm＝Re＋Rc
から測定されるドレイン抵抗Rmは
Rm＝Re＋Ａ（LM−△Ｌ）
Ａ≡〔μCoxWe（Vg−Vt−１／２Vd）〕-1 ……(1)
となる。
ここで WM：マスク上のチヤンネル幅
LM：マスク上のチヤンネル長
△Ｗ＝WM−We
△Ｌ＝LM−Le
Re：外部抵抗
である。
実効チヤンネル長Leを出すためには、(1)式の
関係を用いる。測定されるドレイン抵抗Rmとマ
スク上のチヤンネル長LMとの関係はリニアにな
る。第１図は(1)式の関係を図示したものであり、
横幅がマスク上のチヤンネル長LMの寸法、縦軸
が測定されたドレイン抵抗Rmである。直線の傾
きは、(1)式のゲート・ソース電圧Vgを変える事
により任意に変化させることができる。直線の傾
きを第１図の様に変化させるとドレイン・ソース
電圧Vdが一定の場合、（△Ｌ，Re）の点が交点
として求まる。△Ｌが求まると、実効チヤンネル
長Leはマスク上の寸法LMから Le＝LM−△Ｌ として求める事ができる。
関係を用いる。測定されるドレイン抵抗Rmとマ
スク上のチヤンネル長LMとの関係はリニアにな
る。第１図は(1)式の関係を図示したものであり、
横幅がマスク上のチヤンネル長LMの寸法、縦軸
が測定されたドレイン抵抗Rmである。直線の傾
きは、(1)式のゲート・ソース電圧Vgを変える事
により任意に変化させることができる。直線の傾
きを第１図の様に変化させるとドレイン・ソース
電圧Vdが一定の場合、（△Ｌ，Re）の点が交点
として求まる。△Ｌが求まると、実効チヤンネル
長Leはマスク上の寸法LMから Le＝LM−△Ｌ として求める事ができる。
以上の様に従来の方法によると、実効チヤンネ
ル長Leは数種のトランジスタ特性を求め、この
特性から間接的に求めなくてはならない。したが
つて、製造工程の中で、テスタなどにより、自動
化して測定を行なうのは容易ではない。
ル長Leは数種のトランジスタ特性を求め、この
特性から間接的に求めなくてはならない。したが
つて、製造工程の中で、テスタなどにより、自動
化して測定を行なうのは容易ではない。
一方直線的な測定方法として、走査電子顕微鏡
観察による方法があるが、この方法では、拡散
層，ゲート長寸法を直接的に正確に計れる反面、
測定のために試料を破壊しなくてはならない。ま
た、この場合には、測定に先だつて、試料の特定
の場所を正確に劈開したのち、この部分にエツチ
ング処理を施さなければならず、製造工程におい
て、大量の検査および評価を自動的に、しかも短
時間に行なうことが困難である。
観察による方法があるが、この方法では、拡散
層，ゲート長寸法を直接的に正確に計れる反面、
測定のために試料を破壊しなくてはならない。ま
た、この場合には、測定に先だつて、試料の特定
の場所を正確に劈開したのち、この部分にエツチ
ング処理を施さなければならず、製造工程におい
て、大量の検査および評価を自動的に、しかも短
時間に行なうことが困難である。
このように、従来の測定方法には、半導体装置
の生産の場で採用することが容易ではない問題が
あつた。
の生産の場で採用することが容易ではない問題が
あつた。
さらに従来方法ではゲート長寸法，ゲートマス
クと、拡散領域のマスクとのアラメイントずれの
検出は同一のトランジスタからは測定不可能であ
つた。
クと、拡散領域のマスクとのアラメイントずれの
検出は同一のトランジスタからは測定不可能であ
つた。
発明の目的
本発明の目的は、MOSトランジスタの拡散層
の抵抗，ゲート材質の抵抗から実効チヤンネル
長，ゲート長寸法，ゲートマスクと、拡散マスク
とのアライメントずれを電気的に検出可能とし、
テスターなどの検査器による検査が容易にできる
検査目的の半導体装置を提供するものである。
の抵抗，ゲート材質の抵抗から実効チヤンネル
長，ゲート長寸法，ゲートマスクと、拡散マスク
とのアライメントずれを電気的に検出可能とし、
テスターなどの検査器による検査が容易にできる
検査目的の半導体装置を提供するものである。
発明の構成
本発明の半導体装置は、半導体基板上のMOS
トランジスタを構成するソース拡散領域，ドレー
ン拡散領域，ゲート材質部の各パターンと同形の
それぞれの領域部を有し、かつ、前記それぞれの
領域部のチヤンネル幅方向の両端に、それぞれ、
通電用電極および電圧効果測定用電極を付設し、
さらに、前記ゲート材質部を延長して、抵抗率測
定用のフアン・デ・ポウ電極端子を付設した第１
の評価用素子部と、前記MOSトランジスタを構
成するソース拡散領域，ドレーン拡散領域および
それらの対向部を埋める領域の全面に及んで前記
ソース，ドレーン拡散領域と同一拡散種の導入さ
れた全面拡散領域を有し、かつ、この全面拡散領
域の前記チヤンネル幅方向と同方向の両端に通電
用電極および電圧降下測定用電極を付設し、さら
に、この全面拡散領域を延長して抵抗率測定用の
フアン・デ・ポウ電極端子を付設した第２の評価
用素子部とをそなえており、これにより、MOS
トランジスタの実効チヤンネル長、ゲート長、ゲ
ートマスクと拡散領域マスクとの合わせずれの寸
法を、それぞれ、電気的に測定できるようにした
ものである。
トランジスタを構成するソース拡散領域，ドレー
ン拡散領域，ゲート材質部の各パターンと同形の
それぞれの領域部を有し、かつ、前記それぞれの
領域部のチヤンネル幅方向の両端に、それぞれ、
通電用電極および電圧効果測定用電極を付設し、
さらに、前記ゲート材質部を延長して、抵抗率測
定用のフアン・デ・ポウ電極端子を付設した第１
の評価用素子部と、前記MOSトランジスタを構
成するソース拡散領域，ドレーン拡散領域および
それらの対向部を埋める領域の全面に及んで前記
ソース，ドレーン拡散領域と同一拡散種の導入さ
れた全面拡散領域を有し、かつ、この全面拡散領
域の前記チヤンネル幅方向と同方向の両端に通電
用電極および電圧降下測定用電極を付設し、さら
に、この全面拡散領域を延長して抵抗率測定用の
フアン・デ・ポウ電極端子を付設した第２の評価
用素子部とをそなえており、これにより、MOS
トランジスタの実効チヤンネル長、ゲート長、ゲ
ートマスクと拡散領域マスクとの合わせずれの寸
法を、それぞれ、電気的に測定できるようにした
ものである。
実施例の説明
第２図ａ，ｂは本発明の装置によつて、チヤン
ネル長寸法を測定する方法の原理を説明するため
の同半導体装置要部のパターン平面図と側断面図
である。半導体基板１に周辺部が厚い酸化膜で分
離された長さＷ、幅がそれぞれLD′，LDの同一
の面積を有する２つの画定領域２，３を形成す
る。領域３にはゲート酸化膜を形成し、ゲート長
Ｌのゲート材４を配置する。そして、領域２に
は、直接、拡散層５を、また、領域３には、ゲー
ト材４あるいはゲート材４の上に形成される任意
のマスキング材で、セルフアライン技術で選択形
成されたソース・ドレイン拡散層６，７を、それ
ぞれ、形成する。たとえば、ゲート材４のみでソ
ース・ドレイン拡散層６，７がセルフアラインさ
れた場合、拡散層の横方向広がり部分８が、両側
に、それぞれ、長さ△ｌ／２で形成される。そこ
で、この場合の実効チヤンネル長Leは Le＝Ｌ−△ｌ ……(2) で表わされる。
ネル長寸法を測定する方法の原理を説明するため
の同半導体装置要部のパターン平面図と側断面図
である。半導体基板１に周辺部が厚い酸化膜で分
離された長さＷ、幅がそれぞれLD′，LDの同一
の面積を有する２つの画定領域２，３を形成す
る。領域３にはゲート酸化膜を形成し、ゲート長
Ｌのゲート材４を配置する。そして、領域２に
は、直接、拡散層５を、また、領域３には、ゲー
ト材４あるいはゲート材４の上に形成される任意
のマスキング材で、セルフアライン技術で選択形
成されたソース・ドレイン拡散層６，７を、それ
ぞれ、形成する。たとえば、ゲート材４のみでソ
ース・ドレイン拡散層６，７がセルフアラインさ
れた場合、拡散層の横方向広がり部分８が、両側
に、それぞれ、長さ△ｌ／２で形成される。そこ
で、この場合の実効チヤンネル長Leは Le＝Ｌ−△ｌ ……(2) で表わされる。
一方、ソース・ドレイン拡散層６，７の両端間
の距離LDは全面に拡散層が形成された場合の拡
散層５の幅LD′と同等になるため、 LD′＝LD となる。ソース・ドレイン拡散層６，７の各拡散
層幅をL1，L2とすると、実効チヤンネル長Leは Le＝LD−（L1＋L2） ＝LD′−（L1＋L2） ……(3) となり、実効チヤンネル長は、LD′，L1，L2の
それぞれの拡散層を測定すれば計算する事が可能
となる。これらの拡散層の層抵抗Rsとそれぞれ
の拡散層５，６，７の両端の抵抗値Ｒ（ｎ），拡散
層長さＷから Ｌ（ｎ）＝RSＷ／Ｒ（ｎ） ……(4) で表わされる。ただし、ｎは拡散層５，６，７の
各位置に対応する。
の距離LDは全面に拡散層が形成された場合の拡
散層５の幅LD′と同等になるため、 LD′＝LD となる。ソース・ドレイン拡散層６，７の各拡散
層幅をL1，L2とすると、実効チヤンネル長Leは Le＝LD−（L1＋L2） ＝LD′−（L1＋L2） ……(3) となり、実効チヤンネル長は、LD′，L1，L2の
それぞれの拡散層を測定すれば計算する事が可能
となる。これらの拡散層の層抵抗Rsとそれぞれ
の拡散層５，６，７の両端の抵抗値Ｒ（ｎ），拡散
層長さＷから Ｌ（ｎ）＝RSＷ／Ｒ（ｎ） ……(4) で表わされる。ただし、ｎは拡散層５，６，７の
各位置に対応する。
次に、領域３とゲート４とのマスク合わせずれ
△Ｍは、 △Ｍ＝L1−L2 から導ける。
△Ｍは、 △Ｍ＝L1−L2 から導ける。
ゲート長寸法Ｌは、ゲート４の両端の抵抗値と
ゲート４のシート抵抗RSから(4)式を用いて求め
られる。
ゲート４のシート抵抗RSから(4)式を用いて求め
られる。
次に、上記の原理に基づいて、実施したパター
ンの１例について、第３図を用いて、説明する。
ンの１例について、第３図を用いて、説明する。
第２図の原理図における領域３とゲート４は、
第３図において領域２５とゲート２４に相当す
る。
第３図において領域２５とゲート２４に相当す
る。
第２図の原理図における領域２は、第３図にお
いて領域３７に相当する。
いて領域３７に相当する。
領域２５と領域３７の外側幅はマスクにおいて
等しくし、LD1＝LD2とする。
等しくし、LD1＝LD2とする。
１０，１１，１７，１８はゲート材２４に付設
した電極で、ゲート材２４のシート抵抗RSGを求
めるためのフアン．デ．ポウ（Van de pauw）
パターンの各端子部であり、 IRSG：電極１０，１１間へ印加する定電流 VRSG：電極１７，１８間での測定電圧 とすると、ゲート材２４の層抵抗RSGは RSG＝π／ln2・VRSG／IRSG となる。
した電極で、ゲート材２４のシート抵抗RSGを求
めるためのフアン．デ．ポウ（Van de pauw）
パターンの各端子部であり、 IRSG：電極１０，１１間へ印加する定電流 VRSG：電極１７，１８間での測定電圧 とすると、ゲート材２４の層抵抗RSGは RSG＝π／ln2・VRSG／IRSG となる。
同様に、３０，３１，３３，３４は拡散領域３
７に付設された電極で、拡散層３８，２６，２７
の層抵抗RSDを求めるためのフアン．デ．ポウ
（Van de Pauw）パターンの各端子部であり、 IRSD：電極３０，３１間に印加する定電流 VRSD：電極３３，３４間での測定電圧 とすると、拡散層抵抗RSDは RSD＝π／ln2・VRSD／IRSD となる。
７に付設された電極で、拡散層３８，２６，２７
の層抵抗RSDを求めるためのフアン．デ．ポウ
（Van de Pauw）パターンの各端子部であり、 IRSD：電極３０，３１間に印加する定電流 VRSD：電極３３，３４間での測定電圧 とすると、拡散層抵抗RSDは RSD＝π／ln2・VRSD／IRSD となる。
電極１１，１６，１９，２３はゲート材２４に
付設された電極であり、ゲート材２４のゲート長
LGを電気的に求めるためのものであり、 IGL：電極１１，１６間に印加する定電流 VGL：電極１９，２３間で測定される電圧 W3：電極１９，２３がゲート材２４に直接接
触している電極間の距離 とすると、ゲート長LGは LG＝RSG×W3×IGL／VGL ……(5) と表わされる。
付設された電極であり、ゲート材２４のゲート長
LGを電気的に求めるためのものであり、 IGL：電極１１，１６間に印加する定電流 VGL：電極１９，２３間で測定される電圧 W3：電極１９，２３がゲート材２４に直接接
触している電極間の距離 とすると、ゲート長LGは LG＝RSG×W3×IGL／VGL ……(5) と表わされる。
電極３１，３２，３５，３６は拡散領域３７に
付設された電極であり、拡散層３８の拡散層幅
LDを求めるためのものであり、 IDL：電極３１，３２間に印加する定電流 VDL：電極３５，３６間で測定される電圧 W2：電極３５，３６が拡散領域３７と直接接
触している電極間の距離 とすると、拡散層３８の拡散層幅LDは LD＝RSD×W2×IDL／VDL と表わされる。
付設された電極であり、拡散層３８の拡散層幅
LDを求めるためのものであり、 IDL：電極３１，３２間に印加する定電流 VDL：電極３５，３６間で測定される電圧 W2：電極３５，３６が拡散領域３７と直接接
触している電極間の距離 とすると、拡散層３８の拡散層幅LDは LD＝RSD×W2×IDL／VDL と表わされる。
電極１２，１３，１４，１５は領域２５中の一
方の拡散層２７に付設された電極であり、拡散層
２７の拡散層幅L1を求めるためのものであり、 IDL1：電極１２，１５間に印加する定電流 VDL1：電極１３，１４間で測定される電圧 W1：電極１３，１４が拡散層２７と直接接触
している電極間の距離 とすると、拡散層２７の拡散層幅L1は L1＝RSD×W1×IDL1／VDL1 と表わされる。
方の拡散層２７に付設された電極であり、拡散層
２７の拡散層幅L1を求めるためのものであり、 IDL1：電極１２，１５間に印加する定電流 VDL1：電極１３，１４間で測定される電圧 W1：電極１３，１４が拡散層２７と直接接触
している電極間の距離 とすると、拡散層２７の拡散層幅L1は L1＝RSD×W1×IDL1／VDL1 と表わされる。
電極２０，２１，２２，１５は領域２５中の他
方の拡散層２６に付設された電極であり、拡散層
２６の拡散層幅L2を求めるためのものであり、 IDL2：電極２０，１５間に印加する定電流 VDL1：電極２１，２２間で測定される電圧 W1：電極２１，２２が拡散層２６と直接接触
している電極間の距離 とすると、拡散層２６の拡散層幅L2は L2＝RSD×W1×IDL2／VDL2 と表わされ実効チヤンネル長Leは、 Le＝LD−（L1＋L2） ＝RSD×（W2×IDL／VDL−W1 ×IDL1／VDL1−W1 ×IDL2／VDL2） ……(6) となる。
方の拡散層２６に付設された電極であり、拡散層
２６の拡散層幅L2を求めるためのものであり、 IDL2：電極２０，１５間に印加する定電流 VDL1：電極２１，２２間で測定される電圧 W1：電極２１，２２が拡散層２６と直接接触
している電極間の距離 とすると、拡散層２６の拡散層幅L2は L2＝RSD×W1×IDL2／VDL2 と表わされ実効チヤンネル長Leは、 Le＝LD−（L1＋L2） ＝RSD×（W2×IDL／VDL−W1 ×IDL1／VDL1−W1 ×IDL2／VDL2） ……(6) となる。
領域２５とゲート２４とのマスク合わせずれ△
Ｍは、 △Ｍ＝L1−L2 ＝W1×（IDL1／VDL1 −IDL2／VDL2） ……(7) と表わせる。
Ｍは、 △Ｍ＝L1−L2 ＝W1×（IDL1／VDL1 −IDL2／VDL2） ……(7) と表わせる。
以上、述べた様に同一のトランジスタ構造にお
けるゲート長寸法Ｌ，実効チヤンネル長Le，拡
散領域マスクとゲートマスクとの合わせずれ△Ｍ
はそれぞれ(5)，(6)，(7)式で表わせる事が分かる。
けるゲート長寸法Ｌ，実効チヤンネル長Le，拡
散領域マスクとゲートマスクとの合わせずれ△Ｍ
はそれぞれ(5)，(6)，(7)式で表わせる事が分かる。
発明の効果
以上説明したように、本発明によると、実効チ
ヤンネル長の測定，ゲート長寸法の測定，拡散・
ゲートマスク合わせずれ寸法の測定を、MOSト
ランジスタと同一の構造において行なつており、
得られた値は、より直接的な意味を持つ。
ヤンネル長の測定，ゲート長寸法の測定，拡散・
ゲートマスク合わせずれ寸法の測定を、MOSト
ランジスタと同一の構造において行なつており、
得られた値は、より直接的な意味を持つ。
しかも、電気的により簡便な式で表わせるため
半導体製造プロセス条件の検査を自動的、且つ多
量の実施ができる効果が奏される。即ち、実効チ
ヤンネル長の導出に関しては、従来例の(1)式のよ
うにマスク設計値をいくつも用意することなく、
しかも簡便な方法で実効チヤンネル長を求める事
ができる。さらに、実効チヤンネル長だけでな
く、マスク合わせずれ、ゲート長寸法の測定も同
一構造のパターンから導出できる。
半導体製造プロセス条件の検査を自動的、且つ多
量の実施ができる効果が奏される。即ち、実効チ
ヤンネル長の導出に関しては、従来例の(1)式のよ
うにマスク設計値をいくつも用意することなく、
しかも簡便な方法で実効チヤンネル長を求める事
ができる。さらに、実効チヤンネル長だけでな
く、マスク合わせずれ、ゲート長寸法の測定も同
一構造のパターンから導出できる。
また、この方法は、非破壊的な方法であるた
め、測定試料に制限が課せられることのない効果
も奏される。
め、測定試料に制限が課せられることのない効果
も奏される。
第１図はMOSトランジスタの実効チヤンネル
長をMOSトランジスタから求める従来の測定方
法を説明するための特性図、第２図ａ，ｂは本発
明の寸法測定方法の原理を説明するために示した
MOSトランジスタ構造の模式的なパターン平面
図と断面図、第３図は本発明の寸法測定方法を可
能とするパターン構造と電極構造を示す平面パタ
ーン図である。 １……半導体基板、２，３，２５，３７……領
域、５，６，７，２６，２７，３８……拡散層、
４，２４……ゲート材、８……拡散層の横方向広
がり部分、１０，１１，１７，１８……ゲート材
の層抵抗を求めるための電極、１１，１６，１
９，２３……ゲート長測用の電極、１２〜１５，
２０〜２２，３１，３２，３５，３６……拡散層
幅測定用の電極、３０，３１，３３，３４……拡
散層抵抗を測定するための電極。
長をMOSトランジスタから求める従来の測定方
法を説明するための特性図、第２図ａ，ｂは本発
明の寸法測定方法の原理を説明するために示した
MOSトランジスタ構造の模式的なパターン平面
図と断面図、第３図は本発明の寸法測定方法を可
能とするパターン構造と電極構造を示す平面パタ
ーン図である。 １……半導体基板、２，３，２５，３７……領
域、５，６，７，２６，２７，３８……拡散層、
４，２４……ゲート材、８……拡散層の横方向広
がり部分、１０，１１，１７，１８……ゲート材
の層抵抗を求めるための電極、１１，１６，１
９，２３……ゲート長測用の電極、１２〜１５，
２０〜２２，３１，３２，３５，３６……拡散層
幅測定用の電極、３０，３１，３３，３４……拡
散層抵抗を測定するための電極。
Claims (1)
- １ 半導体基板上のMOSトランジスタを構成す
るソース拡散領域，ドレーン拡散領域，ゲート材
質部の各パターンと同形のそれぞれの領域部を有
し、かつ、前記それぞれの領域部のチヤンネル幅
方向の両端に、それぞれ、通電用電極および電圧
降下測定用電極を付設し、さらに、前記ゲート材
質部を延長して、抵抗率測定用のフアン・デ・ポ
ウ電極端子を付設した第１の評価用素子部と、前
記MOSトランジスタを構成するソース拡散領域，
ドレーン拡散領域およびそれらの対向部を埋める
領域の全面に及んで前記ソース，ドレーン拡散領
域と同一拡散種の導入された全面拡散領域を有
し、かつ、この全面拡散領域の前記チヤンネル幅
方向と同方向の両端に通電用電極および電圧降下
測定用電極を付設し、さらに、この全面拡散領域
を延長して抵抗率測定用のフアン・デ・ポウ電極
端子を付設した第２の評価用素子部とをそなえた
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170691A JPS6148927A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170691A JPS6148927A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6148927A JPS6148927A (ja) | 1986-03-10 |
| JPH0586858B2 true JPH0586858B2 (ja) | 1993-12-14 |
Family
ID=15909605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59170691A Granted JPS6148927A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148927A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02129943A (ja) * | 1988-11-09 | 1990-05-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2989939B2 (ja) * | 1991-06-26 | 1999-12-13 | 山形日本電気株式会社 | 半導体製造管理装置 |
| JP4592634B2 (ja) | 2005-06-17 | 2010-12-01 | パナソニック株式会社 | 半導体装置 |
| JP6363542B2 (ja) * | 2015-03-17 | 2018-07-25 | 株式会社日立製作所 | 半導体装置、半導体装置の製造方法および回路システム |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5292482A (en) * | 1976-01-30 | 1977-08-03 | Hitachi Ltd | Measuring of contamination of semiconductor element |
| JPS56152246A (en) * | 1980-04-25 | 1981-11-25 | Pioneer Electronic Corp | Manufacture of semiconductor device |
| JPS583039B2 (ja) * | 1975-06-30 | 1983-01-19 | 松下電工株式会社 | フクゴウメツキホウ |
| JPS59105375A (ja) * | 1982-12-08 | 1984-06-18 | Nec Corp | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583039U (ja) * | 1981-06-29 | 1983-01-10 | 富士通株式会社 | 半導体回路装置の評価部構造 |
-
1984
- 1984-08-16 JP JP59170691A patent/JPS6148927A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583039B2 (ja) * | 1975-06-30 | 1983-01-19 | 松下電工株式会社 | フクゴウメツキホウ |
| JPS5292482A (en) * | 1976-01-30 | 1977-08-03 | Hitachi Ltd | Measuring of contamination of semiconductor element |
| JPS56152246A (en) * | 1980-04-25 | 1981-11-25 | Pioneer Electronic Corp | Manufacture of semiconductor device |
| JPS59105375A (ja) * | 1982-12-08 | 1984-06-18 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6148927A (ja) | 1986-03-10 |
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