JP2000138344A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000138344A JP2000138344A JP10313368A JP31336898A JP2000138344A JP 2000138344 A JP2000138344 A JP 2000138344A JP 10313368 A JP10313368 A JP 10313368A JP 31336898 A JP31336898 A JP 31336898A JP 2000138344 A JP2000138344 A JP 2000138344A
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- stripe
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Abstract
(57)【要約】
【課題】 コンデンサを搭載する半導体装置であって、
耐圧を増加するために誘電体の膜厚を厚くしても、電極
面積を広げることなく、従来と同様の容量値を確保でき
る構造とする。 【解決手段】 ＬＯＣＯＳ酸化膜１０２上に、導電膜を
貫通する複数のストライプ状の開口孔１０８を有するポ
リシンコンからなる下部電極１０３を形成し、その表面
に誘電体としての絶縁膜１０４を形成する。さらに、ポ
リシンコンからなる上部電極１０５を形成し、コンデン
サを構成する。下部電極１０３にストライプ状の開口孔
を設けることにより、例えば、下部電極膜厚４００ｎ
ｍ、開口孔と開口孔の間隔を６００ｎｍ、開口孔の幅を
６００ｎｍとすれば、平面状の下部電極を用いたものに
比較して容量値を約１７％増やすことが可能となる。ス
トライプ状の開口孔の代りに底面の導電膜を残したスト
ライプ状の溝にしてもよい。
耐圧を増加するために誘電体の膜厚を厚くしても、電極
面積を広げることなく、従来と同様の容量値を確保でき
る構造とする。 【解決手段】 ＬＯＣＯＳ酸化膜１０２上に、導電膜を
貫通する複数のストライプ状の開口孔１０８を有するポ
リシンコンからなる下部電極１０３を形成し、その表面
に誘電体としての絶縁膜１０４を形成する。さらに、ポ
リシンコンからなる上部電極１０５を形成し、コンデン
サを構成する。下部電極１０３にストライプ状の開口孔
を設けることにより、例えば、下部電極膜厚４００ｎ
ｍ、開口孔と開口孔の間隔を６００ｎｍ、開口孔の幅を
６００ｎｍとすれば、平面状の下部電極を用いたものに
比較して容量値を約１７％増やすことが可能となる。ス
トライプ状の開口孔の代りに底面の導電膜を残したスト
ライプ状の溝にしてもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に、上下電極がポリシリコンで構成されたコンデ
ンサを搭載する半導体装置に関するものである。
り、特に、上下電極がポリシリコンで構成されたコンデ
ンサを搭載する半導体装置に関するものである。
【０００２】
【従来の技術】図３は、従来の上下電極がポリシリコン
で構成されたコンデンサを示したものである。このコン
デンサは、半導体基板３０１上に形成された素子分離用
領域としてのＬＯＣＯＳ酸化膜３０２の上に形成されて
いる。まず、ＬＯＣＯＳ酸化膜３０２上にポリシリコン
からなる下部電極３０３が設けられ、さらにその上に同
じくポリシリコンからなる上部電極３０５が形成され
る。そして、下部電極３０３と上部電極３０５との間に
形成された極薄い絶縁膜３０４が誘電体となる。絶縁膜
３０４は具体的には熱酸化膜、ＣＶＤ酸化シリコン、ま
たは酸化シリコンー窒化シリコンー酸化シリコン（ＯＮ
Ｏ膜）という３層複合膜などが採用されている。次に、
図３（ｂ）に示したように、下部電極３０３には第１の
金属配線３０６が接続され、また、上部電極３０５には
第２の金属配線３０７が接続される。
で構成されたコンデンサを示したものである。このコン
デンサは、半導体基板３０１上に形成された素子分離用
領域としてのＬＯＣＯＳ酸化膜３０２の上に形成されて
いる。まず、ＬＯＣＯＳ酸化膜３０２上にポリシリコン
からなる下部電極３０３が設けられ、さらにその上に同
じくポリシリコンからなる上部電極３０５が形成され
る。そして、下部電極３０３と上部電極３０５との間に
形成された極薄い絶縁膜３０４が誘電体となる。絶縁膜
３０４は具体的には熱酸化膜、ＣＶＤ酸化シリコン、ま
たは酸化シリコンー窒化シリコンー酸化シリコン（ＯＮ
Ｏ膜）という３層複合膜などが採用されている。次に、
図３（ｂ）に示したように、下部電極３０３には第１の
金属配線３０６が接続され、また、上部電極３０５には
第２の金属配線３０７が接続される。
【０００３】このような構成のコンデンサは、例えば液
晶パネル駆動用ＬＳＩの出力用オペレーショナル・アン
プに付随した容量としてよく用いられ、チップ面積の２
０〜４０％を占めるものである。また、液晶駆動用ＬＳ
Ｉは液晶パネルの高画質化のために出力電圧を高くする
ことが要求され、そのために内部回路の耐圧は従来の５
Ｖから１０Ｖあるいは２０Ｖ以上に高耐圧化することが
必要とされている。
晶パネル駆動用ＬＳＩの出力用オペレーショナル・アン
プに付随した容量としてよく用いられ、チップ面積の２
０〜４０％を占めるものである。また、液晶駆動用ＬＳ
Ｉは液晶パネルの高画質化のために出力電圧を高くする
ことが要求され、そのために内部回路の耐圧は従来の５
Ｖから１０Ｖあるいは２０Ｖ以上に高耐圧化することが
必要とされている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
成の従来のコンデンサでは、高耐圧化を図るとすれば絶
縁膜３０４の膜厚を厚くしなければならず、単位面積当
たりの容量値が膜厚に反比例して減少することになる。
そのため、絶縁耐圧を向上させつつ従来と同じ容量値を
確保するためには、コンデンサの面積を大きくする必要
があった。結局、コンデンサの面積を大きくするとＬＳ
Ｉ全体としてのチップ面積が増大し、低コスト化に逆行
するという問題を有していた。
成の従来のコンデンサでは、高耐圧化を図るとすれば絶
縁膜３０４の膜厚を厚くしなければならず、単位面積当
たりの容量値が膜厚に反比例して減少することになる。
そのため、絶縁耐圧を向上させつつ従来と同じ容量値を
確保するためには、コンデンサの面積を大きくする必要
があった。結局、コンデンサの面積を大きくするとＬＳ
Ｉ全体としてのチップ面積が増大し、低コスト化に逆行
するという問題を有していた。
【０００５】本発明は、上記の問題点を解決するもの
で、高耐圧化しても充分な容量値を持つ構造のコンデン
サを搭載した半導体装置を提供することを目的とする。
で、高耐圧化しても充分な容量値を持つ構造のコンデン
サを搭載した半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置に搭載のコンデンサは、下部
電極が貫通された一定パターンの開口孔を有することを
特徴とする。具体的なパターンとしては、貫通された複
数のストライプ状の開口孔とし、その下部電極の厚さを
ｈ、開口孔の幅をｓとしたとき、２ｈ＞ｓに設定されて
いる。
めに、本発明の半導体装置に搭載のコンデンサは、下部
電極が貫通された一定パターンの開口孔を有することを
特徴とする。具体的なパターンとしては、貫通された複
数のストライプ状の開口孔とし、その下部電極の厚さを
ｈ、開口孔の幅をｓとしたとき、２ｈ＞ｓに設定されて
いる。
【０００７】また、本発明の他のコンデンサは、下部電
極が、上部電極側の面に一定パターンの凹部を有するこ
とを特徴とするものである。この場合もパターンとして
は複数のストライプ状の溝とすることが望ましい。
極が、上部電極側の面に一定パターンの凹部を有するこ
とを特徴とするものである。この場合もパターンとして
は複数のストライプ状の溝とすることが望ましい。
【０００８】下部電極のストライプ状の開口孔や溝の形
成は、フォトリソ技術及びエッチング技術を用いること
により、容易にパターン化することができる。これによ
り開口孔や溝の側壁の面積が追加されるため容量値を大
きくすることができ、したがって、コンデンサの耐圧を
上げるために誘電体としての絶縁膜の膜厚を厚くして
も、従来の平面型の下部電極を備えたものの容量値を確
保することができるようになる。
成は、フォトリソ技術及びエッチング技術を用いること
により、容易にパターン化することができる。これによ
り開口孔や溝の側壁の面積が追加されるため容量値を大
きくすることができ、したがって、コンデンサの耐圧を
上げるために誘電体としての絶縁膜の膜厚を厚くして
も、従来の平面型の下部電極を備えたものの容量値を確
保することができるようになる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。
て、図面を参照しながら詳細に説明する。
【００１０】（実施の形態１）図１は、本発明の実施の
形態１における半導体装置のコンデンサ部分を示したも
のである。図１において、１０２は半導体基板１０１上
に形成された素子分離用ＬＯＣＯＳ酸化膜であり、その
ＬＯＣＯＳ酸化膜１０２の上に、導電膜を選択的に貫通
した複数のストライプ状の開口孔１０８を有するポリシ
リコンからなる下部電極１０３が形成され、その下部電
極１０３の表面には誘電体となる絶縁膜１０４が形成さ
れている。さらにその上にはポリシリコンからなる上部
電極１０５が設けられ、これら下部電極１０３、絶縁膜
１０４、上部電極１０５でコンデンサが構成される。そ
して、下部電極１０３には、電圧を印加する第１の金属
配線１０６が接続され、上部電極１０５には第２の金属
配線１０７が接続されている。
形態１における半導体装置のコンデンサ部分を示したも
のである。図１において、１０２は半導体基板１０１上
に形成された素子分離用ＬＯＣＯＳ酸化膜であり、その
ＬＯＣＯＳ酸化膜１０２の上に、導電膜を選択的に貫通
した複数のストライプ状の開口孔１０８を有するポリシ
リコンからなる下部電極１０３が形成され、その下部電
極１０３の表面には誘電体となる絶縁膜１０４が形成さ
れている。さらにその上にはポリシリコンからなる上部
電極１０５が設けられ、これら下部電極１０３、絶縁膜
１０４、上部電極１０５でコンデンサが構成される。そ
して、下部電極１０３には、電圧を印加する第１の金属
配線１０６が接続され、上部電極１０５には第２の金属
配線１０７が接続されている。
【００１１】ポリシリコンからなる上下電極１０３，１
０５は、主としてＣＶＤ法で堆積されるため、ほぼ一様
な厚さになっている。ここで下部電極１０３の膜厚を
ｈ、開口孔１０８の幅をｓとしたとき、２ｈ＞ｓに設定
されている。
０５は、主としてＣＶＤ法で堆積されるため、ほぼ一様
な厚さになっている。ここで下部電極１０３の膜厚を
ｈ、開口孔１０８の幅をｓとしたとき、２ｈ＞ｓに設定
されている。
【００１２】さらに、開口孔と開口孔に挟まれた部分の
幅をｗとし、図１のコンデンサの容量値をＣ１、従来の
ように下部電極が平面の場合の容量値をＣ０として、図
１の開口孔の長手方向両端部の小面積部分の寄与を無視
した場合、各容量値は電極表面積に比例するから、近似
的に（数１）となる。
幅をｗとし、図１のコンデンサの容量値をＣ１、従来の
ように下部電極が平面の場合の容量値をＣ０として、図
１の開口孔の長手方向両端部の小面積部分の寄与を無視
した場合、各容量値は電極表面積に比例するから、近似
的に（数１）となる。
【００１３】
【数１】Ｃ１／Ｃ０≒（ｗ＋２ｈ）／（ｗ＋ｓ） したがって、Ｃ１／Ｃ０＞１となるように、従来の構成
に比べて容量を増加させるためには、２ｈ＞ｓとなるよ
うにｈとｓの寸法関係を設定する必要がある。
に比べて容量を増加させるためには、２ｈ＞ｓとなるよ
うにｈとｓの寸法関係を設定する必要がある。
【００１４】例えば、ｈ＝４００ｎｍ、ｗ＝ｓ＝６００
ｎｍとすれば、従来構成のコンデンサより約１７％容量
値が増加する。またｗ＝ｓ＝ｈであれば５０％増加する
ことになる。ｗ，ｓの値はフォトリソ技術で充分加工可
能なものであり、本実施の形態１におけるコンデンサ
は、特殊な加工技術を使用しなくても非常に大きい改善
効果が得られる。
ｎｍとすれば、従来構成のコンデンサより約１７％容量
値が増加する。またｗ＝ｓ＝ｈであれば５０％増加する
ことになる。ｗ，ｓの値はフォトリソ技術で充分加工可
能なものであり、本実施の形態１におけるコンデンサ
は、特殊な加工技術を使用しなくても非常に大きい改善
効果が得られる。
【００１５】（実施の形態２）図２は、本発明の実施の
形態２における半導体装置のコンデンサ部分を示したも
のである。図２において、２０２は半導体基板２０１上
に形成された素子分離用ＬＯＣＯＳ酸化膜であり、その
ＬＯＣＯＳ酸化膜２０２の上に、複数のストライプ状の
溝２０８を有するポリシンコンからなる下部電極２０３
が形成され、その下部電極２０３の表面には誘電体とな
る絶縁膜２０４が形成されている。さらにその上にはポ
リシリコンからなる上部電極２０５が設けられ、これら
下部電極２０３、絶縁膜２０４、上部電極２０５でコン
デンサが構成される。そして、下部電極２０３には、電
圧を印加する第１の金属配線２０６が接続され、上部電
極２０５には第２の金属配線２０７が接続されている。
形態２における半導体装置のコンデンサ部分を示したも
のである。図２において、２０２は半導体基板２０１上
に形成された素子分離用ＬＯＣＯＳ酸化膜であり、その
ＬＯＣＯＳ酸化膜２０２の上に、複数のストライプ状の
溝２０８を有するポリシンコンからなる下部電極２０３
が形成され、その下部電極２０３の表面には誘電体とな
る絶縁膜２０４が形成されている。さらにその上にはポ
リシリコンからなる上部電極２０５が設けられ、これら
下部電極２０３、絶縁膜２０４、上部電極２０５でコン
デンサが構成される。そして、下部電極２０３には、電
圧を印加する第１の金属配線２０６が接続され、上部電
極２０５には第２の金属配線２０７が接続されている。
【００１６】この実施の形態２では、下部電極２０３の
形成において、例えば導電膜をフォトリソ技術とエッチ
ング技術を用いて選択的に途中まで除去し、複数のスト
ライプ状の溝２０８を形成して電極面積を増加させてい
る。ここで、溝２０８の深さをｉ、溝の幅をｓ、溝と溝
の間隔をｗとしたときの容量値をＣ２、従来の構成の容
量値をＣ０とすると、図２における溝２０８の長手方向
両端部の小面積部分の寄与を無視した場合、近似的に
（数２）となり、
形成において、例えば導電膜をフォトリソ技術とエッチ
ング技術を用いて選択的に途中まで除去し、複数のスト
ライプ状の溝２０８を形成して電極面積を増加させてい
る。ここで、溝２０８の深さをｉ、溝の幅をｓ、溝と溝
の間隔をｗとしたときの容量値をＣ２、従来の構成の容
量値をＣ０とすると、図２における溝２０８の長手方向
両端部の小面積部分の寄与を無視した場合、近似的に
（数２）となり、
【００１７】
【数２】Ｃ２／Ｃ０＝（ｗ＋ｓ＋２ｉ）／（ｗ＋ｓ） 容量値を向上させるための条件は、Ｃ２／Ｃ０＞１であ
るからｉとｓの値に係わらずどのような場合でも容量の
面積を増加させることができる。
るからｉとｓの値に係わらずどのような場合でも容量の
面積を増加させることができる。
【００１８】例えば、ｉ＝３００ｎｍ、ｓ＝ｗ＝６００
ｎｍとすれば、容量値は従来のものと比較して５０％増
加する。また、ｉ＝ｓ＝ｗとすれば約１００％も増加さ
せることができる。
ｎｍとすれば、容量値は従来のものと比較して５０％増
加する。また、ｉ＝ｓ＝ｗとすれば約１００％も増加さ
せることができる。
【００１９】上記実施の形態１，２では、下部電極の断
面形状が異なるが、目的によって選択することができ
る。実施の形態２の方が容量値の増加効果は大きいが、
下部ポリシリコン電極の溝形成のためにはポリシリコン
のエッチングを途中で停止させねばならない分だけ高い
加工制御性が必要である。これに対して実施の形態１で
はそのような制御が必要ではないのでより安定した容量
値が得られる。
面形状が異なるが、目的によって選択することができ
る。実施の形態２の方が容量値の増加効果は大きいが、
下部ポリシリコン電極の溝形成のためにはポリシリコン
のエッチングを途中で停止させねばならない分だけ高い
加工制御性が必要である。これに対して実施の形態１で
はそのような制御が必要ではないのでより安定した容量
値が得られる。
【００２０】上記実施の形態１，２では、下部電極の形
状として、複数のストライプ状の開口孔あるいは溝とし
たが、特にこれに限定されるものではなく、例えば、下
部電極となるポリシリコン膜全面にわたって一様な密度
で円形、あるいは正方形、そのほかさらに複雑な形状の
孔を形成するか、または凹部を設けても同様な効果が得
られる。
状として、複数のストライプ状の開口孔あるいは溝とし
たが、特にこれに限定されるものではなく、例えば、下
部電極となるポリシリコン膜全面にわたって一様な密度
で円形、あるいは正方形、そのほかさらに複雑な形状の
孔を形成するか、または凹部を設けても同様な効果が得
られる。
【００２１】例を示すと、 （１）ポリシリコン膜厚：４００ｎｍ、円（開口孔）の
直径：６００ｎｍ、円の間隔：６００ｎｍの時、面積増
加率：３３％ （２）ポリシリコン膜厚：４００ｎｍ、正方形（開口
孔）の１辺：６００ｎｍ、正方形の間隔：６００ｎｍの
時、面積増加率：４２％ （３）正方形の凹部の深さ：４００ｎｍ、正方形の１
辺：６００ｎｍ、正方形の間隔：６００ｎｍの時、面積
増加率：５８％ 以上のようであるが、形成するパターン設計、容量面積
の計算の簡単さを考慮するとストライプ状が優れてい
る。
直径：６００ｎｍ、円の間隔：６００ｎｍの時、面積増
加率：３３％ （２）ポリシリコン膜厚：４００ｎｍ、正方形（開口
孔）の１辺：６００ｎｍ、正方形の間隔：６００ｎｍの
時、面積増加率：４２％ （３）正方形の凹部の深さ：４００ｎｍ、正方形の１
辺：６００ｎｍ、正方形の間隔：６００ｎｍの時、面積
増加率：５８％ 以上のようであるが、形成するパターン設計、容量面積
の計算の簡単さを考慮するとストライプ状が優れてい
る。
【００２２】本発明は、要するにコンデンサの下部電極
を、平坦面ではなく、通常のフォトリソ技術とエッチン
グ技術等を用いて凹凸が形成された形状にすることによ
って、容量値を増加させるものである。この凹凸の形成
方法は、最も確実に安定して形成できるものであり、実
用的にも非常に有効である。
を、平坦面ではなく、通常のフォトリソ技術とエッチン
グ技術等を用いて凹凸が形成された形状にすることによ
って、容量値を増加させるものである。この凹凸の形成
方法は、最も確実に安定して形成できるものであり、実
用的にも非常に有効である。
【００２３】
【発明の効果】以上述べたように、本発明によれば、フ
ォトリソ技術およびエッチング技術等を用いて容易に容
量値を増大させることができ、また、耐圧を向上させる
ために誘電体としての絶縁膜の膜厚を厚くしても、従来
通りの容量値を確保することが可能となる。
ォトリソ技術およびエッチング技術等を用いて容易に容
量値を増大させることができ、また、耐圧を向上させる
ために誘電体としての絶縁膜の膜厚を厚くしても、従来
通りの容量値を確保することが可能となる。
【図１】本発明の実施の形態１における半導体装置のコ
ンデンサ部分を示す平面図および断面図
ンデンサ部分を示す平面図および断面図
【図２】本発明の実施の形態２における半導体装置のコ
ンデンサ部分を示す平面図および断面図
ンデンサ部分を示す平面図および断面図
【図３】従来例における半導体装置のコンデンサ部分を
示す平面図および断面図
示す平面図および断面図
１０１，２０１ 半導体基板 １０２，２０２ ＬＯＣＯＳ酸化膜 １０３，２０３ ポリシリコンからなる下部電極 １０４，２０４ 誘電体となる絶縁膜 １０５，２０５ ポリシリコンからなる上部電極 １０６，２０６ 第１の金属配線 １０７，２０７ 第２の金属配線
Claims (4)
- 【請求項１】 半導体基板上の第１の絶縁膜上に形成さ
れた下部電極と、該下部電極の表面に形成された誘電体
としての第２の絶縁膜と、該第２の絶縁膜上に形成され
た上部電極とで構成されるコンデンサを備えた半導体装
置であって、前記下部電極は、貫通された一定パターン
の開口孔を有することを特徴とする半導体装置。 - 【請求項２】 半導体基板上の第１の絶縁膜上に形成さ
れた下部電極と、該下部電極の表面に形成された誘電体
としての第２の絶縁膜と、該第２の絶縁膜上に形成され
た上部電極とで構成されるコンデンサを備えた半導体装
置であって、前記下部電極は、前記上部電極側の面に一
定パターンの凹部を有することを特徴とする半導体装
置。 - 【請求項３】 半導体基板上の第１の絶縁膜上に形成さ
れた下部電極と、該下部電極の表面に形成された誘電体
としての第２の絶縁膜と、該第２の絶縁膜上に形成され
た上部電極とで構成されるコンデンサを有する半導体装
置であって、前記下部電極は、貫通された複数のストラ
イプ状の開口孔を有し、前記下部電極の厚さをｈ、前記
開口孔の幅をｓとしたとき、２ｈ＞ｓに設定されている
ことを特徴とする半導体装置。 - 【請求項４】 半導体基板上の第１の絶縁膜上に形成さ
れた下部電極と、該下部電極の表面に形成された誘電体
としての第２の絶縁膜と、該第２の絶縁膜上に形成され
た上部電極とで構成されるコンデンサを有する半導体装
置であって、前記下部電極は、前記上部電極側の面に複
数のストライプ状の溝を有することを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10313368A JP2000138344A (ja) | 1998-11-04 | 1998-11-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10313368A JP2000138344A (ja) | 1998-11-04 | 1998-11-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000138344A true JP2000138344A (ja) | 2000-05-16 |
Family
ID=18040427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10313368A Pending JP2000138344A (ja) | 1998-11-04 | 1998-11-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000138344A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017169882A1 (ja) * | 2016-03-31 | 2017-10-05 | ソニー株式会社 | 撮像素子、撮像素子の製造方法、及び、電子機器 |
| WO2018175754A1 (en) * | 2017-03-22 | 2018-09-27 | Advanced Micro Devices, Inc. | Oscillating capacitor architecture in polysilicon for improved capacitance |
| US10756164B2 (en) | 2017-03-30 | 2020-08-25 | Advanced Micro Devices, Inc. | Sinusoidal shaped capacitor architecture in oxide |
| CN111969111A (zh) * | 2020-08-26 | 2020-11-20 | 上海华虹宏力半导体制造有限公司 | 一种电容器及其制造方法 |
| CN113270547A (zh) * | 2021-05-19 | 2021-08-17 | 上海华虹宏力半导体制造有限公司 | 一种pip电容及其制作方法 |
-
1998
- 1998-11-04 JP JP10313368A patent/JP2000138344A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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