以下、発明を実施するための形態(以下、「実施形態」と記述する)について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
1.本技術が適用される固体撮像装置
1−1.基本的なシステム構成
1−2.他のシステム構成
2.実施形態に関する説明
2−1.電荷蓄積部を分割することによって電荷蓄積部のトータルの容量値を大きくすることが出来る理由
2−2.単位面積当たりの容量値が大きいキャパシタの説明
3.実施例
4.ノイズ除去処理及び演算処理に関する説明
5.第2の電荷蓄積部の構造例
6.第2の電荷蓄積部の製造プロセス
7.参考例
8.変形例
8−1.フォトダイオードのみで光電荷を蓄積する例
8−2.第2の電荷蓄積部の構造の適用した単位画素の変形例
8−3.その他の変形例
9.電子機器(撮像装置)
<1.本技術が適用される固体撮像装置>
[1−1.基本的なシステム構成]
図1は、本技術が適用される固体撮像装置、例えばX−Yアドレス方式固体撮像装置の一種であるCMOSイメージセンサの構成の概略を示すシステム構成図である。ここで、CMOSイメージセンサとは、CMOSプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。
本適用例に係るCMOSイメージセンサ10は、図示せぬ半導体基板(チップ)上に形成された画素アレイ部11と、当該画素アレイ部11と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、垂直駆動部12、カラム処理部13、水平駆動部14及びシステム制御部15から構成されている。
CMOSイメージセンサ10は更に、信号処理部18及びデータ格納部19を備えている。信号処理部18及びデータ格納部19については、本CMOSイメージセンサ10と同じ基板上に搭載しても構わないし、本CMOSイメージセンサ10とは別の基板上に配置するようにしても構わない。また、信号処理部18及びデータ格納部19の各処理については、本CMOSイメージセンサ10とは別の基板に設けられる外部信号処理部、例えば、DSP(Digital Signal Processor)回路やソフトウェアによる処理でも構わない。
画素アレイ部11は、受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部を有する単位画素(以下、単に「画素」と記述する場合もある)が行方向及び列方向に、即ち、行列状に2次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向(即ち、水平方向)を言い、列方向とは画素列の画素の配列方向(即ち、垂直方向)を言う。単位画素の具体的な回路構成や画素構造の詳細については後述する。
画素アレイ部11において、行列状の画素配列に対して、画素行ごとに画素駆動線16が行方向に沿って配線され、画素列ごとに垂直信号線17が列方向に沿って配線されている。画素駆動線16は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。図1では、画素駆動線16について1本の配線として示しているが、1本に限られるものではない。画素駆動線16の一端は、垂直駆動部12の各行に対応した出力端に接続されている。
垂直駆動部12は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部11の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部12は、当該垂直駆動部12を制御するシステム制御部15と共に、画素アレイ部11の各画素を駆動する駆動部を構成している。この垂直駆動部12はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の2つの走査系を有する構成となっている。
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部11の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す(リセットする)ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する(光電荷の蓄積を開始する)動作のことを言う。
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の露光期間となる。
垂直駆動部12によって選択走査された画素行の各単位画素から出力される信号は、画素列ごとに垂直信号線17の各々を通してカラム処理部13に入力される。カラム処理部13は、画素アレイ部11の画素列ごとに、選択行の各画素から垂直信号線17を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部13は、信号処理として少なくとも、ノイズ除去処理、例えばCDS(Correlated Double Sampling;相関二重サンプリング)処理を行う。このカラム処理部13によるCDS処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部13にノイズ除去処理以外に、例えば、AD(アナログ−デジタル)変換機能を持たせ、アナログの画素信号をデジタル信号に変換して出力することも可能である。
水平駆動部14は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部13の画素列に対応する単位回路を順番に選択する。この水平駆動部14による選択走査により、カラム処理部13において単位回路ごとに信号処理された画素信号が順番に出力される。
システム制御部15は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部12、カラム処理部13、及び、水平駆動部14などの駆動制御を行う。
信号処理部18は、少なくとも演算処理機能を有し、カラム処理部13から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部19は、信号処理部18での信号処理に当たって、その処理に必要なデータを一時的に格納する。
上記構成のCMOSイメージセンサ10は、画素アレイ部11中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバル露光を採用している。すなわち、CMOSイメージセンサ10では、全画素の一括露光が可能である。このグローバル露光は、垂直駆動部12及びシステム制御部15からなる駆動部による駆動の下に実行される。グローバル露光を実現するグローバルシャッタ機能は、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途に用いて好適なシャッタ動作である。
[1−2.他のシステム構成]
本技術が適用されるCMOSイメージセンサ10としては、上述したシステム構成のものに限られるものではない。他のシステム構成として、以下のようなシステム構成のものを挙げることができる。
例えば、図2に示すように、データ格納部19をカラム処理部13の後段に配置し、カラム処理部13から出力される画素信号を、データ格納部19を経由して信号処理部18に供給するシステム構成のCMOSイメージセンサ10Aを挙げることができる。
更には、図3に示すように、画素アレイ部11の列ごとあるいは複数の列ごとにAD変換するAD変換機能をカラム処理部13に持たせるとともに、当該カラム処理部13に対してデータ格納部19及び信号処理部18を並列的に設けるシステム構成のCMOSイメージセンサ10Bを挙げることができる。
<2.実施形態に関する説明>
グローバル露光を実現するにあたって、実施形態に係る固体撮像装置(例えば、CMOSイメージセンサ)は、グローバル露光を実現している従来技術と比較して、暗時や低照度時における撮像画像の画質を悪化させずに、飽和電荷量をより多く確保するために、単位画素内に第1、第2の2つの電荷蓄積部を持つ。そして、第1の電荷蓄積部として埋め込み型MOSキャパシタを用い、第2の電荷蓄積部として第1の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタを用いる。
好ましくは、第1の電荷蓄積部、及び、第2の電荷蓄積部については、各飽和電荷量の大小関係を次のように設定するのが良い。すなわち、第1の電荷蓄積部については、光電変換部の飽和電荷量よりも少ない飽和電荷量とするのが好ましい。
第1の電荷蓄積部の飽和電荷量を光電変換部の飽和電荷量よりも少なくしたとき、その少ない分については第2の電荷蓄積部で補うことになる。従って、第2の電荷蓄積部については、第1の電荷蓄積部の飽和電荷量との合計が光電変換部の飽和電荷量以上になるような飽和電荷量でなければならない。
上述したように、単位画素内に第1、第2の2つの電荷蓄積部を持つとともに、第1の電荷蓄積部として埋め込み型MOSキャパシタを用い、第2の電荷蓄積部として第1の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタを用いることで、次のような作用効果を得ることができる。
すなわち、第1の電荷蓄積部と第2の電荷蓄積部を合わせた面積と同じ面積に対して埋め込み型MOSキャパシタを形成した場合と比較して、光電荷を蓄積可能な容量値を大幅に増加させること、即ち、飽和電荷量をより多く確保することが可能となる。尚且つ、低照度時の信号に関しては埋め込み型MOSキャパシタを使用しており、界面準位や欠陥等の影響を受けにくく、グローバル露光を実現している従来技術と比較して暗時特性を悪化させることがないため、低照度時の撮像画像の画質を悪化させることがない。
その結果として、同じ単位画素サイズのグローバルシャッタ機能がないCMOSイメージセンサに対して、同等の特性を発揮するグローバルシャッタ機能を備えたCMOSイメージセンサを実現できる。また、同じ単位画素サイズのグローバルシャッタ機能を備えた従来のCMOSイメージセンサに対して、大幅なダイナミックレンジ拡大を図ったCMOSイメージセンサを実現できる。
[2−1.電荷蓄積部を分割することによって電荷蓄積部のトータルの容量値を大きくすることが出来る理由]
このように、第1の電荷蓄積部として埋め込み型MOSキャパシタを用い、第2の電荷蓄積部として第1の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタを用いることで、電荷蓄積部のトータルの容量値を大きくすることが出来る。ここで、電荷蓄積部のトータルの容量値を大きくすることが出来る理由について、一数値例を挙げて説明する。
例えば、1μm2の面積のキャパシタを形成する場合を考える。第1の電荷蓄積部の単位面積当たりの容量値を1fF/μm2、第2の電荷蓄積部の単位面積当たりの容量値を10fF/μm2として、1μm2の面積のキャパシタの全てを第1の電荷蓄積部によって形成するものとすると、1μm2の面積のキャパシタの容量値は1fFとなる。
このとき、1μm2の半分の面積を第2の電荷蓄積部で置き換えると、1μm2の面積のキャパシタの容量値は、5.5fF(=1/2μm2×1fF+1/2μm2×10fF)となる。すなわち、半分の面積を第2の電荷蓄積部で置き換えると、置き換えない場合と比較すると、1μm2の面積のキャパシタの容量値は5.5倍となる。
更に、1μm2の3/4の面積を第2の電荷蓄積部で置き換えると、1μm2の面積のキャパシタの容量値は7.75fFとなり、置き換えない場合と比較すると7.75倍となる。また、1μm2の半分の面積を第2の電荷蓄積部で置き換える際、第2の電荷蓄積部の単位面積当たりの容量値を20fF/μm2とすると、1μm2の面積のキャパシタの容量値は10.5fFとなり、置き換えない場合と比較すると10.5倍となる。
一方で、単位面積当たりの容量値が大きいキャパシタは総じてリーク電流が多く、第2の電荷蓄積部は、暗電流や白点等の暗時特性の悪化が顕著となる問題がある。そこで、光電変換部から全画素同時に光電荷を転送する際に、低照度時の光電荷については第1の電荷蓄積部に蓄積する。ここで、「低照度時の光電荷」とは、第1の電荷蓄積部の飽和電荷量以下の光電荷を言う。第1の電荷蓄積部は埋め込み型のキャパシタからなるため、界面準位や欠陥等の影響を受けにくく、第2の電荷蓄積部と比較して暗時特性が良い。
また、高照度時の光電荷については、第1の電荷蓄積部及び第2の蓄積容量のいずれにも蓄積する。ここで、「高照度時の光電荷」とは、第1の電荷蓄積部の飽和電荷量を超える光電荷を言う。取り扱い電荷量が多い高照度時は、高いS/Nを確保できるため、暗電流や白点等の暗時特性の影響を受け難い。従って、リーク電流が多い第2の電荷蓄積部に高照度時の光電荷を蓄積しても画質に与える影響は極めて低い。
以上の説明から明らかなように、第1の電荷蓄積部として埋め込み型MOSキャパシタを用い、第2の電荷蓄積部として第1の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタを用いることで、飽和電荷量をより多く確保できる。逆に、飽和電荷量が同等でよければ、省スペース化出来る分だけ単位画素サイズの縮小を図ることができる。
しかも、全画素同時読出しの際に、低照度時の光電荷については、暗電流や白点等の暗時特性の良い第1の電荷蓄積部に蓄積する一方、暗時特性の悪い第2の電荷蓄積部には高照度時の光電荷を蓄積することで、グローバル露光を実現している従来技術と比較して、暗時や低照度時における撮像画像の画質が悪化しない。
第1の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタ、即ち、埋め込み型MOSキャパシタよりも単位面積当たりの容量値が大きいキャパシタの一例として、表面型のMOSキャパシタを挙げることができる。
[2−2.単位面積当たりの容量値が大きいキャパシタの説明]
ここで、第1の電荷蓄積部を構成する埋め込み型MOSキャパシタと、第2の電荷蓄積部を構成する例えば表面側MOSキャパシタとの違いについて説明する。
図4に、埋め込み型MOSキャパシタA、及び、表面側MOSキャパシタBについて示す。また、図4A、図4Bにおいて、(a)は各MOSキャパシタの断面構造を、(b)は等価回路をそれぞれ示している。
図4A、図4Bに示すように、いずれのMOSキャパシタも、半導体基板21上にゲート酸化膜22を介してゲート電極23が配置されている。そして、埋め込み型MOSキャパシタAの場合は、半導体基板21の深部に信号電荷を蓄積する電荷蓄積領域24が形成され、表面型MOSキャパシタBの場合は、半導体基板21の基板表面に電荷蓄積領域25が形成される構造となっている。
図4A、図4Bの各図(b)において、Coxはゲート酸化膜22の容量値を、Cchは基板表面-電荷蓄積領域間の容量値を、Csiは電荷蓄積領域-基板間の容量値をそれぞれ示している。
(埋め込み型キャパシタの場合)
電荷蓄積領域24の単位面積当たりの容量値をCbとすると、当該容量値Cbは次式(1)で表わされる。
Cb=Cox・Cch/(Cox+Cch)+Csi
=Cox・{1/(1+Cox/Cch)}+Csi ・・・(1)
ここで、電荷蓄積領域-基板間の容量値Csiが十分に小さいと考えれば、式(1)は次式(2)で近似できる。
Cb≒Cox・{1/(1+Cox/Cch)} ・・・(2)
(表面型キャパシタの場合)
電荷蓄積領域の単位面積当たりの容量値をCsとすると、当該容量値Csは次式(3)で表わされる。
Cs=Cox+Csi ・・・(3)
ここで、電荷蓄積領域-基板間の容量値Csiが十分に小さいと考えれば、次式(4)に示すように、ゲート酸化膜22の容量値Coxで近似できる。
Cs≒Cox ・・・(4)
すなわち、電荷蓄積領域24の単位面積当たりの容量値Cbと、電荷蓄積領域25の単位面積当たりの容量値Csとの大小関係は、Cb<Csとなり、電荷蓄積領域を基板表面から基板中へ埋め込むことによって容量値が小さくなる。逆に言うと、電荷蓄積領域を基板中から基板表面へ持ってくることによって容量値が大きくなる。
(材料的に単位面積当たりの容量値を増やす方法についての説明)
単位面積当たりのゲート酸化膜22の容量値Coxは次式(5)で表される。
Cox=εox/tox ・・・(5)
ここで、εoxはゲート酸化膜22の誘電率、toxはゲート酸化膜22の膜厚である。
ゲート酸化膜22の膜厚toxは、耐圧やリーク量の観点でも重要であるが、同じ膜厚でも誘電率の高い材料を使用することで、単位面積当たりの容量値Coxを増やすことができる。誘電率の高い材料としては、たとえば次の材料を挙げることができる。
Si3N4 : 比誘電率7
Ta2O5 : 比誘電率26
HfO2 : 比誘電率25
ZrO2 : 比誘電率25
真空の誘電率と比誘電率の積がそれぞれの材料の誘電率となるので、SiO2(比誘電率3.9)との比誘電率の比率を考えると、単位面積当たりの容量値の増加分を見積ることができる。例えば表面型MOSキャパシタを想定して、SiO2の代わりに同じ膜厚のSi3N4を使用すると、単位面積当たりの容量値が1.8倍、Ta2O5を使用すると、単位面積当たりの容量値が6.7倍に増加する。
(構造的に単位面積当たりの容量値を増やす方法についての説明)
また、構造的には、複数のキャパシタ構造を組み合わせることにより、単位面積当たりの容量値を増やすことができる。その組合せ構造の一例として、図5に示す構造、即ち、プレーナ型MOSキャパシタとジャンクション型キャパシタとを組み合わせた構造Aや、プレーナ型MOSキャパシタとスタック型キャパシタとを組み合わせた構造Bを挙げることができる。
先ず、組合せ構造Aについて説明する。例えば、N型半導体基板51上にP型ウェル52が形成されている。P型ウェル52の表層部に中間電極となるN+型半導体領域41が形成され、下部電極となるP型ウェル52との間でジャンクション型MOSキャパシタが形成される。更に、基板表面上に絶縁膜53を介して上部電極42が配置されることで、前記ジャンクション型MOSキャパシタと並列にプレーナ型MOSキャパシタが形成される。つまり、第2の電荷蓄積部40は、プレーナ型MOSキャパシタとジャンクション型キャパシタの並列接続で形成される。
次に、組合せ構造Bについて説明する。第1の電荷蓄積部30については、組合せ構造Aの場合と同じプレーナ型MOSキャパシタである。第2の電荷蓄積部40については、素子分離絶縁膜55、56で区分された領域にプレーナ型MOSキャパシタが形成され、さらに上層に並列接続でスタック型キャパシタが形成される。
具体的には、P型ウェル52の表層部に下部電極となるP+(または、N+)型半導体領域43が形成され、当該半導体領域43の上に容量絶縁膜44を介して中間電極45が形成されている。この構造は、プレーナ型MOSキャパシタの構造である。更に、中間電極45上に容量絶縁膜46を介して上部電極47が形成されている。この構造は、スタック型キャパシタの構造である。中間電極45は、配線57によってN+型半導体領域41と電気的に接続されている。
この組合せ構造Bによれば、即ち、プレーナ型MOSキャパシタとスタック型キャパシタとの組合せ構造によれば、より単位面積当たりの容量値が大きいキャパシタを形成することができる。
(第2の電荷蓄積部の他の構造例)
図6及び図7に、第2の電荷蓄積部40の他の構造例を示す。図6及び図7において、図5と同等部位には同一符号を付して示している。
図6Aは、プレーナ型MOSキャパシタの構造を示す断面図である。第2の電荷蓄積部40を構成するプレーナ型MOSキャパシタは、P型ウェル52の表層部に下部電極となるP+(または、N+)型半導体領域43が形成され、当該半導体領域43の上に容量絶縁膜44を介して上部電極45が形成された構造となっている。
図6Bは、スタック型キャパシタ1の構造を示す断面図である。第2の電荷蓄積部40を構成するスタック型キャパシタ1は、素子分離絶縁膜55の上に下部電極45が形成され、当該下部電極45の上に容量絶縁膜46を介して上部電極47が形成された構造となっている。
図7Aは、スタック型キャパシタ2の構造を示す断面図である。第2の電荷蓄積部40を構成するスタック型キャパシタ2は、断面U字形の下部電極45がN+型半導体領域41に対して電気的に接続され、この下部電極45の内側に容量絶縁膜46を介して上部電極47が挿入された構造となっている。
このスタック型キャパシタ2の構造の場合、上部電極47には電源電圧が印加、あるいは接地される。断面U字形の下部電極45と、当該下部電極45の内側に埋め込まれた上部電極47とを含むスタック型キャパシタ2によれば、通常のスタック型キャパシタ、例えば、スタック型キャパシタ1よりも静電容量に寄与する対向面積を大きくとれる利点がある。
図7Bは、トレンチ型キャパシタの構造を示す断面図である。第2の電荷蓄積部40を構成するトレンチ型キャパシタは、P型ウェル52を貫通して基板51に達するようなトレンチ48が形成されており、このトレンチ48内にキャパシタが形成されるようになっている。
具体的には、トレンチ48の内壁に下部電極となるN+(または、P+)型半導体領域43が形成され、当該半導体領域43の内壁に容量絶縁膜44が被覆され、当該容量絶縁膜44を介して上部電極45が埋め込まれた構造となっている。
更に、第2の電荷蓄積部40については、容量絶縁膜の一部もしくは全部がシリコン酸化膜よりも誘電率の高い材料によって構成された、プレーナ型MOSキャパシタ、ジャンクション型キャパシタ、スタック型キャパシタ、トレンチ型キャパシタ単体もしくはそれらの組み合わせによって構成される。シリコン酸化膜(SiO2)よりも誘電率の高い材料としては、Si3N4、Ta205、HfO2、ZrO2等を挙げることができる。
以上、図6及び図7に基づいて、第2の電荷蓄積部40の構造の一例について説明したが、第2の電荷蓄積部40の構造としてはこれらの構造例に限られるものではなく、DRAMのメモリキャパシタなどで容量を高めるために、これまで開発された様々な方法を採用することが出来る。
<3.実施例>
以下に、画素内に第1の電荷蓄積部30、及び、第2の電荷蓄積部40を有する単位画素についての具体的な実施例について説明する。
(単位画素60Aの回路構成)
図8は、本技術を適用した単位画素60Aの回路構成を示す回路図である。図8に示すように、単位画素60Aは、光を受光して光電荷を生成しかつ蓄積する光電変換部として、例えば、PN接合のフォトダイオード61を有している。フォトダイオード61は、受光した光量に応じた光電荷を生成しかつ蓄積する。
単位画素60Aは更に、例えば、第1の転送ゲート部62、第2の転送ゲート部63、第3の転送ゲート部64、リセットゲート部65、第1の電荷蓄積部66、第2の電荷蓄積部67、増幅トランジスタ68、選択トランジスタ69、及び、電荷排出ゲート部70を有している。
上記の構成の単位画素60Aにおいて、第1、第2の電荷蓄積部66、67は、先述した第1、第2の電荷蓄積部に相当する。すなわち、第1の電荷蓄積部66は、回路的に、第1の転送ゲート部62と第2の転送ゲート部63との間に、埋め込み型MOSキャパシタとして設けられている。第1の電荷蓄積部66のゲート電極には、駆動信号SG(以下、転送信号SGとも称する)が印加される。第2の電荷蓄積部67は、第1の電荷蓄積部66よりも単位面積当たりの容量値が大きいキャパシタによって構成される。第1、第2の電荷蓄積部66、67のレイアウトや断面構造の詳細については後述する。
単位画素60Aに対して、図1の画素駆動線16として、複数の駆動線が例えば画素行毎に配線される。そして、図1の垂直駆動部12から画素駆動線16の複数の駆動線を通して、各種の駆動信号TG、SG、FG、CG、RST、SEL、PGが供給される。これらの駆動信号TG、SG、FG、CG、RST、SEL、PGは、上記の構成においては、各トランジスタがNMOSトランジスタであるため、高レベル(例えば、電源電圧VDD)の状態がアクティブ状態となり、低レベルの状態(例えば、負電位)が非アクティブ状態となるパルス信号である。
駆動信号TGは、第1の転送ゲート部62のゲート電極に転送信号として印加される。
第1の転送ゲート部62は、回路的に、フォトダイオード61と第1の電荷蓄積部66との間に接続されている。そして、第1の転送ゲート部62は、駆動信号TG(以下、転送信号TGとも称する)がアクティブ状態になるとこれに応答して導通状態になることで、フォトダイオード61に蓄積されている光電荷を第1の電荷蓄積部66に転送する。第1の転送ゲート部62によって転送された光電荷は、第1の電荷蓄積部66に一時的に蓄積される。
駆動信号FGは、第2の転送ゲート部63のゲート電極に転送信号として印加される。
第2の転送ゲート部63は、回路的に、第1の電荷蓄積部66と、増幅トランジスタ68のゲート電極が接続されたフローティングディフュージョン部(以下、「FD部」と記述する)71との間に接続されている。FD部71は、光電荷を電気信号、例えば電圧信号に変換して出力する。そして、第2の転送ゲート部63は、駆動信号FG(以下、転送信号FGとも称する)がアクティブ状態になるとこれに応答して導通状態になることで、第1の電荷蓄積部66に蓄積されている光電荷をFD部71に転送する。
駆動信号CGは、第3の転送ゲート部64のゲート電極に転送信号として印加される。
第3の転送ゲート部64は、回路的に、第1の電荷蓄積部66と第2の電荷蓄積部67との間に接続されている。そして、第3の転送ゲート部64は、駆動信号CG(以下、転送信号CGとも称する)がアクティブ状態になるとこれに応答して導通状態になることで、第1の電荷蓄積部66と第2の電荷蓄積部67のポテンシャルを結合する。
駆動信号RSTは、リセットゲート部65のゲート電極にリセット信号として印加される。リセットゲート部65は、回路的に、一方のソース/ドレイン領域がリセット電圧VDRに、他方のソース/ドレイン領域がFD部71にそれぞれ接続されている。そして、リセットゲート部65は、駆動信号RST(以下、リセット信号RSTとも称する)がアクティブ状態になるとこれに応答して導通状態になることで、FD部71の電位をリセット電圧VDRのレベルにリセットする。
増幅トランジスタ68は、回路的に、ゲート電極がFD部71に接続され、ドレイン電極が電源電圧VDDに接続されており、フォトダイオード61での光電変換によって得られる光電荷を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ68は、ソース電極が選択トランジスタ69を介して垂直信号線17に接続されることにより、当該垂直信号線17の一端に接続される定電流源80とソースフォロワ回路を構成する。
駆動信号SELは、選択トランジスタ69のゲート電極に選択信号として印加される。
選択トランジスタ69は、回路的に、増幅トランジスタ68のソース電極と垂直信号線17との間に接続されている。そして、選択トランジスタ69は、駆動信号SEL(以下、選択信号SELとも称する)がアクティブ状態になるとこれに応答して導通状態となり、単位画素60Aを選択状態として増幅トランジスタ68から出力される画素信号を垂直信号線17に接続する。
駆動信号PGは、電荷排出ゲート部70のゲート電極に電荷排出制御信号として印加される。電荷排出ゲート部70は、回路的に、フォトダイオード61と電荷排出部(例えば、電源電圧VDD)との間に接続されている。そして、電荷排出ゲート部70は、駆動信号PG(以下、電荷排出制御信号PGとも称する)がアクティブ状態になるとこれに応答して導通状態となり、フォトダイオード61から予め定められた所定量もしくはフォトダイオード61に蓄積された全ての光電荷を電荷排出部に選択的に排出する。
電荷排出ゲート部70は次の目的で設けられる。すなわち、光電荷の蓄積を行わない期間に電荷排出ゲート部70を導通状態にすることで、フォトダイオード61が光電荷で飽和し、その飽和電荷量を超えた電荷が第1、第2の電荷蓄積部66、67や周辺画素へ溢れ出すのを回避するためである。
(単位画素60Aの画素構造)
図9は、単位画素60Aの画素構造を示す概略図であり、図中、図8と同等部位には同一符号を付して示している。尚、図9には、画素レイアウトを示す平面パターン、当該平面パターンにおけるA−A´矢視断面、及び、B−B´矢視断面をそれぞれ示している。
図9において、B−B´矢視断面図から明らかなように、フォトダイオード(PD)61は、半導体基板51上のP型ウェル52内にN型半導体領域611が形成されてなるPN接合のダイオード構成となっている。このフォトダイオード61は、その表層部にP型半導体領域612が形成されることで、空乏端を界面から離した埋め込み型フォトダイオード(所謂、HAD(Hole Accumulation Diode)センサ構造)となっている。
第1の転送ゲート部62は、基板表面上にゲート絶縁膜(図示せず)を介して配されたゲート電極621を有するとともに、基板表層部にP−型半導体領域622が形成された構成となっている。P−型半導体領域622は、当該半導体領域622が形成されない場合に比較して、ゲート電極621の下のポテンシャルを若干深くする。これにより、B−B´矢視断面図から明らかなように、P−型半導体領域622は、フォトダイオード61から溢れた所定量以上の光電荷、具体的には、フォトダイオード61の飽和電荷量を超えた光電荷を第1の電荷蓄積部66に転送するオーバーフローパスを形成している。
第1の電荷蓄積部66は、基板表面上にゲート絶縁膜(図示せず)を介して配されたゲート電極661を有し、当該ゲート電極661の下に埋め込み型MOSキャパシタとして形成される。すなわち、第1の電荷蓄積部66は、ゲート電極661の下のP型ウェル52内に形成されたN型半導体領域662と、その表層部に形成されたP−型半導体領域663とからなる埋め込み型MOSキャパシタによって構成されている。
第2の転送ゲート部63は、基板表面上にゲート絶縁膜(図示せず)を介して配されたゲート電極631を有している。第2の転送ゲート部63は、第1の電荷蓄積部66のN型半導体領域662を一方のソース/ドレイン領域とし、FD部71となるN+型半導体領域711を他方のソース/ドレイン領域としている。
従って、単位画素60Aは、第1の電荷蓄積部66が、第1、第2の転送ゲート部62、63に隣接して形成されるゲート電極661の下に埋め込み型MOSキャパシタとして形成された画素構造となっている。
第3の転送ゲート部64は、基板表面上にゲート絶縁膜(図示せず)を介して配されたゲート電極641を有している。第3の転送ゲート部64は、第1の電荷蓄積部66のN型半導体領域662を一方のソース/ドレイン領域とし、基板表層部に形成されたN+型半導体領域642を他方のソース/ドレイン領域としている。
第3の転送ゲート部64のN+型半導体領域642には、第2の電荷蓄積部67の一端が電気的に接続されている。第2の電荷蓄積部67の他端は、負側電源(例えば、グランド)に接続されている。
そして、第2の転送ゲート部63、第1の電荷蓄積部66のゲート電極661、及び、第3の転送ゲート部64は、FD部71、第1の電荷蓄積部66、及び、第2の電荷蓄積部67のポテンシャルを結合または分割する作用を為す。
また、第3の転送ゲート部64は、チャネル部の表層部にN−型半導体領域643が形成された構造となっている。このN−型半導体領域643は、当該半導体領域643が形成されない場合に比較してゲート電極641の下のポテンシャルを若干深くする。これにより、A−A´矢視断面図から明らかなように、N−型半導体領域643は、第1の電荷蓄積部66の飽和電荷量を超えた光電荷を第2の電荷蓄積部67に転送するオーバーフローパスを形成している。
ここで、第1、第3の転送ゲート部62、64の下に形成されるオーバーフローパスについては、第1の蓄積電荷部66に蓄積された光電荷が、フォトダイオード61には漏れ込まずに、第2の蓄積電荷部67に転送されるように形成されることが重要である。
このように、単位画素60Aにおいて、第3の転送ゲート部64のゲート電極641の下にオーバーフローパスを持つことで、高照度時にフォトダイオード61から溢れた光電荷を第2の電荷蓄積部67にも蓄積することができる。具体的には、第3の転送ゲート部64の非導通状態においても、第1の電荷蓄積部66から溢れた所定量以上の光電荷を第2の電荷蓄積部67に転送し、第2の電荷蓄積部67に蓄積することができる。これにより、フォトダイオード61の飽和電荷量より第1の電荷蓄積部の飽和電荷量を小さく設定することが出来る。
(単位画素60Aの回路動作)
次に、図10のタイミングチャート及び図11乃至図18のポテンシャル図を参照して、単位画素60Aの回路動作について説明する。
図10は、単位画素60Aの選択信号SEL、リセット信号RST、転送信号TG、電荷排出制御信号PG、転送信号CG、転送信号SG、及び、転送信号FGのタイミングチャートを示している。また、図11乃至図18は、それぞれ図10のタイミングチャートの時刻ta乃至thにおけるN行目の単位画素60Aのポテンシャルの状態を示している。
まず、時刻t1において、電荷排出制御信号PGがアクティブ状態のまま、選択信号SEL、リセット信号RST、転送信号CG、転送信号SG、及び、転送信号FGが、全画素同時にアクティブ状態になる。これにより、選択トランジスタ69、リセットゲート部65、第3の転送ゲート部64、第1の電荷蓄積部66のゲート電極661、第2の転送ゲート部63、及び、電荷排出ゲート部70が導通状態になる。
図11は、時刻t1と時刻t2の間の時刻taにおける単位画素60Aのポテンシャルの状態を示している。このように、FD部71、第1の電荷蓄積部66、及び、第2の電荷蓄積部67のポテンシャルが結合されるともに、結合された領域がリセットされる。
その後、リセット信号RST、選択信号SEL及び転送信号FG、転送信号SG、転送信号CGの順に、全画素同時に非アクティブ状態になる。そして、時刻t2において、全画素同時に電荷排出制御信号PGが非アクティブ状態となる。これにより、全画素共通の露光期間に入る。
図12は、時刻t2と時刻t3の間の時刻tbにおける単位画素60Aのポテンシャルの状態を示している。このように、フォトダイオード61に光電荷が蓄積されるとともに、高照度時の場合、フォトダイオード61から溢れた光電荷が、第1の転送ゲート部62のオーバーフローパスを介して、第1の電荷蓄積部66に蓄積される。更に、第1の電荷蓄積部66が飽和した場合、第1の電荷蓄積部66から溢れた光電荷が、第3の転送ゲート部64のオーバーフローパスを介して、第2の電荷蓄積部67に蓄積される。なお、低照度時の場合は、フォトダイオード61のみで光電荷の蓄積が行われる。
次に、時刻t3において、転送信号TG及び転送信号SGがアクティブ状態になり、第1の転送ゲート部62および第1の電荷蓄積部66のゲート電極661が導通状態になる。
図13は、時刻t3と時刻t4の間の時刻tcにおける単位画素60Aのポテンシャルの状態を示している。このように、フォトダイオード61に蓄積された光電荷が第1の電荷蓄積部66に転送され、第1の電荷蓄積部66に蓄積される。
次に、時刻t4において、全画素同時に転送信号TGが非アクティブ状態になると同時に、電荷排出制御信号PGがアクティブ状態になる。そして、第1の転送ゲート部62が非導通状態となると同時に、電荷排出ゲート部70が導通状態になる。これにより、全画素共通の露光期間が終了する。
その後、転送信号SGも非アクティブ状態になり、第1の電荷蓄積部66のゲート電極661が非導通状態になり、第1の電荷蓄積部66のポテンシャルが元に戻る。このとき、第1の電荷蓄積部66の蓄積電荷量が飽和電荷量を超えている場合、第1の電荷蓄積部66から溢れた光電荷が、第3の転送ゲート部64のオーバーフローパスを介して、第2の電荷蓄積部67に転送される。
そして、全画素共通の露光期間が終了した後、1行ずつ順番に蓄積された光電荷の読み出しが行われる。
具体的には、時刻t5において、N行目の選択信号SELがアクティブ状態になり、N行目の選択トランジスタ69が導通状態になることで、N行目の単位画素60Aが選択状態となる。同時に、リセット信号RSTがアクティブ状態となり、リセットゲート部65が導通状態になることで、FD部71がリセットされる。そして、時刻t6において、リセット信号RSTが非アクティブ状態になる。
図14は、時刻t6と時刻t7の間の時刻tdにおける単位画素60Aのポテンシャルの状態を示している。この状態におけるFD部71の電位が、第1のリセットレベルN1として、増幅トランジスタ68及び選択トランジスタ69を通して垂直信号線17に出力される。
次に、時刻t7において、転送信号FGがアクティブ状態になることで、第2の転送ゲート部63が導通状態となる。
図15は、時刻t7と時刻t8の間の時刻teにおける単位画素60Aのポテンシャルの状態を示している。このように、第1の電荷蓄積部66に蓄積されている光電荷がFD部71に転送される。
次に、時刻t8において、転送信号FGが非アクティブ状態になり、第2の転送ゲート部63が非導通状態となる。
図16は、時刻t8と時刻t9の間の時刻tfにおける単位画素60Aのポテンシャルの状態を示している。この状態におけるFD部71の電位が、第1の電荷蓄積部66の蓄積電荷量に応じた第1の信号レベルS1として、増幅トランジスタ68及び選択トランジスタ69を通して垂直信号線17に出力される。
次に、時刻t9において、転送信号CG、SG、FGが同時にアクティブ状態になり、第3の転送ゲート部64、第1の電荷蓄積部66のゲート電極661、及び、第2の転送ゲート部63が共に導通状態となる。
図17は、時刻t9と時刻t10の間の時刻tgにおける単位画素60Aのポテンシャルの状態を示している。このように、FD部71、第1の電荷蓄積部66、及び、第2の電荷蓄積部67のポテンシャルが結合され、結合された全領域に亘って光電荷が蓄積される。そして、この光電荷が第2の信号レベルS2として、増幅トランジスタ68及び選択トランジスタ69を通して垂直信号線17に出力される。
次に、時刻t10において、リセット信号RSTがアクティブ状態となり、リセットゲート部65が導通状態となる。これにより、FD部71、第1の電荷蓄積部66、及び、第2の電荷蓄積部67のポテンシャルが結合された領域がリセットされる。
次に、時刻t11において、リセット信号が非アクティブ状態となり、リセットゲート部65が非導通状態となる。
図18は、時刻t11と時刻t12の間の時刻thにおける単位電荷60Aのポテンシャルの状態を示している。この状態におけるポテンシャルが結合された領域の電位が第2のリセットレベルN2として、増幅トランジスタ68及び選択トランジスタ69を通して垂直信号線17に出力される。
次に、時刻t12において、N行目の選択信号SELが非アクティブ状態になり、N行目の選択トランジスタ69が非導通状態になることで、N行目の単位画素60Aが非選択状態となる。
その後、転送信号FG、転送信号SG、転送信号CGの順番で非アクティブ状態にし、第2の転送ゲート部63、第1の電荷蓄積部66のゲート電極661、及び、第3の転送ゲート部64を非導通状態にする。
なお、転送信号FG、転送信号SG、転送信号CGの順番で非アクティブ状態にするのは、第1の電荷蓄積部66のゲート電極661が導通状態において基板表面に蓄積されるチャネル電荷を、第2の電荷蓄積部67に蓄積するためである。FD部71とは異なり、第2の電荷蓄積部67だけでリセットすることはないため、前記チャネル電荷がリセットされることによって画素信号にオフセットを生じる等の懸念がない。
上述した一連の回路動作により、単位画素60Aから垂直信号線17に対して、第1のリセットレベルN1、第1の信号レベルS1、第2の信号レベルS2、第2のリセットレベルN2が順に出力されることになる。このようにして順に出力される第1のリセットレベルN1、第1の信号レベルS1、第2の信号レベルS2、及び、第2のリセットレベルN2に対して、後段の信号処理部で所定の信号処理が行われる。その信号処理の詳細については後述する。
以上のように、単位画素60Aによれば、第1の電荷蓄積部66として埋め込み型MOSキャパシタを用い、第2の電荷蓄積部67として第1の電荷蓄積部66よりも単位面積当たりの容量値が大きいキャパシタを用いることで、飽和電荷量をより多く確保できる。
逆に、飽和電荷量が同等でよければ、省スペース化出来る分だけ単位画素サイズの縮小を図ることができる。
しかも、全画素同時読出しの際に、低照度時の光電荷が暗時特性の良い第1の電荷蓄積部66に蓄積される一方、高照度時の光電荷が暗時特性の悪い第2の電荷蓄積部67に蓄積される。従って、グローバル露光を実現している従来技術と比較して、暗時や低照度時における撮像画像の画質が悪化しない。
(変形例1)
図19は、単位画素60Aの変形例1に係る単位画素60A1の回路構成を示す回路図であり、図中、図8と同等部位には同一符号を付して示している。
本変形例1に係る単位画素60A1は、単位画素60Aに対して、電荷排出ゲート部70が省略されている点で相違している。
例えば、光電荷の蓄積を行わない期間に、他の方法でフォトダイオード61の飽和を防止する場合、或いは、フォトダイオード61が光電荷で飽和する恐れがない場合、このように電荷排出ゲート部70を省略することが可能である。
(変形例2)
図20は、単位画素60Aの変形例2に係る単位画素60A2の回路構成を示す回路図であり、図中、図8と同等部位には同一符号を付して示している。
本変形例2に係る単位画素60A2は、単位画素60Aに対して、選択トランジスタ69が省略されている点で相違している。そして、単位画素60A2では、選択トランジスタ69による画素選択の機能を、リセットゲート部65のドレイン電極に印加するドレイン電圧DRNを可変とすることで実現している。
具体的には、リセットゲート部65のドレイン電極にドレイン電圧DRNとして高電圧を印加することで、増幅トランジスタ68が活性化状態となって信号の出力動作を行う。
すなわち、増幅トランジスタ68は、ドレイン電圧DRNの切替え動作と相俟って、選択トランジスタとしての作用を為す。選択トランジスタ69を省略することで、単位画素60を構成する回路素子を1画素につき1個削減できる利点がある。
図21は、図10と同様に、単位画素60A2の回路動作について、各信号の状態を示すタイミングチャートを示している。
回路動作上、単位画素60Aの回路動作の場合と、リセット信号RSTのタイミングが異なるのみであり、基本的には同じである。
(画素共有)
単位画素60A、60A1、60A2では、画素を構成する回路素子を複数の画素間で共有することが可能である。
図22は、画素共有の具体例1に係る回路構成を示す回路図である。ここでは、互いに隣接する4つの画素60A−1〜60A−4間で画素構成素子の一部を共有する場合を例に挙げている。但し、共有画素の数としては4画素に限られるものではない。また、隣接する4つの画素60A−1〜60A−4の関係としては、例えば行列方向それぞれ2画素ずつの4画素で共有しても良いし、列方向の4画素で共有しても良い。
具体例1では、単位画素60Aの画素構成の場合の画素共有を例に挙げている。そして、リセットゲート部65を含めて、FD部71以降の回路素子、即ち、リセットゲート部65、増幅トランジスタ68、及び、選択トランジスタ69の3つの回路素子が4画素間で共有されている。
図23は、画素共有の具体例2に係る回路構成を示す回路図である。ここでも、互いに隣接する4つの画素60A−1〜60A−4間で画素構成素子の一部を供給する場合を例に挙げている。但し、共有画素の数としては4画素に限られるものではない。また、隣接する4つの画素60A−1〜60A−4の関係としては、例えば行列方向それぞれ2画素ずつの4画素で共有しても良いし、列方向の4画素で共有しても良い。
具体例2では、変形例2に係る単位画素60A2の画素構成の場合の画素共有を例に挙げている。そして、リセットゲート部65を含めて、FD部71以降の回路素子、即ち、リセットゲート部65、及び、増幅トランジスタ68の2つの回路素子が4画素間で共有されている。
このように、複数の画素間での回路素子の共有技術を併用することで、単位画素60Aと同様の作用効果を得ることができることに加えて、単位画素サイズの省スペース化を図ることができる。そして、省スペース化によって飽和電荷量をより多く確保できる。逆に、飽和電荷量が同等でよければ、省スペース化出来る分だけ単位画素サイズの縮小を図ることができる。
ここで、第1〜第3の転送ゲート部62〜64、及び、第1の電荷蓄積部66のゲート電極661の各電位について説明する。図24は、基板表面をピニングするため、並びに、FD部71、第1の電荷蓄積部66、及び、第2の電荷蓄積部67のポテンシャルを結合するための要件の説明に供する基板深さ方向のポテンシャル図である。
第1〜第3の転送ゲート部62〜64、及び、第1の電荷蓄積部66のゲート電極661の非導通状態におけるゲート電極の電位については、ゲート酸化膜直下の導電層に関わらず、基板表面をピニング状態にする電位(例えば、負電位)に設定される。こうすることで基板表面をピニング状態にし、暗電流や白点等の暗時特性の改善効果を得ることが出来る。
第2、第3の転送ゲート部63、64、及び、第1の電荷蓄積部66のゲート電極661の導通状態における基板表面電位は、リセット電圧VDR、即ち、リセットゲート部65のドレインに印加される電位よりも高い電位になるように設定する。こうすることで、FD部71、第1の電荷蓄積部66、及び、第2の電荷蓄積部67のポテンシャルを結合することが出来る。
<4.ノイズ除去処理及び演算処理に関する説明>
以上説明した単位画素60A及びその変形例に係る単位画素からは、第1のリセットレベルN1、第1の信号レベルS1、第2の信号レベルS2、及び、第2のリセットレベルN2の順に、垂直信号線17に対して信号が出力される。そして、後段の信号処理部、例えば、図1乃至図3に示すカラム処理部13や信号処理部18において、第1のリセットレベルN1、第1の信号レベルS1、第2の信号レベルS2、及び、第2のリセットレベルN2に対して所定のノイズ除去処理及び信号処理が行われる。以下、後段のカラム処理部13におけるノイズ除去処理及び信号処理部18における演算処理について説明する。
最初に、例えば、カラム処理部13に内蔵される、ノイズ除去手段としてのCDS回路における処理について説明する。CDS回路としては、周知の回路構成のものを用いることができ、その回路構成は問わない。
図25に、カラム処理部13における、処理例1の場合、及び、処理例2の場合のノイズ除去処理についての説明に供するタイミング図を示す。
(処理例1)
先ず、信号の読出し時にFD部71に転送された光電荷に基づく電圧信号S1と、FD部71に光電荷が転送される前のリセットレベルに基づく電圧信号N1との差分をとる。
更に、FD部71、第1の電荷蓄積部66、及び、第2の電荷蓄積部67に蓄積された光電荷に基づく電圧信号S2と、FD部71、第1の電荷蓄積部66、及び、第2の電荷蓄積部67をリセットした後のリセットレベルに基づく電圧信号N2との差分をとる。第1の差分をSN1、第2の差分をSN2とすると、SN1=S1−N1、SN2=S2−N2となる。
このように、処理例1では、先に出力される信号S1、N1については、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去されるCDS処理を行う。後から出力される信号S2、N2については、画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズは除去されるもののリセットノイズは除去されないCDS処理を行う。但し、フレームメモリを用いる必要がない演算処理であることから、回路構成の簡略化、及び、低コスト化が図れる利点がある。
(処理例2)
処理例2では、前のフレームの情報を用いるために、記憶手段、例えば、フレームメモリが必要になる。従って、処理例2の演算処理は、例えば、信号処理部18において、データ格納部19を記憶手段として用いたり、外部のDSP回路において、フレームメモリを用いたりして行うことになる。
具体的には、先ず、信号の読出し時にFD部71に転送された光電荷に基づく電圧信号S1と、FD部71に光電荷が転送される前のリセットレベルに基づく電圧信号N1との差分をとる。次に、FD部71、第1の電荷蓄積部66、及び、第2の電荷蓄積部67に蓄積された光電荷に基づく電圧信号S2と、前フレームにおける電圧信号N2Aとの差分をとる。この電圧信号N2Aは、前フレームにおけるFD部71、第1の電荷蓄積部66、及び、第2の電荷蓄積部67に蓄積された光電荷をリセットした後のリセットレベルに基づく信号である。第1の差分をSN1、第2の差分をSN2とすると、SN1=S1−N1、SN2=S2−N2Aとなる。
このように、処理例2では、後から出力される信号S2、N2についても、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去されるCDS処理を行う。この処理例2の場合、フレームメモリ等の記憶手段が必要になるものの、処理例1に比べてリセットノイズを大幅に抑制できる利点がある。
(処理例3)
次に、信号処理部18における演算処理について説明する。まず、前記第1の差分が所定の範囲内となったときに、当該第1の差分と前記第2の差分の比を画素毎、複数画素毎、色毎、共有画素単位内の特定画素毎、もしくは全画素一律にゲインとして算出してゲインテーブルを生成する。そして、当該第2の差分と当該ゲインテーブルの積を第2の差分の演算値として算出する。
ここで、第1の差分をSN1、第2の差分をSN2、ゲインをG、第2の差分SN2の演算値をSN2´とすると、次式(6)、(7)に基づいてゲインG、及び、第2の差分SN2の演算値SN2´を求めることができる。
G=SN1/SN2
=(Cfd+Cgs+Ccap)/Cfd ・・・(6)
SN2´=G×SN2 ・・・(7)
ここで、CfdはFD部71の容量値、Cgsは第1の電荷蓄積部66の容量値、Ccapは第2の電荷蓄積部67の容量値である。ゲインGは、容量比と等価である。
入射光量に対する第1の差分SN1、第2の差分SN2、及び、第2の差分SN2の演算値SN2´の関係を図26に示す。
次に、図27Aに示すように、予め設定された所定の閾値Vtを用いる。所定の閾値Vtは、光応答特性において、第1の差分SN1が飽和前かつ光応答特性がリニアな領域において予め設定される。
そして、第1の差分SN1が所定の閾値Vtを超えない場合は、当該第1の差分SN1を処理対象画素の画素信号SNとして出力する。すなわち、SN1<Vtの場合に、SN=SN1(SNにSN1を代入)。第1の差分SN1が所定の閾値Vtを超える場合は、第2の差分SN2の演算値SN2´を処理対象画素の画素信号SNとして出力する。すなわち、Vt≦SN1の場合に、SN=SN2´(SNにSN2´を代入)。
(処理例4)
次の演算処理では、図27Bに示すように、第1の差分SN1が所定の範囲内において、第1の差分SN1の値及び第2の差分SN2の演算値SN2´を予め設定された比率において合成し、画素信号SNとして出力する。
例えば、所定の閾値Vtを基準としてその前後の範囲において、下記のように、段階的に、第1の差分SN1、及び、第2の差分SN2の演算値SN2´の合成比率を変化させる。所定の閾値Vtは、先述したように、光応答特性において、第1の差分SN1が飽和前かつ光応答特性がリニアな領域において予め設定される値である。
SN1<SN1×0.90の場合に、SN=SN1
Vt×0.90≦SN1<Vt×0.94の場合に、
SN=0.9×SN1+0.1×SN2´
Vt×0.94≦SN1<Vt×0.98の場合に、
SN=0.7×SN1+0.3×SN2´
Vt×0.98≦SN1<Vt×1.02の場合に、
SN=0.5×SN1+0.5×SN2´
Vt×1.02≦SN1<Vt×1.06の場合に、
SN=0.3×SN1+0.7×SN2´
Vt×1.06≦SN1<Vt×1.10の場合に、
SN=0.1×SN1+0.9×SN2´
Vt×1.10≦SN1の場合に、SN=SN2´
このような演算処理を行うことにより、低照度時の信号から高照度時の信号へより滑らかに切り替えることが出来る。
<5.第2の電荷蓄積部67の構造例>
先に、図5乃至図7に第2の電荷蓄積部67の構造例をいくつか示したが、さらに、以下、第2の電荷蓄積部67の構造例についてより具体的に説明する。
図29は、図9を参照して上述した単位画素60Aの画素レイアウトを示す平面パターンの変形例を示している。なお、図中、図9と対応する部分には同一符号を付して示している。
図29の単位画像60Aの平面パターンは、図9の単位画素60Aの平面パターンとほぼ同様であるが、第2の電荷蓄積部(Cap)67の位置が図示されている点が大きく異なっている。
[5−1.第2の電荷蓄積部67Aの構造例]
図30及び図31は、第2の電荷蓄積部67Aの構造例を示す概略図である。図30には、図29の単位画素60Aの平面パターンにおけるA−A´矢視断面、及び、A−A´矢視断面図のC部におけるB−B´矢視断面をそれぞれ示している。なお、図30では、図5のN型半導体基板51や、絶縁膜に対応する部分の図示を省略している。また、図31には、第2の電荷蓄積部67A周辺の平面図を示している。
図30に示されるように、図5のP型ウェル52に対応するP型半導体領域101の表層部に、N型半導体領域102、断面U字形のP型半導体領域103、及び、N型半導体領域104が形成されている。また、P型半導体領域103の凹んだ部分には、素子分離絶縁膜105が形成されている。なお、N型半導体領域102及びN型半導体領域104のうち一方が電源に接続され、他方がグラウンドに接続される。
下部電極となるN型半導体領域104の上方には、容量絶縁膜(不図示)を介して、ポリシリコンにより構成され、蓄積ノードとなる中間電極111が形成されている。中間電極111は、配線121乃至配線123によってN型半導体領域102と電気的に接続されている。そして、中間電極111とN型半導体領域104との間でプレーナ型MOSキャパシタ(以下、第1キャパシタと称する)が形成されている。
なお、配線121及び配線123は、例えば、W(タングステン)/TiN(チタンナイトライド)/Ti(チタン)の3層構造からなる。そのうち、TiNの層がバリア層となり、Tiの層がコンタクト層となる。また、上層配線122は、例えば、Cu(銅)/TaN(タンタルナイトライド)/Ta(タンタル)の3層構造からなる。そのうち、TaNの層がバリア層となり、Taの層がコンタクト層となる。
中間電極111の上方には、容量絶縁膜(不図示)を介して中間電極111の上面の一部及び側面の一部を覆うように、上部電極112が形成されている。上部電極112は、配線124乃至配線126によってN型半導体領域104に接続されている。そして、中間電極111と上部電極112との間で、第1キャパシタに並列接続されるようにスタック型キャパシタ(以下、第2キャパシタと称する)が形成されている。この第1キャパシタ及び第2キャパシタにより第2の電荷蓄積部67Aが構成される。
なお、上部電極112には、例えば、CCD(Charge Coupled Device Image Sensor)イメージセンサ等のイメージセンサで遮光材料として用いられ、消衰係数が高く、光の吸収率が高いタングステンが用いられる。また、配線124及び配線126は、例えば、配線121及び配線123と同様に、W/TiN/Tiの3層構造からなる。さらに、上層配線125は、例えば、上層配線122と同様に、Cu/TaN/Taの3層構造からなる。
ところで、第2の電荷蓄積部67Aでは、図30及び図31に示されるように、上方から見て、中間電極111の上面及び側面が、遮光性を有する上部電極112に覆われずに露出している部分が存在する。そのため、例えば、図30の領域A1内の隙間から中間電極111に光が入射し、光電変換により電荷が発生し、これが偽信号(偽像)の発生原因となる。
また、中間電極111とN型半導体領域102との間のコンタクト(接合部)C1乃至C4において、仕事関数が大きく異なる材料が接合されている。そして、コンタクトC1乃至C4における仕事関数差により電界が生じ、その電界により、接合部やその近傍の欠陥準位から電子が励起されやすくなり、これが暗電流の発生原因となる。
なお、以下、仕事関数が大きく異なる材料が接合されているコンタクトを、異種材料接合部と称する。なお、図31のコンタクトC5は、上層配線125と配線124の間のコンタクトを示し、コンタクトC6は、上層配線125と配線126の間のコンタクトを示しており、これらも異種接合部である。
[5−2.第2の電荷蓄積部67Bの構造例]
図32及び図33は、第2の電荷蓄積部67Bの構造例を示す概略図である。第2の電荷蓄積部67Bは、上述した第2の電荷蓄積部67Aにおいて発生する偽信号及び暗電流を抑制するようにしたものである。
図32には、図30と同様に、図29の単位画素60Aの平面パターンにおけるA−A´矢視断面、及び、A−A´矢視断面図のC部におけるB−B´矢視断面をそれぞれ示している。なお、図32では、図5のN型半導体基板51や、絶縁膜に対応する部分の図示を省略している。また、図33には、図31と同様に、第2の電荷蓄積部67B周辺の平面図を示している。なお、図中、図30または図31と対応する部分には、同一符号を付して示している。
図32に示されるように、下部電極となるN型半導体領域104の上方に、容量絶縁膜(不図示)を介して、ポリシリコンにより構成され、蓄積ノードとなる中間電極151が形成されている。中間電極151には、接続部151Aが形成されており、接続部151Aが直接N型半導体領域102と電気的に接続されている。そして、中間電極151とN型半導体領域104との間でプレーナ型MOSキャパシタ(以下、第1キャパシタと称する)が形成されている。
中間電極151の上方には、容量絶縁膜(不図示)を介して、中間電極151の上面及び側面を全て覆うように、上部電極152が形成されている。上部電極152は、配線124乃至配線126によってN型半導体領域104に接続されている。そして、中間電極151と上部電極152との間で、第1キャパシタに並列接続されるようにスタック型キャパシタ(以下、第2キャパシタと称する)が形成されている。この第1キャパシタ及び第2キャパシタにより第2の電荷蓄積部67Bが構成される。
上部電極152には、例えば、第2の電荷蓄積部67Aの上部電極112と同様に、消衰係数が高いタングステンが用いられる。なお、上部電極152には、遮光性能と第2キャパシタの上部電極としての性能を兼ね備えたものであれば、他の金属材料等を用いることができる。例えば、チタンまたはチタンナイトライドなどの材料を単独で用いたり、あるいは、複数の材料を積層したものを用いたりすることが可能である。ただし、外部からの入射光をより確実に遮断することができるように、タングステンのような消衰係数が高い材料を使用することが望ましい。なお、上部電極112にタングステンを用いた場合、200nm程度の厚みがあれば、光を−100dB程度減光することが可能となる。
図32及び図33に示されるように、第2の電荷蓄積部67Bでは、上方から見て、中間電極151の上面及び側面が、遮光性を有する上部電極152により覆われ、中間電極151への入射光が遮断される。従って、中間電極151での光電変換による偽信号(偽像)の発生が抑制される。
また、中間電極151が、N型半導体領域102(シリコン基板)と同種のポリシリコンにより構成されるとともに、N型半導体領域102に直接接続されている。これにより、N型半導体領域102と中間電極151との間のコンタクトが、仕事関数差の小さいコンタクトC11のみとなり、異種材料接合部をなくすことができる。その結果、仕事関数差による電界の発生が低減され、暗電流の発生が抑制される。
さらに、配線121乃至123を削除することができ、第2の電荷蓄積部67Bの高さを、第2の電荷蓄積部67Aより一部低くすることができる。その結果、単位画素60Aのフォトダイオード61に光を導きやすくなり、受光感度が向上する。
なお、中間電極151には、ポリシリコン以外にも、シリコンと格子整合し、シリコンとの間の仕事関数差が小さい材料を用いることが可能である。例えば、ポリシリコンの化合物、カルコパイライト、ジンクサルファー、ガリウムリン等を中間電極151に用いることが可能である。
また、例えば、N型半導体領域102と格子整合するようにシリコンをエピタキシャル成長により成膜させたものを中間電極151に用いることが可能である。これにより、コンタクトC11の界面の欠陥を少なくすることができ、更に暗電流の発生を抑制することができる。
[5−3.第2の電荷蓄積部67Cの構造例]
図34及び図35は、第2の電荷蓄積部67Cの構造例を示す概略図である。第2の電荷蓄積部67Cは、第2の電荷蓄積部67Bと比較して、中間電極が2層構造になっている点が異なっている。
図34には、図30と同様に、図29の単位画素60Aの平面パターンにおけるA−A´矢視断面、及び、A−A´矢視断面図のC部におけるB−B´矢視断面をそれぞれ示している。なお、図34では、図5のN型半導体基板51や、絶縁膜に対応する部分の図示を省略している。また、図35には、図31と同様に、第2の電荷蓄積部67C周辺の平面図を示している。なお、図中、図32または図33と対応する部分には、同一符号を付して示している。
図34に示されるように、下部電極となるN型半導体領域104の上方に、容量絶縁膜(不図示)を介して、ポリシリコンにより構成され、蓄積ノードとなる中間電極181が形成されている。そして、中間電極181とN型半導体領域104との間でプレーナ型MOSキャパシタ(以下、第1キャパシタと称する)が形成されている。
また、中間電極181の上方に、上から見て中間電極181と一部重なるように、ポリシリコンにより構成され、蓄積ノードとなる中間電極182が形成されている。中間電極182には、接続部182Aが形成されており、接続部182Aが直接N型半導体領域102と電気的に接続されている。また、中間電極182には、接続部182Bが形成されており、接続部182Bが直接中間電極181と電気的に接続されている。
中間電極181及び中間電極182の上方には、容量絶縁膜(不図示)を介して、中間電極181及び中間電極182の上面及び側面を全て覆うように、上部電極183が形成されている。上部電極183は、配線124乃至配線126によってN型半導体領域104に接続されている。そして、中間電極182と上部電極183との間で、第1キャパシタに並列接続されるようにスタック型キャパシタ(以下、第2キャパシタと称する)が形成されている。この第1キャパシタ及び第2キャパシタにより第2の電荷蓄積部67Cが構成される。
なお、上部電極183には、第2の電荷蓄積部67Bの上部電極152と同様の材料を用いることが可能である。
図34及び図35に示されるように、第2の電荷蓄積部67Cでは、上方から見て、中間電極181及び中間電極182の上面及び側面が、遮光性を有する上部電極183により覆われ、中間電極181及び中間電極182への入射光が遮断される。従って、中間電極181及び中間電極182での光電変換による偽信号(偽像)の発生が抑制される。
また、中間電極182が、N型半導体領域102(シリコン基板)と同種のポリシリコンにより構成されるとともに、N型半導体領域102に直接接続されている。これにより、N型半導体領域102と中間電極181との間のコンタクトが、仕事関数差の小さいコンタクトC21のみとなり、異種材料接合部をなくすことができる。その結果、仕事関数差による電界の発生が低減され、暗電流の発生が抑制される。
さらに、中間電極を2層構造とすることにより、第2の電荷蓄積部67Bの中間電極151と比較して、中間電極182が高い位置に形成される。これにより、P型半導体領域103と素子分離絶縁膜105からなる素子分離を仮に浅く細くしても、中間電極182の電位により素子分離下のシリコン基板にチャネルが形成され、下部電極であるN型半導体領域104と、中間電極182のコンタクト部分であるN型半導体領域102がショートすることが防止される。なお、これは、素子分離を、STI(Shallow Trench Isolation)等の物理分離ではなく、P型不純物による拡散層分離により構成した場合にも同様の効果を得ることができる。
なお、中間電極181及び中間電極182には、第2の電荷蓄積部67Bの中間電極151と同様に、ポリシリコン以外に、シリコンと格子整合し、シリコンとの間の仕事関数差が小さい材料を用いることが可能である。
[5−4.第2の電荷蓄積部67Dの構造例]
図36及び図37は、第2の電荷蓄積部67Dの構造例を示す概略図である。第2の電荷蓄積部67Dは、第2の電荷蓄積部67Bと比較して、上部電極が直接N型半導体領域104に接続されている点が異なっている。
図36には、図30と同様に、図29の単位画素60Aの平面パターンにおけるA−A´矢視断面、及び、A−A´矢視断面図のC部におけるB−B´矢視断面をそれぞれ示している。なお、図36では、図5のN型半導体基板51や、絶縁膜に対応する部分の図示を省略している。また、図37には、図31と同様に、第2の電荷蓄積部67D周辺の平面図を示している。なお、図中、図32または図33と対応する部分には、同一符号を付して示している。
図36に示されるように、中間電極151の上方に、容量絶縁膜(不図示)を介して、中間電極151の上面の全て及び側面のほとんどを覆うように、上部電極211が形成されている。上部電極211には、接続部211Aが形成されており、接続部211Aが直接N型半導体領域104と電気的に接続されている。そして、中間電極151と上部電極211との間で、中間電極151とN型半導体領域104の間の第1キャパシタに並列接続されるようにスタック型キャパシタ(以下、第2キャパシタと称する)が形成されている。この第1キャパシタ及び第2キャパシタにより第2の電荷蓄積部67Dが構成される。
上部電極211には、例えば、第2の電荷蓄積部67Bの上部電極152と同様の材料を用いることが可能である。ただし、例えば、上部電極152がタングステンにより構成される場合、少なくともN型半導体領域104との間のコンタクトC31近傍は、W/TiN/Tiの3層構造により構成される。
第2の電荷蓄積部67Dでは、第2の電荷蓄積部67Bと同様に、中間電極151での光電変換による偽信号(偽像)の発生や、N型半導体領域102と中間電極151との間の接合部C11での暗電流の発生を抑制することができる。
また、上層の配線のレイアウトが容易になるとともに、第2の電荷蓄積部67D全体の高さを、第2の電荷蓄積部67Bより低くすることができる。その結果、単位画素60Aのフォトダイオード61に更に光を導きやすくなり、受光感度が更に向上する。
[5−5.第2の電荷蓄積部67Eの構造例]
図38は、第2の電荷蓄積部67Eの構造例を示す概略図である。第2の電荷蓄積部67Eは、第2の電荷蓄積部67Dと比較して、中間電極にポリシリコンではなく金属材料が用いられている点が異なっている。
図38には、図30と同様に、図29の単位画素60Aの平面パターンにおけるA−A´矢視断面、及び、A−A´矢視断面図のC部におけるB−B´矢視断面をそれぞれ示している。なお、図中、図36と対応する部分には、同一符号を付して示している。
中間電極241は、第2の電荷蓄積部67Dの中間電極151と同様の形状を有しているが、中間電極151と異なり、チタンやタングステン等の金属材料により構成される。なお、中間電極241がタングステンにより構成される場合、図39に示されるように、少なくともN型半導体領域102とのコンタクトC41近傍において、W/TiN/Tiの3層構造が用いられる。
このように、中間電極241に金属材料を用いても、第2の電荷蓄積部67Aと比較して、中間電極241とN型半導体領域102との間の異種材料接合部の数を減らすことができる。従って、第2の電荷蓄積部67Eでは、第2の電荷蓄積部67Aと比較して、異種接合部における暗電流の発生を抑制することができる。
[5−6.第2の電荷蓄積部67Fの構造例]
図40は、第2の電荷蓄積部67Fの構造例を示す概略図である。この実施の形態では、第2の電荷蓄積部67Fがシリンダ型のキャパシタにより構成されている。
図40には、図30と同様に、図29の単位画素60Aの平面パターンにおけるA−A´矢視断面を示している。なお、図中、図30と対応する部分には、同一符号を付して示している。
第2の電荷蓄積部67Fでは、N型半導体領域102の上に、ポリシリコンにより構成され、蓄積ノードとなるT字型の下部電極271が、N型半導体領域102に直接電気的に接続されるように形成されている。
下部電極271の上方には、容量絶縁膜(不図示)を介して、下部電極271の上面の全て、及び、側面のほとんどを覆うように、上部電極272が形成されている。上部電極272は、配線281により上層配線282に接続されている。この配線281及び上層配線282を介して、上部電極152が所定の電位に設定される。そして、下部電極271と上部電極272との間でシリンダ型のキャパシタが形成されている。このシリンダ型のキャパシタにより第2の電荷蓄積部67Fが構成される。また、ゲート電極641は、配線283を介して、上層配線284に接続されている。
上部電極272の材料には、第2の電荷蓄積部67Bの上部電極152と同様の材料を用いることができる。また、配線281及び配線283は、例えば、W/TiN/Tiの3層構造により構成される。さらに、上層配線282及び上層配線284は、例えば、Cu/TaN/Taの3層構造により構成される。
図40に示されるように、第2の電荷蓄積部67Fでは、上方から見て、下部電極271の上面の全て、及び、側面のほとんどが、遮光性を有する上部電極272により覆われ、下部電極271への入射光が遮断される。従って、下部電極271での光電変換による偽信号(偽像)の発生が抑制される。
また、下部電極271が、N型半導体領域102(シリコン基板)と同種のポリシリコンにより構成されるとともに、N型半導体領域102に直接接続されている。従って、N型半導体領域102と下部電極271との間のコンタクトが、仕事関数差の小さいコンタクトC51のみとなり、異種材料接合部をなくすことができる。その結果、仕事関数差による電界の発生が低減され、暗電流の発生が抑制される。
なお、下部電極271には、第2の電荷蓄積部67Bの中間電極151と同様に、ポリシリコン以外に、シリコンと格子整合し、シリコンとの間の仕事関数差が小さい材料を用いることが可能である。
また、下部電極271には、第2の電荷蓄積部67Eの中間電極241と同様に、チタンやタングステン等の金属材料を用いることも可能である。この場合、コンタクトC51における仕事関数差が大きくなるが、第2の電荷蓄積部67Aと比較すると、異種材料接合部の数を減らすことができ、暗電流の発生を抑制することができる。
[5−7.第2の電荷蓄積部67Gの構造例]
図41は、第2の電荷蓄積部67Gの構造例を示す概略図である。この実施の形態では、第2の電荷蓄積部67Gがトレンチ型のキャパシタにより構成されている。
図41には、図30と同様に、図29の単位画素60Aの平面パターンにおけるA−A´矢視断面を示している。なお、図中、図30と対応する部分には、同一符号を付して示している。
第2の電荷蓄積部67Gでは、P型半導体領域101にトレンチが形成され、トレンチ内に絶縁膜(不図示)を介して、トレンチ型の下部電極301が形成されている。
下部電極301には、できるだけ遮光性が高い材料を用いるのが望ましく、例えば、タングステンやアルミニウム等の消衰係数が高い材料が用いられる。なお、他の金属材料や複数の材料の合金を用いることも可能である。
下部電極301の溝には、容量絶縁膜(不図示)を介して、ポリシリコンにより構成され、蓄積ノードとなる中間電極302が形成されている。また、中間電極302は、N型半導体領域102と直接電気的に接続されている。そして、中間電極302と下部電極301との間で第1キャパシタが形成されている。
中間電極302の上方には、容量絶縁膜(不図示)を介して、中間電極302の上面の全て、及び、側面のほとんどを覆うように、上部電極303が形成されている。上部電極303は、下部電極301と直接電気的に接続されている。そして、中間電極302と上部電極303との間で、第1キャパシタに並列接続されるように第2キャパシタが形成されている。この第1キャパシタ及び第2キャパシタにより第2の電荷蓄積部67Gが構成される。
上部電極303には、例えば、下部電極301と同様の材料を用いることができる。例えば、下部電極301及び上部電極303は、W/TiN/Tiの3層構造により構成される。
図41に示されるように、第2の電荷蓄積部67Gでは、上方から見て、中間電極302の上面の全て、及び、側面のほとんどが、遮光性を有する下部電極301及び上部電極303により覆われ、中間電極302への入射光が遮断される。従って、中間電極302での光電変換による偽信号(偽像)の発生が抑制される。
また、中間電極302が、N型半導体領域102(シリコン基板)と同種のポリシリコンにより構成されるとともに、N型半導体領域102に直接接続されている。これにより、N型半導体領域102と中間電極302との間のコンタクトが、仕事関数差の小さいコンタクトC61のみとなり、異種材料接合部をなくすことができる。その結果、仕事関数差による電界の発生が低減され、暗電流の発生が抑制される。
なお、中間電極302には、第2の電荷蓄積部67Bの中間電極151と同様に、ポリシリコン以外に、シリコンと格子整合し、シリコンとの間の仕事関数差が小さい材料を用いることが可能である。
また、中間電極302には、第2の電荷蓄積部67Eの中間電極241と同様に、チタンやタングステン等の金属材料を用いることも可能である。この場合、コンタクトC61における仕事関数差が大きくなるが、第2の電荷蓄積部67Aと比較すると、異種材料接合部の数を減らすことができ、暗電流の発生を抑制することができる。
さらに、例えば、第2の電荷蓄積部67Gを裏面入射型の固体撮像素子の単位画素に適用した場合も、下部電極301等により中間電極302への入射光を遮断することができ、偽信号(偽像)の発生を抑制することができる。
なお、以上の説明では、第2の電荷蓄積部67A乃至67E及び第2の電荷蓄積部67Gが、第1キャパシタと第2キャパシタの2つのキャパシタにより構成される例を示したが、いずれか一方のみにより構成することも可能である。
また、例えば、半導体基板が有機半導体等のシリコン以外の半導体により構成される場合も同様に、N型半導体領域102に接続される電極を、半導体基板の材料と格子整合し、当該材料との間の仕事関数差が小さい材料により構成するようにすればよい。
<6.第2の電荷蓄積部67の製造プロセス>
次に、上述した第2の電荷蓄積部67の構造例のうちのいくつかの製造プロセスについて説明する。
[6−1.第2の電荷蓄積部67Aの製造プロセス]
まず、図42乃至図49を参照して、第2の電荷蓄積部67Aの製造プロセスについて説明する。
なお、図示は省略するが、シリコンからなる半導体基板にP型半導体領域101が形成され、P型半導体領域101にN型の不純物が注入されることによりN型半導体領域102及びN型半導体領域104が形成される。また、N型半導体領域102とN型半導体領域104との間において、トレンチの形成やP型の不純物の注入等を行い、P型半導体領域103と素子分離絶縁膜105からなる素子分離が形成される。
そして、図42に示されるように、半導体基板の表面に酸化膜による絶縁膜401が成膜される。
次に、図43に示されるように、リソグラフィ法によるパターニングが行われ、絶縁膜401が除去され、N型半導体領域102と中間電極151とを接続するためのコンタクトホールが形成される。このとき、ドライエッチング法よりもDHF(希フッ酸)等の薬液を用いる方が、半導体基板へのダメージを小さくし、欠陥の発生を抑制することができる。その結果、暗電流の発生を低減することが可能になる。
次に、図44に示されるように、中間電極151に用いられるポリシリコン402が成膜される。このとき、コンタクトホールを介して、ポリシリコン402がN型半導体領域102に接合する。
次に、図45に示されるように、ポリシリコン402をフォトリフレクタンス(PR)法により加工することにより、中間電極151が形成される。
なお、上述したように、ポリシリコン402の代わりに、シリコンと格子整合し、シリコンとの間の仕事関数差が小さい材料を成膜したり、シリコンをエピタキシャル成長により成膜して、中間電極151を形成することが可能である。
次に、図46に示されるように、容量絶縁膜403が成膜される。これにより、中間電極151の表面が容量絶縁膜403により覆われる。なお、容量絶縁膜403には、できるだけ誘電率が高い材料を使用した方が、単位面積あたりの容量を確保する点で有利になる。
次に、図47に示されるように、上部電極152に用いられるタングステン406が成膜される。
次に、図48に示されるように、タングステン406に対してPR法によりパターニングを行い、不要な部分を除去することにより、上部電極152が形成される。
なお、上述したように、タングステン406の代わりに、他の金属材料を成膜して、上部電極152を形成することが可能である。
次に、図49に示されるように、絶縁膜401及び容量絶縁膜403が除去され、N型半導体領域104と配線126を接続するためのコンタクトホールが形成される。そして、配線153乃至155が形成され、N型半導体領域104と上部電極152が電気的に接続される。
以上のようにして、第2の電荷蓄積部67Bが形成される。
[6−2.第2の電荷蓄積部67Fの製造プロセス]
次に、図50乃至図61を参照して、第2の電荷蓄積部67Fの製造プロセスについて説明する。なお、以下では、P型半導体領域101及びN型半導体領域102が、半導体基板に形成された後の製造プロセスについてのみ説明する。
まず、図50に示されるように、半導体基板の表面に絶縁膜431が成膜される。なお、絶縁膜431の材料は、下部電極271と半導体基板の間を絶縁することができるものであればよく、例えば、SiO2やSiN等が用いられる。
次に、図51に示されるように、リソグラフィ法によるパターニングが行われ、ドライエッチング法またはウエットエッチング法により、絶縁膜431が除去され、N型半導体領域102と下部電極271とを接続するためのコンタクトホールが形成される。
次に、図52に示されるように、下部電極271およびゲート電極641に用いられるポリシリコン432が成膜される。このとき、コンタクトホールを介して、ポリシリコン432がN型半導体領域102に接合する。
次に、図53に示されるように、ポリシリコン432の不要な部分がリソグラフィ法とドライエッチング法により除去され、下部電極271およびゲート電極641が形成される。
なお、上述したように、ポリシリコン432の代わりに、シリコンと格子整合し、シリコンとの間の仕事関数差が小さい材料を成膜したり、シリコンをエピタキシャル成長により成膜して、下部電極271を形成することが可能である。あるいは、上述したように、チタンやタングステン等の金属材料を成膜して、下部電極271を形成することも可能である。
次に、図54に示されるように、容量絶縁膜433が成膜される。これにより、下部電極271の表面が全て容量絶縁膜433により覆われる。容量絶縁膜433には、例えば、SiN、SiO2、HfO2、ZrO等の高誘電率膜が用いられる。
次に、図55に示されるように、容量絶縁膜433の上に上部電極272に用いられるタングステン434が成膜される。
次に、図56に示されるように、タングステン434の不要な部分がリソグラフィ法とドライエッチング法により除去され、上部電極272が形成される。
なお、上述したように、タングステン406の代わりに、他の金属材料を成膜して、上部電極272を形成することが可能である。
次に、図57に示されるように、単位画素60Aと上層配線282及び上層配線284との間の層間絶縁膜435が成膜される。層間絶縁膜435には、例えば、SiO2が用いられる。
次に、図58に示されるように、CMP(Chemical Mechanical Polishing)法により、層間絶縁膜435が平坦化される。
次に、図59に示されるように、容量絶縁膜433及び層間絶縁膜435を除去することにより、上部電極272と上層配線282、並びに、ゲート電極641と上層配線284を接続するためのコンタクトホールが形成される。
次に、図60に示されるように、コンタクトホール内にW/TiN/Tiの3層構造の膜が成膜された後、CMP法により平坦化され、配線281及び配線283が形成される。
次に、図61に示されるように、Cu/TaN/Taの3層構造の上層配線282及び上層配線284が、それぞれ配線281及び配線283に接続するように形成される。
以上のようにして、第2の電荷蓄積部67Fが形成される。
[6−3.第2の電荷蓄積部67Gの製造プロセス]
次に、図62乃至図71を参照して、第2の電荷蓄積部67Fの製造プロセスについて説明する。なお、以下では、P型半導体領域101及びN型半導体領域102が、半導体基板に形成された後の製造プロセスについてのみ説明する。
まず、図62に示されるように、半導体基板のP型半導体領域101にトレンチが形成される。このトレンチは、例えば、STI法などの分離法と同じく、半導体基板の上に絶縁膜を成膜し、その膜をリソグラフィ法でパターニングし、ドライエッチング法で除去することにより形成される。さらに、半導体基板の表面に、半導体基板と下部電極301を絶縁するための絶縁膜461が成膜される。あるいは、半導体基板の表面のシリコンを熱酸化することにより絶縁膜461を形成するようにしてもよい。
次に、図63に示されるように、絶縁膜461の上に、下部電極301に用いられるタングステン462が成膜される。なお、上述したように、タングステン406の代わりに、他の金属材料や複数の材料の合金を成膜して、下部電極301を形成することが可能である。
次に、図64に示されるように、タングステン462の不要な部分がリソグラフィ法とドライエッチング法により除去され、下部電極301が形成される。
次に、図65に示されるように、容量絶縁膜463が成膜される。これにより、下部電極301の表面が容量絶縁膜463により覆われる。容量絶縁膜463には、例えば、SiNや、High−k材料が用いられる。
次に、図66に示されるように、絶縁膜461及び容量絶縁膜463がリソグラフィ法とドライエッチング法またはウエットエッチング法で除去され、中間電極302とN型半導体領域102とを接続するためのコンタクトホールが形成される。
次に、図67に示されるように、中間電極302に用いられるポリシリコン464が成膜される。このとき、コンタクトホールを介して、ポリシリコン464がN型半導体領域102に接合する。
次に、図68に示されるように、ポリシリコン464の不要な部分がリソグラフィ法とドライエッチング法により除去され、中間電極302が形成される。
なお、上述したように、ポリシリコン464の代わりに、シリコンと格子整合し、シリコンとの間の仕事関数差が小さい材料を成膜したり、シリコンをエピタキシャル成長により成膜して、中間電極302を形成することが可能である。あるいは、上述したように、チタンやタングステン等の金属材料を成膜して、中間電極302を形成することも可能である。
次に、図69に示されるように、容量絶縁膜465が成膜される。これにより、中間電極302の表面が全て容量絶縁膜465により覆われる。
次に、図70に示されるように、容量絶縁膜463及び容量絶縁膜465がリソグラフィ法とドライエッチング法により除去され、下部電極301と上部電極303を接続するためのコンタクトホールが形成される。
次に、図71に示されるように、W/TiN/Tiの3層構造の膜が成膜された後、不要な部分がリソグラフィ法とドライエッチング法により除去され、上部電極303が形成される。
なお、上述したように、タングステンの代わりに、他の金属材料や複数の材料の合金を成膜して、上部電極303を形成することが可能である。
以上のようにして、第2の電荷蓄積部67Gが形成される。
<7.参考例>
以上説明した実施形態では、単位画素内に2つの電荷蓄積部66、67を持ち、第2の電荷蓄積部67について、第1の電荷蓄積部66よりも単位面積当たりの容量値が大きいキャパシタからなることを主な特徴としている。しかし、2つの電荷蓄積部66、67の単位面積当たりの容量値が同等でも、ダイナミックレンジを拡大できる、という効果を得ることができる。このことについて、図72を参照して説明する。
フォトダイオード61の露光期間内に、当該フォトダイオード61の露光期間に対する所定の比率で設定した期間において、第2の転送ゲート部63を導通状態にすることによって、フォトダイオード61から溢れた所定量以上の光電荷を排出するようにする。
ここで、フォトダイオード61における露光期間をTpdとし、フォトダイオード61から溢れた光電荷を第2の電荷蓄積部67において蓄積する期間をTcapとする。図72に示すタイミングチャートで単位画素を動作させ、第2の電荷蓄積部67での露光期間Tcapに制限をかける。この動作により、高照度側の情報を圧縮でき、第2の電荷蓄積部67の容量値が、第1の電荷蓄積部66と同等程度と少なくてもダイナミックレンジを拡大することが出来る。
低照度時のノイズ成分、及び、信号成分を読み出した後、一旦FD部71をリセットし、第2の電荷蓄積部67において蓄積した、フォトダイオード61から溢れた光電荷を高照度側の信号として読み出す。他の実施例とは異なり、一旦FD部71をリセットするために高照度側の信号には第1の電荷蓄積部66で蓄積した光電荷は含まれない。
信号の読出し時に、FD部71に転送された光電荷に基づく電圧信号をS1、FD部71に光電荷が転送される前のリセットレベルに基づく電圧信号をN1、第1の差分をSN1とする。また、読み出し直前でFD部71をリセットした場合のFD部71、第1の電荷蓄積部66、及び、第2の電荷蓄積部67に蓄積された光電荷に基づく電圧信号をS3とする。更に、FD部71、第1の電荷蓄積部66、及び、第2の電荷蓄積部67のリセットレベルもしくはリセット相当レベルの電圧信号をN2、第3の差分をSN3、ゲインをG、第3の差分SN3の演算値をSN3´とする。すると、下記のように演算出来る。
SN1=S1−N1
SN3=S3−N2
G=SN1/SN3
=(Cfd+Csg+Ccap)/Cfd
SN3´=G×SN3×Tpd/Tcap
光応答特性において、第1の差分SN1が飽和前かつ光応答特性がリニアな領域において予め設定された所定の閾値をVt、処理対象画素の画素信号をSNとするとき、下記のように画素信号SNを出力する。
SN1<Vtの場合に、SN=SN1(SNにSN1を代入)
Vt≦SN1の場合に、SN=SN3´(SNにSN3´を代入)
<8.変形例>
[8−1.フォトダイオード61のみで光電荷を蓄積する例]
以上の実施例及び変形例では、高照度時にフォトダイオード61から溢れた光電荷を、第1の転送ゲート部62のオーバーフローパスを介して第1の蓄積電荷部66に蓄積し、更に、第3の転送ゲート部64のオーバーフローパスを介して第2の電荷蓄積部67に蓄積するようにしている。すなわち、本実施形態の特徴とするところは、高照度時にフォトダイオード61から溢れた光電荷を、フォトダイオード61に蓄積するとともに、当該フォトダイオード61に加えて、第1、第2の蓄積電荷部66、67でも蓄積するようにした点にある。
ところが、上述した画素構成では、図73Aの動作説明図から明らかなように、光電荷の読出し期間中には露光が出来ない。そこで、光電荷をフォトダイオード61のみで蓄積する画素構成を変形例として提案する。
この場合でも、フォトダイオード61から読み出した後の光電荷については、第1の電荷蓄積部66と第2の電荷蓄積部67を使い分けて蓄積する、という本技術の骨子に変わりは無い。すなわち、フォトダイオード61から光電荷を読み出した後、第1の電荷蓄積部66から溢れた光電荷については、第2の電荷蓄積部67に蓄積する。そのためには、第1の電荷蓄積部66と第2の電荷蓄積部67との間にオーバーフローパスが必要であることは勿論である。
このように、光電荷をフォトダイオード61のみで蓄積する画素構成を採ることで、図73Bの動作説明図に示すように、光電荷の読出し期間中に露光することが出来るため、動画撮像時において露光期間の切れ目のないシームレスな動作を実現することが出来る。
但し、光電荷をフォトダイオード61のみで蓄積するためダイナミックレンジはフォトダイオード61の飽和電荷量で制限される。そのため、大幅なダイナミックレンジ拡大は望めない。
しかし、本技術の骨子である、第1の電荷蓄積部66と第2の電荷蓄積部67を使い分けて光電荷を蓄積することにより、光電荷を蓄積する電荷蓄積部のトータルの面積を小さくすることができる。従って、トータルの面積を小さくできる分だけ、フォトダイオード61の面積を拡大することが出来るため、間接的にダイナミックレンジを拡大することが出来る。
[8−2.第2の電荷蓄積部の構造を適用した単位画素の変形例]
また、図29乃至図41を参照して上述した第2の電荷蓄積部67の構造は、上述した単位画素以外の単位画素にも適用することが可能である。
例えば、第1の電荷蓄積部66を省略した単位画素にも適用することができる。
また、例えば、上述したような表面型の固体撮像素子だけでなく、裏面型のCIS(Contact Image Sensor)等、裏面型の固体撮像素子の単位画素にも適用することができる。
さらに、例えば、グローバルシャッタ機能を採用した固体撮像素子だけでなく、ローリングシャッタ機能を採用した固体撮像素子の単位画素にも適用できる。
図74は、ローリングシャッタ機能を採用した固体撮像素子の単位画素500に、第2の電荷蓄積部67と同様の構造を有する電荷蓄積部(Cap)501を備えた場合の画素構造を示す概略図である。なお、図中、図9と対応する部分には同一符号を付して示している。
この単位画素500では、露光期間中にフォトダイオード61から溢れた光電荷が、電荷蓄積部501に転送され、蓄積される。そして、フォトダイオード61及び電荷蓄積部501に蓄積された光電荷が、ゲート電極621及びゲート電極631を介して、FD部71に転送され、FD部71の電圧が、信号レベルとして垂直信号線17に出力される。これにより、画像のダイナミックレンジを拡大することができる。
図75は、電荷蓄積部501の構造例を示す概略図である。なお、この図では、電荷蓄積部501に、図32の第2の電荷蓄積部67Bと同様の構造を適用した例を示しているが、上述した他の構造を適用することも可能である。
[8−3.その他の変形例]
また、上記実施形態では、単位画素が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明したが、本技術はCMOSイメージセンサへの適用に限られるものではない。すなわち、本技術は、単位画素が行列状に2次元配置されてなるX−Yアドレス方式の固体撮像装置全般に対して適用可能である。
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置全般に対して適用可能である。
なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
また、本技術での全画素とは、画像に現れる部分の画素の全てということであり、ダミー画素などは除外される。また、本技術においては、時間差や画像の歪みが問題にならない程度に十分小さければ、全画素同時の動作の代わりに複数行(例えば、数十行)ずつ高速に走査するようにすることも可能である。さらに、本技術においては、画像に現れる全画素に限らず、所定の複数行に対してグローバルシャッタ動作を適用するようにすることも可能である。
さらに、以上に示した単位画素におけるデバイス構造の導電型は一例にすぎず、N型、P型が逆でも構わない。なお、単位画素中を移動する多数キャリアが正孔であるか電子であるかによって、上述した各部の電位またはポテンシャルの大小関係が逆になる場合がある。
<9.電子機器>
本技術は、固体撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部(光電変換部)に固体撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
図76は、本技術に係る電子機器、例えば撮像装置の構成の一例を示すブロック図である。
図76に示すように、本技術に係る撮像装置1000は、レンズ群1001等を含む光学系、撮像素子(撮像デバイス)1002、DSP回路1003、フレームメモリ1004、表示装置1005、記録装置1006、操作系1007及び電源系1008等を有する。そして、DSP回路1003、フレームメモリ1004、表示装置1005、記録装置1006、操作系1007及び電源系1008がバスライン1009を介して相互に接続されている。
レンズ群1001は、被写体からの入射光(像光)を取り込んで撮像素子1002の撮像面上に結像する。撮像素子1002は、レンズ群1001によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
表示装置1005は、液晶表示装置や有機EL(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子1002で撮像された動画または静止画を表示する。記録装置1006は、撮像素子1002で撮像された動画または静止画を、ビデオテープやDVD(Digital Versatile Disk)等の記録媒体に記録する。
操作系1007は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系1008は、DSP回路1003、フレームメモリ1004、表示装置1005、記録装置1006及び操作系1007の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
上記の構成の撮像装置は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置として用いることができる。そして、当該撮像装置において、撮像素子1002として、先述した実施形態に係るCMOSイメージセンサ10等の固体撮像装置を用いることで、次のような作用効果を得ることができる。
すなわち、先述した実施形態に係るCMOSイメージセンサ10は、グローバル露光によって歪みのない撮像を実現できる。従って、画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途に用いて好適な撮像装置として実現出来る。
また、先述した実施形態に係るCMOSイメージセンサ10は、グローバル露光を実現している従来技術と比較して、暗時や低照度時における撮像画像の画質を悪化させずに、飽和電荷量をより多く確保できる、換言すれば、光電荷を蓄積可能な容量値を拡大できる。そして、飽和電荷量をより多く確保できれば、同等の飽和電荷量でよいとすれば、飽和電荷量を多く確保できる分だけ、単位画素サイズを縮小でき、それに伴って多画素化を図ることができる。従って、撮像画像の高画質化を図ることができる。
本技術は上記の説明に限定されない。画素構造、例えばオーバーフローパスや埋め込み型MOSキャパシタの表層部の導電層に限定はなく、また、回路図、タイミングチャート等も本技術の趣旨を逸脱しない範囲で、様々な変更が可能である。
また、例えば、本技術は以下のような構成も取ることができる。
(1)
受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、及び、前記光電荷を蓄積する電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備え、
前記電荷蓄積部の第1の電極が、前記半導体基板に直接接続されている
固体撮像装置。
(2)
前記電荷蓄積部の前記第1の電極に対向する第2の電極が、金属材料により構成され、前記第1の電極の上面及び側面の少なくとも一部が、前記第2の電極により覆われている
前記(1)に記載の固体撮像装置。
(3)
前記第1の電極が、前記半導体基板と格子整合する材料により構成される
前記(1)または(2)に記載の固体撮像装置。
(4)
前記半導体基板がシリコンにより構成され、前記第1の電極がポリシリコンまたはポリシリコンの化合物により構成される
前記(3)に記載の固体撮像装置。
(5)
前記第1の電極が、前記半導体基板上にエピタキシャル成長させた材料により構成される
前記(3)に記載の固体撮像装置。
(6)
前記電荷蓄積部は、露光期間中に前記光電変換部から溢れた電荷を蓄積する
前記(1)乃至(5)のいずれかに記載の固体撮像装置。
(7)
前記単位画素は、埋め込み型MOSキャパシタからなる電荷蓄積部を更に備え、
複数の前記単位画素の一括露光が可能であり、露光期間中に前記光電変換部に蓄積された電荷を露光期間後に2つの前記電荷蓄積部に蓄積する
前記(6)に記載の固体撮像装置。
(8)
受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、及び、前記光電荷を蓄積する電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備える固体撮像装置の製造方法において、
前記半導体基板上に第1の絶縁膜を成膜する第1工程と、
前記半導体基板と前記電荷蓄積部の第1の電極とを接続するためのコンタクトホールを前記第1の絶縁膜に形成する第2工程と、
前記第1の絶縁膜の上に前記第1の電極を形成し、前記第1の電極を前記コンタクトホールを介して前記半導体基板に接続する第3工程と、
前記第1の電極の上面及び側面を覆うように第2の絶縁膜を成膜する第4工程と、
前記電荷蓄積部の前記第1の電極に対向する第2の電極を形成する第5工程と
を含む固体撮像装置の製造方法。
(9)
前記第5工程において、前記第2の絶縁膜を介して前記第1の電極の上面及び側面の少なくとも一部を覆うように前記第2の電極を形成する
前記(8)に記載の固体撮像装置の製造方法。
(10)
前記第3工程において、前記第1の電極に用いる材料をエピタキシャル成長により成膜する
前記(8)に記載の固体撮像装置の製造方法。
(11)
受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、及び、前記光電荷を蓄積する電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備え、前記電荷蓄積部の第1の電極が、前記半導体基板に直接接続されている固体撮像装置と、
前記単位画素から出力される信号に対して信号処理を行う信号処理部と
を備える電子機器。
(12)
前記電荷蓄積部の前記第1の電極に対向する第2の電極が、金属材料により構成され、前記第1の電極の上面及び側面の少なくとも一部が、前記第2の電極により覆われている
前記(11)に記載の電子機器。