JP2017085091A - グローバルシャッタースキームを有する背面照射（ｂｓｉ）イメージセンサー - Google Patents

グローバルシャッタースキームを有する背面照射（ｂｓｉ）イメージセンサー Download PDF

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Abstract

【課題】画素レベルのメモリノードの汚染が防止されたグローバルシャッタースキームを有する背面照射（ＢＳＩ）イメージセンサーを提供する。【解決手段】いくつかの実施態様において、本発明は、反射性材料のグローバルシャッター画素を有する背面照射（ＢＳＩ）センサーに関し、画素レベルのメモリノードの汚染を防止する。いくつかの実施態様において、ＢＳＩイメージセンサーは、半導体基板中に配置された撮像素子と、撮像素子から横方向にオフセットする位置で半導体基板中に配置された画素レベルのメモリノードとを有する。反射性材料は、さらに、画素レベルのメモリノードと半導体基板の背面との間の位置で半導体基板中に配置される。反射性材料は、撮像素子に重なるアパーチャを有する。【選択図】図１

Description

本発明は、グローバルシャッタースキームを有する背面照射（ＢＳＩ）イメージセンサーに関するものである。
近年、イメージセンサーを有する集積回路（ＩＣ）は、カメラおよび携帯電話等の電子装置に幅広く用いられている。相補型ＭＯＳ（ＣＭＯＳ）装置は、すでに、一般的なＩＣイメージセンサーとなっており、且つ、大いに電荷結合素子（ＣＣＤ）を代替している。ＣＣＤイメージセンサーと比較して、ＣＭＯＳイメージセンサーは、低電力消耗、小サイズ、速いデータ処理、データの直接出力および低製造コストであるため、徐々に支持されている。ＣＭＯＳイメージセンサーのタイプには、表面照射（ＦＳＩ）イメージセンサーおよび背面照射（ＢＳＩ）イメージセンサーがある。
本発明は、画素レベルのメモリノードの汚染が防止されたグローバルシャッタースキームを有する背面照射（ＢＳＩ）イメージセンサーを提供することを目的とする。
本発明は、背面照射（ＢＳＩ）イメージセンサーであって、半導体基板中に配置された撮像素子、撮像素子から横方向にオフセットする位置で、半導体基板中に配置された画素レベルのメモリノード、および、画素レベルのメモリノードと半導体基板の背面に沿って延伸する平面との間の位置で半導体基板中に配置され、撮像素子に重なるアパーチャを有する反射性材料、を有することを特徴とする。
本発明によれば、画素レベルのメモリノードの汚染が防止されたグローバルシャッタースキームを有する背面照射（ＢＳＩ）イメージセンサーを提供することができる。
図１は、画素レベルのメモリノードに入射放射線が到達しないように構成された反射性材料のグローバルシャッター画素を有する背面照射（ＢＳＩ）イメージセンサーの実施形態を示す断面図である。 図２は、反射性材料のグローバルシャッター画素を有するＢＳＩイメージセンサーの実施形態を示す上視図である。 図３は、反射性材料のグローバルシャッター画素を有するＢＳＩ−ＣＭＯＳイメージセンサーのさらなる実施態様を示す断面図である。 図４は、反射性材料のグローバルシャッター画素を有するＢＳＩ−ＣＭＯＳイメージセンサーのさらなる実施態様を示す断面図である。 図５は、反射性材料のグローバルシャッター画素を有するＢＳＩイメージセンサーの形成方法の実施態様を示す断面図である。 図６は、反射性材料のグローバルシャッター画素を有するＢＳＩイメージセンサーの形成方法の実施態様を示す断面図である。 図７は、反射性材料のグローバルシャッター画素を有するＢＳＩイメージセンサーの形成方法の実施態様を示す断面図である。 図８は、反射性材料のグローバルシャッター画素を有するＢＳＩイメージセンサーの形成方法の実施態様を示す断面図である。 図９は、反射性材料のグローバルシャッター画素を有するＢＳＩイメージセンサーの形成方法の実施態様を示す断面図である。 図１０は、反射性材料のグローバルシャッター画素を有するＢＳＩイメージセンサーの形成方法の実施態様を示す断面図である。 図１１は、反射性材料のグローバルシャッター画素を有するＢＳＩイメージセンサーの形成方法の実施態様を示す断面図である。 図１２は、反射性材料のグローバルシャッター画素を有するＢＳＩイメージセンサーの形成方法の実施態様を示す断面図である。 図１３は、反射性材料のグローバルシャッター画素を有するＢＳＩイメージセンサーの形成方法の実施態様を示す断面図である。 図１４は、反射性材料のグローバルシャッター画素を有するＢＳＩイメージセンサーの形成方法の実施態様を示す断面図である。 図１５は、反射性材料のグローバルシャッター画素を有するＢＳＩイメージセンサーの形成方法の実施態様を示す流れ図である。
実施の形態１．
以下の開示は、提供された主題の異なる特徴を実現するために、多くの異なる実施態様または例を提供する。本発明を分かりやすくするため、構成要素およびその配置の特定の例を説明する。もちろん、これらは単なる例であり、本発明はこれに限定されない。たとえば、以下で記述される第一特徴が第二特徴の上に形成されるというのは、第一特徴と第二特徴とが直接接触で形成される実施態様、および、追加された特徴が第一特徴と第二特徴との間に形成されて第一特徴と第二特徴とが直接接触しない実施態様を含む。このほか、本開示は、様々な例において、重複した参照符号および／または表示を使用している。この重複が、本開示を簡潔で明確にするためのものであり、それ自体が、様々な実施態様および／または構造間の関係を規定するものではない。
さらに、空間相対用語、たとえば、“下”、“下方”、“下部”、“上方”、“上”等は、一素子あるいは特徴ともう一つの素子または特徴との間の関係を図面中で分かりやすくするために用いられる。空間相対用語は、使用中あるいは操作中の装置の異なる方位、および、図中で描写される方位を含む。装置は、別なやり方で方位づけされ（９０度またはその他の方位に回転）てもよく、ここで使用される空間相対記述もそれに従い、同様に解釈されてもよい。
グローバルシャーたー画素は、通常、イメージセンサアレイの各画素中に、フォトダイオードおよび読み出し回路に加え、メモリエレメントを配置することにより実現される。メモリエレメントは、光発生電荷を一時的に蓄積するように構成され、これにより、イメージセンサの各ロウが同時に露出を開始することができる。露出の終了時に、光発生電荷キャリアは、フォトダイオードから、関連する画素レベルのメモリノードへグローバルに転送される。各画素の電荷蓄積と読み取り操作とを可能とするために画素レベルのノードメモリを用いることにより、ローリングシャッターパルスの使用を省くことができる。
グローバルシャッター画素は、しばしば、表面照射（ＦＳＩ）イメージセンサーとして実現される。これは、ＦＳＩイメージセンサーが画素領域を覆う金属相互接続層を有するからである。金属相互接続層は、入射放射線が、画素レベルのメモリノードに照射されることを阻止し、これにより、画素レベルのメモリノードにおける寄生性の電子−正孔対の生成によるグローバルシャッター効率（ＧＳＥ）の劣化が防止される（すなわち、寄生性の電子−正孔対によって画素レベルのメモリノードに保存された電荷が汚染されることを防止する）。背面照射（ＢＳＩ）イメージセンサーは、画素レベルのメモリノードを入射放射線から遮断する上方の金属相互接続層を有しておらず、これにより、ＢＳＩイメージセンサーが有するグローバルシャッター画素構成の欠点が起こる。しかし、ＢＳＩイメージセンサーは、フォトダイオードの光学経路中に金属相互接続層を有さないので、ＦＳＩイメージセンサーよりよい量子効率を提供する。
本発明は、画素レベルのメモリノードの汚染を防止するために構成された反射性材料のグローバルシャッター画素を有する背面照射（ＢＳＩ）イメージセンサーに関する。いくつかの実施態様において、ＢＳＩイメージセンサーは、半導体基板中に配置された撮像素子と、撮像素子から横方向にオフセットする位置で半導体基板中に配置された画素レベルのメモリノードとを有する。また、反射性材料は、画素レベルのメモリノードと半導体基板の背面に沿って延伸する平面との間の位置で半導体基板中に配置される。反射性材料は、撮像素子を覆うアパーチャを有する。反射性材料は、撮像素子に入射放射線が到達するように構成され、画素レベルのメモリノードに入射放射線が到達することを防止しており、これにより、画素レベルのメモリノードの汚染が防止される。
図１は、画素レベルのメモリノードに入射放射線が到達しないように構成された反射性材料のグローバルシャッター画素を有する背面照射（ＢＳＩ）イメージセンサー１００の実施形態を示す断面図である。
ＢＳＩイメージセンサー１００は、画素領域１０３を有する半導体基板１０２を含んで構成される。画素領域１０３は、入射放射線１１２（たとえば、光子）を、電気信号（たとえば、電子および／または正孔）に変換する撮像素子１０４を含んでいる。いくつかの実施態様において、撮像素子１０４は、Ｐ−Ｎ接点（すなわち、ｐ型ドーピングを有する第一領域と隣接したｎ型ドーピングを有する第二領域との間の接点）を有するフォトダイオードから構成される。
画素レベルのメモリノード１０６は、撮像素子１０４から横方向にオフセットする位置で半導体基板中に配置される。画素レベルのメモリノード１０６は、撮像素子１０４中に発生した電荷キャリア（たとえば、電子または正孔）が蓄積されるように構成される。いくつかの実施態様において、画素レベルのメモリノード１０６は、半導体基板１０２と反対のドーピング型である高濃度ドープ領域を含んでいる。いくつかの実施態様において、高濃度ドープ領域は、半導体基板１０２の正面１０２ｆから垂直方向に分離される。
反射性材料１０８は、半導体基板１０２の背面１０２ｂに沿って延伸する平面と画素レベルのメモリノード１０６との間に配置される。いくつかの実施態様において、反射性材料１０８は、半導体基板１０２の背面１０２ｂと同一平面である水平面（たとえば、上表面１０８ｕ）を有する。反射性材料１０８は、撮像素子１０４上に配置されたアパーチャ１１０を含んで構成される。いくつかの実施態様において、撮像素子１０４は、半導体基板１０２により反射性材料１０８から横方向に分離され、反射性材料１０８におけるアパーチャ１１０内に広がっている。このような実施態様において、撮像素子１０４は、画素レベルのメモリノード１０６より半導体基板１０２の背面１０２ｂに近くなっている。
反射性材料１０８は、入射放射線１１２を反射するよう構成されている。これは、アパーチャ１１０によって入射放射線１１２が撮像素子１０４に到達できるようにしながら、入射放射線１１２が画素レベルのメモリノード１０６に到達することを防止している。画素レベルのメモリノード１０６から、入射放射線１１２を遮断することにより、反射性材料１０８は、ＢＳＩイメージセンサー１００は、良好な量子効率のグローバルシャッター画素を有し、同時に、寄生性の電子−正孔対の生成による画素レベルのメモリノード１０６の汚染を防止する。
図２は、反射性材料のグローバルシャッター画素を有するＢＳＩイメージセンサーの実施形態を示す上視図である。
ＢＳＩイメージセンサー２００は、複数のカラム２０４ａ〜２０４ｎおよび複数のロウ２０６ａ〜２０６ｂを有するアレイ２０１において、半導体基板中に配置された複数の画素領域２０２を含んで構成される。複数の画素領域２０２のそれぞれは、半導体基板の背面に沿って配置された反射性材料１０８を含んで構成される。アパーチャ１１０は、撮像素子１０４に重なった位置で反射性材料１０８を貫通しているので、入射放射線は、撮像素子１０４に到達することができる。様々な実施態様において、反射性材料１０８中のアパーチャ１１０は、任意の形状であってもよい。たとえば、いくつかの実施態様において、アパーチャ１１０は、多角形（たとえば、六角形、正方形等）であってもよい。その他の実施態様において、アパーチャ１１０は、その他の形状、たとえば、円形あるいは無定形であってもよい。
複数の画素領域２０２のそれぞれは、さらに、画素レベルのメモリノード１０６を含んで構成される。画素レベルのメモリノード１０６は、反射性材料１０８の下方に配置されるので、反射性材料１０８は、画素レベルのメモリノード１０６を、入射放射線（たとえば、光線）から遮断する。
アレイ２０１は、アレイ２０１中の複数の画素領域２０２から信号を読み出す読み出し回路に結合されている。いくつかの実施態様において、読み出し回路２０８は、アレイ２０１中の画素の各ロウに結合される複数のアナログデジタルコンバータ（ＡＤＣ）２１０ａ〜２１０ｂを含んで構成される。ＡＤＣ２１０ａ〜２１０ｂは、複数の画素領域２０２からの信号を、さらに、デジタル信号処理ユニット（図示しない）に提供されるデジタル信号に変換するよう構成されている。
操作期間中、複数のカラム２０４ａ〜２０４ｎおよび／またはロウ２０６ａ〜２０６ｂのそれぞれにおける画素領域２０２は、同時に露出を開始するよう構成されている。
一旦、露出が開始されると、光発生電荷キャリアは、複数の画素領域２０２の撮像素子１０４から、複数の画素領域２０２中の画素レベルのメモリノード１０６にグローバルに転送される。その後、電荷が、ロウ２０６ａ〜２０６ｂ中の画素レベルのメモリノード１０６から読み出される。これにより、画素レベルのメモリノード１０６は、複数の画素領域２０２のそれぞれを、同時に露出させる。
図３は、反射性材料のグローバルシャッター画素を有する背面照射ＣＭＯＳ（ＢＳＩ−ＣＭＯＳ）イメージセンサー３００のさらなる実施態様を示す断面図である。
ＢＳＩ−ＣＭＯＳイメージセンサー３００は、半導体基板１０２中に配置された画素領域３０１を含んで構成される。いくつかの実施態様において、画素領域３０１は、画素領域３０１の反対側に配置された一つ以上の隔離構造３１８（たとえば、シャロートレンチアイソレーション領域）により、隣接する画素領域から隔離される。一つ以上の隔離構造３１８は、半導体基板１０２の正面１０２ｆにおけるトレンチ中に配置された誘電材料を含んで構成される。
画素領域３０１は、フォトダイオード３０２と、画素レベルのメモリノード１０６とを含んで構成される。フォトダイオード３０２は、入射放射線１１２から、電荷キャリア３２０（すなわち、電子−正孔対）を生成するよう構成されている。いくつかの実施態様において、フォトダイオード３０２は、第一ドーピング型（たとえば、ｎ型ドーピング）の第一領域３０２ａと、第一ドーピング型とは異なる第二ドーピング型（たとえば、ｐ型ドーピング）の第二領域３０２ｂとを含んで構成される。いくつかの実施態様において、画素レベルのメモリノード１０６は、第一ドーピング型（たとえば、ｎ型ドーピング）の第一領域１０６ａと、第一ドーピング型とは異なる第二ドーピング型（たとえば、ｐ型ドーピング）の第二領域１０６ｂとを含んで構成される。第二領域１０６ｂは、第一領域１０６ａ中に電荷キャリア３２０を閉じ込めるように構成されており、これにより、画素レベルのメモリノード１０６中の電荷キャリア３２０のストレージが改善される（たとえば、漏れが減少する）。いくつかの実施態様において、フォトダイオード３０２および／または画素レベルのメモリノード１０６は、約５ｅ１５ａｔｏｍｓ／ｃｍ３以上のドーピング濃度の領域を有する。いくつかの実施態様において、半導体基板１０２は、第二ドーピング型である。いくつかの実施態様において、画素レベルのメモリノード１０６は、フォトダイオード３０２以上のストレージ容量を有する。
画素レベルのメモリノード１０６は、半導体基板１０２中の反射性材料１０８により、半導体基板１０２の背面１０２ｂに沿って延伸する平面から分離される。いくつかの実施態様において、反射性材料１０８は、傾斜した側壁１０８ｓを有しており、半導体基板１０２の背面１０２ｂからの距離の増加に伴って反射性材料１０８の幅は減少する。いくつかの実施態様において、反射性材料１０８は、上表面１０８ａおよび下表面１０８ｂを有する。上表面１０８ａは、半導体基板１０２の背面１０２ｂとほぼ同一平面である。下表面１０８ｂは、距離３２２によって、半導体基板１０２の正面１０２ｆから分離される。いくつかの実施態様において、距離３２２は、半導体基板１０２の厚さｔの間の範囲にあり、約０．０１μｍである。様々な実施態様において、反射性材料１０８は、金属（たとえば、アルミニウムあるいは銅）あるいは多層反射膜から構成され、多層反射膜は、別々の材料（たとえば、シリコンの層とルテニウムの層とを交互に有する）を有する複数の層１０９ａ〜１０９ｎを有する。
第一トランスファートランジスタゲート３０４は、半導体基板１０２の正面１０２ｆに沿って配置される。第一トランスファートランジスタゲート３０４は、半導体基板１０２の正面１０２ｆ上に配置されたゲート誘電層３０３と、ゲート誘電層３０３上に配置されたゲート電極３０５とを含んで構成される。いくつかの実施態様において、側壁スペーサ（図示しない）は、ゲート誘電層３０３およびゲート電極３０５に対向する側に配置される。第一トランスファートランジスタゲート３０４は、フォトダイオード３０２と画素レベルのメモリノード１０６との間に横方向に配置され、フォトダイオード３０２から画素レベルのメモリノード１０６への電荷キャリア３２０の流れを制御するように構成されている。メモリトランジスタゲート３０８が、画素レベルのメモリノード１０６上に配置され、第二トランスファートランジスタゲート３１０が、画素レベルのメモリノード１０６とフローティング拡散ノード３１２との間に配置される。メモリトランジスタゲート３０８および第二トランスファートランジスタゲート３１０は、画素レベルのメモリノード１０６からフローティング拡散ノード３１２への電荷キャリア３２０の流れを制御する。これにより、第一トランスファートランジスタゲート３０４、メモリトランジスタゲート３０８および第二トランスファートランジスタゲート３１０は、共同で、フォトダイオード３０２とフローティング拡散ノード３１２との間に延びた経路３２１に沿って、電荷キャリア３２０の流れを制御する。
フローティング拡散ノード３１２は、さらに、リセットトランジスタ（リセットトランジスタゲート３１４およびウェル領域３１６を有する）およびソースフォロワトランジスタ３２８に結合される。リセットトランジスタは、露出期間中、フォトダイオード３０２をリセットするよう構成されている。電荷レベルがフローティング拡散ノード３１２中で十分に高ければ、ソースフォロワトランジスタ３２８が起動され、電荷は、アドレッシングに用いられるロウ選択トランジスタ３３０の操作にしたがって、選択的に出力される。
パッシベーション層３２４が半導体基板１０２の背面１０２ｂ上に配置され、誘電材料３２６の層がパッシベーション層３２４上に配置される。いくつかの実施態様において、パッシベーション層３２４は、底部反射防止膜（ＢＡＲＣ）等の反射防止膜（ＡＲＣ）から構成される。その他の実施態様において、パッシベーション層３２４は、有機ポリマーあるいは金属酸化物から構成される。いくつかの実施態様において、誘電材料３２６の層は、酸化物あるいは高誘電率層、たとえば、酸化ハフ二ウム（ＨｆＯ）、ハフ二ウムシリコン酸化物（ＨｆＳｉＯ）、ハフ二ウムアルミニウム酸化物（ＨｆＡｌＯ）あるいはハフ二ウムタンタル酸化物（ＨｆＴａＯ）から構成される。
図４は、反射性材料のグローバルシャッター画素を有するＢＳＩ−ＣＭＯＳイメージセンサー４００のさらなる実施態様を示す断面図である。
ＢＳＩ−ＣＭＯＳイメージセンサー４００は、半導体基板１０２中に配置された複数の画素領域４０２ａ〜４０２ｂを含んで構成される。誘電体構造４０４は、半導体基板１０２の正面１０２ｆに沿って配置される。誘電体構造４０４は、一つ以上のＩＬＤ層を含んで構成される。様々な実施態様において、ＩＬＤ層は、一つ以上の低誘電率層（すなわち、誘電率が約３．９以下の誘電体）、超低誘電率誘電層あるいは酸化物（たとえば、シリコン酸化物）から構成される。導電コンタクト４０６が、誘電体構造４０４中に配置される。導電コンタクト４０６は、ゲート電極から、金属ビア４１０によって垂直方向に接続された金属ワイヤ層４０８まで延伸している。様々な実施態様において、導電コンタクト４０６は、銅あるいはタングステン等の導電金属から構成される。様々な実施態様において、金属ワイヤ層４０８および金属ビア４１０は、銅あるいはアルミニウム等の導電金属から構成される。
格子型構造４１２は、半導体基板１０２の背面１０２ｂ上に配置された誘電材料３２６の層の上に配置される。格子型構造４１２は、誘電材料３２６の層上に配置された一つ以上のカラーフィルター４１４を横方向に囲む。いくつかの実施態様において、格子型構造４１２は、誘電材料４１２ａ（たとえば、窒化ケイ素）とこれを覆っている金属４１２ｂとを有するスタック構造を有する。格子型構造４１２は、下方のフォトダイオード３０２上に位置する複数の開口を定義するフレームワークを形成する。カラーフィルター４１４のそれぞれは、特定波長の放射線を放射するよう構成されている。たとえば、第一カラーフィルター（たとえば、赤色カラーフィルター）は、第一範囲にある波長を有する光線を放射し、第二カラーフィルター（たとえば、緑色カラーフィルター）は、第一範囲と異なる第二範囲にある波長を有する光線を放射する。
複数のマイクロレンズ４１６が、複数のカラーフィルター４１４上に配置される。複数のマイクロレンズ４１６のそれぞれは、カラーフィルター４１４と位置合わせされて、フォトダイオード３０２に重なっている。マイクロレンズ４１６は、入射放射線（たとえば、光線）をフォトダイオード３０２に集中させるよう構成されている。いくつかの実施態様において、複数のマイクロレンズ４１６は、カラーフィルター４１４に隣接するほぼ平坦な底表面を有する。さらに、複数のマイクロレンズ４１６は、それぞれ、曲線状の上表面を有する。様々な実施態様において、マイクロレンズ４１６は、放射線が下方のフォトダイオード３０２中央に集中するよう構成された曲面を有する。
図５〜図１３は、入射放射線を反射する反射性材料のグローバルシャッター画素を有するＢＳＩイメージセンサーの形成方法のいくつかの実施形態を示す断面図である。
断面図５００に示されるように、半導体基板５０２が提供される。半導体基板５０２は、任意のタイプの半導体主体（たとえば、シリコン、ＳｉＧｅ、ＳＯＩ）であってもよく、たとえば、半導体ウェハおよび／または一つ以上のウェハ上のダイ、および、任意の相関するその他のタイプの金属層、装置、半導体および／またはエピタキシャル層等である。半導体基板５０２は、第一ドーピング型（たとえば、ｎ型ドーピングまたはｐ型ドーピング）の本質的ドープ半導体基板から構成される。
複数の撮像素子１０４が、半導体基板５０２中に形成される。いくつかの実施態様において、複数の撮像素子１０４はフォトダイオードを含んで構成される。このような実施態様において、フォトダイオードは、一つ以上のドープ領域３０２ａ〜３０２ｂを半導体基板５０２中に形成する一つ以上のドーパント種５０４を選択的に半導体基板５０２に注入することにより、形成される。たとえば、いくつかの実施態様において、第一注入プロセスが、半導体基板５０２の正面５０２ｆに沿って配置された第一マスキング層５０６（たとえば、フォトレジスト）にしたがって実行されて第一ドーピング型を有する第一領域３０２ａが形成され、後続する第二注入プロセスが、第二マスキング層（図示しない）にしたがって実行されて、隣接した第一ドーピング型と異なる第二ドーピング型の第二領域３０２ｂが形成される。
いくつかの実施態様において、一つ以上の隔離構造３１８（たとえば、シャロートレンチアイソレーション領域）が、画素領域３０１に対向する側の半導体基板５０２の正面５０２ｆ中に形成される。半導体基板５０２の正面５０２ｆを選択的にエッチングしてシャロートレンチを形成し、続いて、誘電材料（たとえば、酸化物）をシャロートレンチ中に形成することにより、一つ以上の隔離構造３１８が形成される。いくつかの実施態様において、一つ以上の隔離構造３１８が、複数の撮像素子１０４の形成前に形成される。
断面図６００に示されるように、画素レベルのメモリノード１０６は、半導体基板５０２中に形成される。いくつかの実施態様において、一つ以上のドーパント種６０２を選択的に半導体基板５０２に注入して一つ以上のドープ領域を形成することにより、画素レベルのメモリノード１０６が形成される。たとえば、いくつかの実施態様において、第一注入プロセスが、半導体基板５０２の正面５０２ｆに沿って配置された第一マスキング層６０４（たとえば、フォトレジスト）にしたがって実行されて、第一ドーピング型の第一領域１０６ａが形成され、後続する第二注入プロセスが、第二マスキング層（図示しない）にしたがって実行されて、第一ドーピング型と異なる第二ドーピング型の隣接した第二領域１０６ｂが形成される。
断面図７００に示されるように、複数のソース／ドレイン領域３１２および３１６が、半導体基板５０２の正面５０２ｆ中に形成される。複数のソース／ドレイン領域３１２および３１６が、一連の注入プロセスにより形成される。
断面図８００に示されるように、第一トランスファートランジスタゲート３０４、メモリトランジスタゲート３０８、第二トランスファートランジスタゲート３１０およびリセットトランジスタゲート３１４が、半導体基板５０２の正面５０２ｆに沿って形成される。ゲート誘電膜およびゲート電極薄膜を、半導体基板５０２上に蒸着することにより、第一トランスファートランジスタゲート３０４、メモリトランジスタゲート３０８、第二トランスファートランジスタゲート３１０およびリセットトランジスタゲート３１４が形成される。ゲート誘電膜およびゲート電極薄膜がその後パターン化されて、ゲート誘電層３０３およびゲート電極３０５が形成される。
断面図９００に示されるように、複数の金属相互接続層４０６〜４１０が、半導体基板５０２の正面５０２ｆ上に形成された誘電体構造４０４中に形成される。いくつかの実施態様において、ＩＬＤ層９０２を、半導体基板５０２の正面５０２ｆ上に形成することにより、複数の金属相互接続層４０６〜４１０が形成される。その後、ＩＬＤ層９０２がエッチされて、ビアホールおよび／または金属トレンチが形成される。その後、ビアホールおよび／または金属トレンチには導電材が充填されて、複数の金属相互接続層４０６〜４１０が形成される。いくつかの実施態様において、ＩＬＤ層９０２が、物理気相蒸着技術（たとえば、ＰＶＤ、ＣＶＤ等）により蒸着される。複数の金属相互接続層４０６〜４１０が、蒸着プロセスおよび／またはめっきプロセス（たとえば、電気メッキ、無電解めっき等）を用いて形成される。様々な実施態様において、複数の金属相互接続層４０６〜４１０は、たとえば、タングステン、銅あるいはアルミニウム銅合金から構成される。
断面図１０００に示されるように、誘電体構造４０４が、ハンドル基板１００２に接合される。いくつかの実施態様において、接合プロセスには、誘電体構造４０４とハンドル基板１００２との間に配置された中間接合酸化物層（図示しない）を用いる。いくつかの実施態様において、接合プロセスは、融合接合プロセスを含んでいる。いくつかの実施態様において、ハンドル基板１００２は、シリコンウェハから構成される。
誘電体構造４０４がハンドル基板１００２に接合された後、半導体基板５０２が薄くされる。半導体基板５０２の薄化では、基板の厚さを第一厚さｔ１から第二厚さｔ２に減少させる。厚さの減少は、半導体基板１０２の背面１０２ｂから撮像素子１０４を通過する放射線の伝達を改善する。いくつかの実施態様において、半導体基板５０２の背面構造５０２ｂをエッチングすることにより、半導体基板５０２が薄くされる。その他の実施態様において、半導体基板５０２の背面構造５０２ｂを機械的に研磨することにより、半導体基板５０２が薄くされる。
断面図１１００に示されるように、画素レベルのメモリノード１０６に重なるトレンチ１１０２を形成するために、半導体基板１０２の背面が選択的にエッチングされる。トレンチ１１０２が、撮像素子１０４に対向する側に沿って延伸する。いくつかの実施態様において、半導体基板１０２の背面１０２ｂが、マスキング層１１０６にしたがって、エッチャント１１０４に選択的に露出される。様々な実施態様において、エッチャント１１０４には、ドライエッチャント（たとえば、イオン衝撃）および／またはウェットエッチャント（たとえば、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、水酸化カリウム（ＫＯＨ）等）が含まれる。
断面図１２００に示されるように、反射性材料１０８がトレンチ１１０２中に形成される。いくつかの実施態様において、反射性材料１０８は、たとえば、銅やアルミニウム等の金属から構成される。このような実施態様において、反射性材料１０８が、気相蒸着プロセス（たとえば、ＰＶＤ、ＣＶＤ、ＰＥ−ＣＶＤ等）および／またはめっきプロセス（たとえば、電気めっきプロセスあるいは無電解めっきプロセス）により堆積される。その他の実施態様において、反射性材料１０８は、一連の蒸着プロセスにより形成される多層反射膜（たとえば、シリコンの層とルテニウムの層を交互に有する）から構成される。反射性材料をトレンチ１１０２中に形成して、トレンチ１１０２外側の反射性材料１０８の一部を除去した後、平坦化プロセスが実行される（線１２０２に沿って）。いくつかの実施態様において、平坦化プロセスには、化学機械研磨（ＣＭＰ）プロセスあるいはエッチングプロセスが含まれる。
断面図１３００に示されるように、パッシベーション層３２４が、半導体基板１０２の背面１０２ｂ上および反射性材料１０８上に形成される。いくつかの実施態様において、パッシベーション層３２４は、反射防止膜（ＡＲＣ）層から構成される。誘電材料３２６の層が、パッシベーション層３２４上に形成される。いくつかの実施態様において、誘電材料３１６の層は、酸化物を含む。いくつかの実施態様において、パッシベーション層３２４および誘電材料３２６の層が、気相蒸着プロセス（たとえば、化学気相蒸着（ＣＶＤ）、物理気相蒸着（ＰＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）等）の方法により蒸着される。いくつかの実施態様において、パッシベーション層３２４の蒸着後、および、誘電材料３２６の層の形成前、高温焼成が実行される。
その後、格子型構造４１２が、誘電材料３２６の層の上に形成される。誘電材料３２６の層の上表面に誘電体４１２ａ（たとえば、二酸化ケイ素（ＳｉＯ２））、および、誘電体４１２ａ上に金属４１２ｂを形成することにより、格子型構造４１２が形成される。蒸着プロセスを用いることにより、誘電体４１２ａが形成される。金属４１２ｂは、蒸着プロセスおよび／またはめっきプロセス（たとえば、電気メッキ、無電解めっき等）を用いて形成される。様々な実施態様において、金属４１２ｂは、たとえば、タングステン、銅あるいはアルミニウム銅から構成される。その後、誘電体４１２ａおよび金属４１２ｂは、格子型構造４１２中に開口部１３０２を規定するためにエッチングされる。
断面図１４００に示されるように、開口部１３０２が充填されて複数のカラーフィルター４１４が形成される。いくつかの実施態様において、カラーフィルター層を形成するとともに、カラーフィルター層をパターン化することにより、複数のカラーフィルター４１４が形成される。開口部１３０２の露出領域を充填するようにカラーフィルター層が形成される。カラーフィルター層は、一定範囲の波長の放射線（たとえば、光線）の伝達が可能な材料から形成され、同時に、特定波長の範囲外の光を遮断する。パターンを有するフォトレジスト層をカラーフィルター層に形成し、フォトレジスト層のパターンに従ってエッチャントをカラーフィルター層に供給し、パターン化されたフォトレジスト層を除去することにより、パターン化が実行される。いくつかの実施態様において、カラーフィルター層は、形成後、平坦化される。
複数のマイクロレンズ４１６が、複数のカラーフィルター４１４上に形成される。いくつかの実施態様において、マイクロレンズ４１６が、マイクロレンズの材料を、複数のカラーフィルター４１４（たとえば、スピンオン方法あるいは蒸着プロセスにより）に蒸着することにより形成される。曲面の上表面を有するマイクロレンズテンプレート（図示しない）が、マイクロレンズの材料上でパターン化される。いくつかの実施態様において、マイクロレンズテンプレートは、分配された露出線量で露出され（たとえば、負のフォトレジストにおいて、湾曲した底部で露出が多く、湾曲の頂部で露出が少ない）、現像およびベークされて丸い形に形成される。その後、マイクロレンズテンプレートにしたがってマイクロレンズの材料を選択的にエッチングすることにより、マイクロレンズ４１６が形成される。
図１５は、反射性材料のグローバルシャッター画素を有するＢＳＩイメージセンサーの形成方法の実施態様を示す流れ図である。方法１５００が、図５〜図１４に関連して記述されるが、方法１５００は、このような構造に制限されないものと理解され、単独で、構造に依存しない方法とすることができる。
さらに、開示される方法１５００は、一連の工程あるいは事象として説明および記述されているが、このような工程あるいは事象の説明順序は、制限された意義によって解釈されるべきではないと理解される。たとえば、いくつかの工程は、異なる順序で発生および／またはそれらの説明および／または描写以外のその他の工程あるいは事象と同時に実行される。さらに、全ての描写される工程が一つ以上の態様または実施例で実施される必要はない。さらに、一つ以上の工程は一つ以上の別々の工程および／または段階で実行することができる。
工程１５０２において、撮像素子が基板中に形成される。いくつかの実施態様において、撮像素子は、基板の正面に一つ以上の注入プロセスを実行することにより形成されたフォトダイオードを含んで構成される。図５は、工程１５０２に対応するいくつかの実施態様を示すものである。
工程１５０４において、画素レベルのメモリノードが、基板中に形成される。いくつかの実施態様において、画素レベルのメモリノードは、一つ以上の注入プロセスを、基板の正面に実行することにより形成される一つ以上のドープ領域を含んで構成される。図６は、工程１５０４に対応するいくつかの実施態様を示すものである。
工程１５０６において、一つ以上のトランジスタが、基板の正面に沿って形成される。図７および図８は、工程１５０６に対応するいくつかの実施態様を示すものである。
工程１５０８において、複数の金属相互接続層が、基板の正面に沿って配置された誘電体構造中に形成される。図９は、工程１５０８に対応するいくつかの実施態様を示すものである。
工程１５１０において、誘電体構造が、キャリア基板に接合される。図１０は、工程１５１０に対応するいくつかの実施態様を示すものである。
工程１５１２において、基板の厚さを減少させる。図１０は、工程１５１２に対応するいくつかの実施態様を示すものである。
工程１５１４において、反射性材料が、基板における画素レベルのメモリノードと基板の背面との間に形成される。いくつかの実施態様において、工程１５１４が、工程１５１６〜工程１５２０にしたがって実行される。たとえば、工程１５１６において、基板の背面が選択的にエッチングされて一つ以上のトレンチが画素レベルのメモリノード上に形成される。工程１５１８において、反射性材料が、一つ以上のトレンチ中に形成される。工程１５２０において、平坦化プロセスが実行されて、余分な反射性材料が、一つ以上のトレンチ外側から除去される。図１１および図１２は、工程１５１４に対応するいくつかの実施態様を示すものである。
工程１５２２において、パッシベーション層および誘電材料の層が、基板の背面および反射性材料上に形成される。図１３は、工程１５２２に対応するいくつかの実施態様を示すものである。
工程１５２４において、カラーフィルターが、誘電材料の層上に形成される。図１３は、工程１５２４に対応するいくつかの実施態様を示すものである。
工程１５２６において、マイクロレンズがカラーフィルター上に形成される。図１４は、工程１５２６に対応するいくつかの実施態様を示すものである。
工程１５２８において、キャリア基板が除去される。図１４は、工程１５２８に対応するいくつかの実施態様を示すものである。
これにより、本発明は、画素レベルのメモリノードの光汚染を防止するように構成された反射性材料のグローバルシャッター画素を有する背面照射（ＢＳＩ）イメージセンサーに関連する。
いくつかの実施態様において、本発明は、背面照射（ＢＳＩ）イメージセンサーに関連する。ＢＳＩイメージセンサーは、半導体基板中に配置された撮像素子と、撮像素子から横方向にオフセットする位置で半導体基板中に配置された画素レベルのメモリノードとを含んで構成される。ＢＳＩイメージセンサーは、さらに、画素レベルのメモリノードと半導体基板の背面に沿って延伸する平面との間の位置で半導体基板中に配置され、且つ、撮像素子に重なるアパーチャを有した反射性材料を含んで構成される。
その他の実施態様において、本発明は、ＢＳＩイメージセンサーに関連する。ＢＳＩイメージセンサーは、第二ドーピング型の半導体基板中に配置された第一ドーピング型の第一領域を有するフォトダイオードと、第一領域から横方向にオフセットする位置で半導体基板中に配置された第一ドーピング型の第二領域を有する画素レベルのメモリノードとを有する。ＢＳＩイメージセンサーは、さらに画素レベルのメモリノードと半導体基板の背面に沿って延伸する平面との間の位置で半導体基板中に配置された反射性材料を有する。反射性材料は、半導体基板により第一領域から分離される側壁を有する。ＢＳＩイメージセンサーは、さらに第一領域と第二領域との間の横方向の位置で半導体基板の背面と対向する半導体基板の正面に沿って配置された第一トランスファートランジスタゲートを有する。この構成において、第一領域は、図３における第一領域３０２ａに相当し、第二領域は、図３における第一領域１０６ａに相当する。第一領域と半導体基板の正面との間に配置されて第二ドーピング型を有する第三領域は、図３における第二領域３０２ｂに相当し、第二領域と半導体基板の正面との間に配置されて第二ドーピング型を有する第四領域は、図３における第二領域１０６ｂに相当する。
さらに別の実施態様において、本発明は、ＢＳＩイメージセンサーの形成方法に関連する。
本方法は、撮像素子を基板中に形成するとともに、撮像素子から横方向にオフセットする基板中の位置に画素レベルのメモリノードを形成する工程を有する。本方法は、さらに、基板の背面をエッチングして、基板により撮像素子から横方向に分離され、且つ、画素レベルのメモリノードと垂直方向に重なった一つ以上のトレンチを形成し、反射性材料を、一つ以上のトレンチ中に形成する工程を有する。
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
１００ 背面照射（ＢＳＩ）イメージセンサー、１０２ 半導体基板、１０２ｆ 正面、１０２ｂ 背面、１０３ 画素領域、１０４ 撮像素子、１０６ 画素レベルのメモリノード、１０６ａ 第一領域、１０６ｂ 第二領域、１０８ 反射材料、１０８ｓ 側壁、１０８ａ 上表面、１０８ｂ 下表面、１０８ｕ 上表面、１１０ アパーチャ、１１２ 入射放射線、２００ ＢＳＩイメージセンサー、２０１ アレイ、２０２ 複数の画素領域、２０４ａ〜２０４ｎ 複数のカラム、２０６ａ−２０６ｂ 複数のロウ、２０８ 読み出し回路、２１０ａおよび２１０ｂ 複数のアナログデジタルコンバータ（ＡＤＣ）、３００ 背面照射ＣＭＯＳ（ＢＳＩ−ＣＭＯＳ）イメージセンサー、３０１ 画素領域、３０２ フォトダイオード、３０２ａ，３０２ｂ ドープ領域、３０３ ゲート誘電層、３０４ 第一トランスファートランジスタゲート、３０５ ゲート電極、３０８ メモリトランジスタゲート、３１０ 第二トランスファートランジスタゲート、３１２ フローティング拡散ノード、３１４ リセットトランジスタゲート、３１６ ウェル領域、３１８ 隔離構造、３２０ 電荷キャリア、３２１ 経路、３０２ａ 第一領域、３０２ｂ 第二領域、３１２，３１６ ソース／ドレイン領域、３２２ 距離、３２４ パッシベーション層、３２６ 誘電材料の層、３２８ ソースフォロワトランジスタ、３３０ ロウ選択トランジスタ、４００ ＢＳＩ−ＣＭＯＳイメージセンサー、４０２ａ〜４２０ｂ 複数の画素領域、４０４ 誘電体構造、４０６ 導電コンタクト、４０８ 金属ワイヤ層、４１０ 金属ビア、４１２ 格子型構造、４１２ａ 誘電材料、４１２ｂ 覆っている金属、４１４ カラーフィルター、４１６ マイクロレンズ、５００ 断面図、５０２ 半導体基板、５０２ｆ 正面、５０２ｂ 背面、５０４ ドーパント種、５０６ 第一マスキング層、６００ 断面図、６０２ ドーパント種、６０４ 第一マスキング層、７００，８００，９００ 断面図、９０２ ＩＬＤ層、１０００ 断面図、１００２ ハンドル基板、ｔ１ 第一厚さ、ｔ２ 第二厚さ、１１００ 断面図、１１０２ トレンチ、１１０４ エッチャント、１１０６ マスキング層、１２００ 断面図、１３００ 断面図、１３０２ アパーチャ、１４００ 断面図、１５００ 方法、１５０２〜１５１４ 工程、１５２２〜１５２８ 工程。

Claims (10)

  1. 背面照射（ＢＳＩ）イメージセンサーであって、
    半導体基板中に配置された撮像素子、
    前記撮像素子から横方向にオフセットする位置で、前記半導体基板中に配置された画素レベルのメモリノード、および、
    前記画素レベルのメモリノードと前記半導体基板の背面に沿って延伸する平面との間の位置で前記半導体基板中に配置され、前記撮像素子に重なるアパーチャを有する反射性材料、
    を有することを特徴とする背面照射（ＢＳＩ）イメージセンサー。
  2. 前記反射性材料は、前記半導体基板の前記背面と同一平面である水平面を有し、
    前記反射性材料は、前記半導体基板により前記撮像素子から横方向に分離され、
    前記反射性材料は、金属あるいは多層反射膜から構成されることを特徴とする請求項１に記載のＢＳＩイメージセンサー。
  3. 前記反射性材料は、傾斜した側壁を有し、前記半導体基板の前記背面からの距離の増加に伴い、前記反射性材料の幅が減少することを特徴とする請求項１に記載のＢＳＩイメージセンサー。
  4. 前記撮像素子は、前記半導体基板とは異なる第一ドーピング型の前記半導体基板中の第一領域を有するフォトダイオードを備え、
    前記画素レベルのメモリノードは、前記第一ドーピング型の前記半導体基板中に第二領域を有することを特徴とする請求項１に記載のＢＳＩイメージセンサー。
  5. さらに、
    前記第一領域と前記第二領域との間で横方向に前記半導体基板の正面に沿って配置された第一トランスファートランジスタゲート、
    前記第二領域上で前記半導体基板の前記正面に沿って配置されたメモリトランジスタゲート、
    前記メモリトランジスタゲートと前記半導体基板中に配置されたフローティング拡散ノードとの間における横方向の位置で、前記半導体基板の前記正面に沿って配置された第二トランスファートランジスタゲート、および、
    前記半導体基板の前記背面に対向する前記半導体基板の正面に沿って設けられた誘電体構造中に配置された複数の金属相互接続層、
    を有することを特徴とする請求項４に記載のＢＳＩイメージセンサー。
  6. 背面照射（ＢＳＩ）イメージセンサーであって、
    第二ドーピング型の半導体基板中に配置された第一ドーピング型の第一領域を有するフォトダイオードと、
    前記第一領域から横方向にオフセットする位置で、前記半導体基板中に配置された前記第一ドーピング型の第二領域を有する画素レベルのメモリノードと、
    前記画素レベルのメモリノードと前記半導体基板の背面に沿って延伸する平面との間の位置で前記半導体基板中に配置され、前記半導体基板により前記第一領域から分離された側壁を有する反射性材料、および、
    前記第一領域と前記第二領域との間の横方向の位置で前記半導体基板の前記背面に対向する前記半導体基板の正面に沿って配置された第一トランスファートランジスタゲート、
    を有することを特徴とするＢＳＩイメージセンサー。
  7. さらに、
    前記第一領域と前記半導体基板の前記正面との間に配置され、前記第二ドーピング型を有する第三領域と、
    前記第二領域と前記半導体基板の前記正面との間に配置され、前記第二ドーピング型を有する第四領域と、
    を有し、
    前記第一トランスファートランジスタゲートは、前記第三領域と前記第四領域との間に横方向に配置されたことを特徴とする請求項６に記載のＢＳＩイメージセンサー。
  8. さらに、
    前記第四領域上で、前記半導体基板の前記正面に沿って配置されたメモリトランジスタゲート、および、
    前記メモリトランジスタゲートにより前記第一トランスファートランジスタゲートから横方向に分離された位置で、前記半導体基板の前記正面に沿って配置された第二トランスファートランジスタゲート、
    を有することを特徴とする請求項６に記載のＢＳＩイメージセンサー。
  9. 背面照射（ＢＳＩ）イメージセンサーの形成方法であって、
    撮像素子を基板中に形成する工程、
    画素レベルのメモリノードを、前記撮像素子から横方向にオフセットする前記基板中の位置に形成する工程、
    前記基板の背面をエッチングすることにより、前記基板により前記撮像素子から横方向に分離され、且つ、前記画素レベルのメモリノードに垂直方向に重なる一つ以上のトレンチを形成する工程、および、
    反射性材料を、前記一つ以上のトレンチ中に形成する工程、
    を有することを特徴とする方法。
  10. さらに、
    平坦化プロセスを実行して前記一つ以上のトレンチの外側の反射性材料を除去する工程と、
    複数の金属相互接続層を、前記基板の前記背面に対向する前記基板の正面に沿って配置された誘電体構造中に形成する工程と、
    を有することを特徴とする請求項９に記載の方法。
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