KR102288341B1 - 이미지 센서를 위한 딥 트렌치 격리 (dti) 구조체 상의 픽셀 디바이스 - Google Patents

이미지 센서를 위한 딥 트렌치 격리 (dti) 구조체 상의 픽셀 디바이스 Download PDF

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Abstract

본 개시는 딥 트렌치 격리(DTI) 구조체 상에 픽셀 디바이스를 가진 CMOS 이미지 센서 및 이와 연관된 형성 방법에 관한 것이다. 일부 실시형태에서, 딥 트렌치 격리(DTI) 구조체는 픽셀 영역의 주변에 배치되고, 기판의 후방 측부로부터 기판 내의 위치로 연장된다. 픽셀 디바이스는 DTI 구조체 바로 위에 놓이는 기판의 전방 측부에 배치된다. 픽셀 디바이스는 기판 내에 배치되고, DTI 구조체의 상부 표면에 도달하는 한쌍의 소스/드레인(S/D) 영역을 포함한다. DTI 구조체 바로 위에 놓인 개시된 픽셀 디바이스를 형성함으로써, 픽셀 디바이스를 위한 공간 때문에 그리고 또한 픽셀 디바이스 아래의 절연 층 때문에, 쇼트 채널 효과가 감소된다. 따라서, 더 높은 디바이스 성능이 실현될 수 있다.

Description

이미지 센서를 위한 딥 트렌치 격리 (DTI) 구조체 상의 픽셀 디바이스{PIXEL DEVICE ON DEEP TRENCH ISOLATION (DTI) STRUCTURE FOR IMAGE SENSOR}
본 출원은 그 전체가 참조에 의해 여기에 포함된 미국 가출원 No.62/736,678(2018년 9월 26일 출원)에 대한 우선권을 주장한다.
디지털 카메라 및 광학 이미징 디바이스는 이미지 센서를 채용한다. 이미지 센서는 광학 이미지를 디지털 이미지로 표현될 수 있는 디지털 데이터로 변환한다. 이미지 센서는 광을 검출하고 검출된 광의 강도(밝기)를 기록하기 위한 픽셀 어레이[또는 그리드(grid)]를 포함한다. 픽셀 어레이는 전하를 축적함으로써 광에 응답한다. 이어서, 축적된 전하는 디지털 카메라 등의 적합한 애플리케이션에서의 사용을 위해 컬러 및 밝기 신호를 제공하는데 사용된다(예컨대, 다른 회로에 의해).
본 개시는 딥 트렌치 격리(DTI) 구조체 상에 픽셀 디바이스를 가진 CMOS 이미지 센서 및 이와 연관된 형성 방법에 관한 것이다. 일부 실시형태에서, 딥 트렌치 격리(DTI) 구조체는 픽셀 영역의 주변에 배치되고, 기판의 후방 측부로부터 기판 내의 위치로 연장된다. 픽셀 디바이스는 DTI 구조체 바로 위에 놓이는 기판의 전방 측부에 배치된다. 픽셀 디바이스는 기판 내에 배치되고, DTI 구조체의 상부 표면에 도달하는 한쌍의 소스/드레인(S/D) 영역을 포함한다. DTI 구조체 바로 위에 놓인 개시된 픽셀 디바이스를 형성함으로써, 픽셀 디바이스를 위한 공간 때문에 그리고 또한 픽셀 디바이스 아래의 절연 층 때문에, 쇼트 채널 효과가 감소된다. 따라서, 더 높은 디바이스 성능이 실현될 수 있다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 딥 트렌치 격리(DTI) 구조체 상에 픽셀 디바이스를 가진 CMOS(complementary metal-oxide-semiconductor) 이미지 센서의 일부 실시형태의 상면도를 도시한다.
도 2는 DTI 구조체 상에 픽셀 디바이스를 가진 CMOS 이미지 센서의 일부 실시형태의 단면도(예를 들어, 도 1의 라인 A-A'를 따름)를 도시한다.
도 3a는 DTI 구조체 상에 픽셀 디바이스를 포함하는 CMOS 이미지 센서의 일부 실시형태의 단면도(예를 들어, 도 1의 라인 B-B'를 따름)를 도시한다.
도 3b는 DTI 구조체 상에 픽셀 디바이스를 포함하는 CMOS 이미지 센서의 일부 대체 실시형태의 단면도(예를 들어, 도 1의 라인 B-B'를 따름)를 도시한다.
도 4a는 DTI 구조체 상에 픽셀 디바이스를 포함하는 CMOS 이미지 센서의 일부 실시형태의 단면도(예를 들어, 도 1의 라인 C-C'를 따름)를 도시한다.
도 4b는 DTI 구조체 상에 픽셀 디바이스를 포함하는 CMOS 이미지 센서의 일부 대체 실시형태의 단면도(예를 들어, 도 1의 라인 C-C'를 따름)를 도시한다.
도 5는 DTI 구조체 상에 픽셀 디바이스를 포함하는 CMOS 이미지 센서의 일부 실시형태의 단면도(예를 들어, 도 1의 라인 D-D'를 따름)를 도시한다.
도 6a는 DTI 구조체 상에 픽셀 디바이스를 가진 이미지 센서를 포함하는 집적 칩의 일부 실시형태의 단면도를 도시한다.
도 6b는 DTI 구조체 상에 픽셀 디바이스를 가진 이미지 센서를 포함하는 집적 칩의 일부 추가 실시형태의 단면도를 도시한다.
도 7은 일부 실시형태에 따른 이미지 센서의 고아센서의 일부 실시형태의 회로 다이어그램을 도시한다.
도 8 내지 도 20은 DTI 구조체 상에 픽셀 디바이스를 가진 CMOS 이미지 센서를 형성하는 방법을 나타낸 단면도 및/또는 상면도의 일부 실시형태를 도시한다.
도 21은 DTI 구조체 상에 픽셀 디바이스를 가진 CMOS 이미지 센서를 형성하는 방법의 일부 실시형태의 플로우 다이어그램을 도시한다.
도 22는 트렌치 격리 구조체 상에 픽셀 디바이스를 가진 CMOS(complementary metal-oxide-semiconductor) 이미지 센서의 일부 대체 실시형태의 상면도를 도시한다.
도 23은 트렌치 격리 구조체 상에 픽셀 디바이스를 가진 CMOS 이미지 센서의 일부 대체 실시형태의 단면도(예를 들어, 도 22의 라인 A-A'를 따름)를 도시한다.
이하의 설명은 제공된 본 발명의 주제(subject matter)의 상이한 피쳐를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 도시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
픽셀 어레이를 가진 이미지 센서에 대하여, 유전체 트렌치들은, 이미지 센서 픽셀들을 격리시키고, 이웃하는 픽셀들 사이의 전기적 및 광학적 격리를 향상시키고, 블루밍 및 크로스토크를 감소시키기 위한, 격리 구조체로서 제조된다. 픽셀 디바이스는 일반적으로 경계 격리 구조체 내부의 픽셀 영역 내에 배열된다. 흔히, 제조 비용 절감, 디바이스 집적 밀도 향상, 고속화, 및 성능 향상을 위해 디바이스 구조(device geometry)를 스케일링 다운(scaling down)하여 IC(Integrated Circuit) 기술을 개선하고 있다. 그러나, 디바이스 스케일링로 인해, 이미지 센서의 센싱 픽셀은 더 작은 치수를 갖고, 서로 더 가까워지고, 이에 따라 픽셀 디바이스의 공간(room)이 더 제한된다. 게이트 길이가 더 작은 픽셀 디바이스는, 심각한 쇼트 채널 효과 및 노이즈 레벨과 같은 저하된 성능을 가질 수 있다.
본 개시는 딥 트렌치 격리(DTI) 구조체 위에 놓인 픽셀 디바이스를 포함하는 CMOS 이미지 센서 및 이와 연관된 형성 방법에 관한 것이다. 일부 실시형태에서, CMOS 이미지 센서는 기판 내에 배치된 픽셀 영역을 갖는다. 픽셀 영역은 방사선을 전기 신호로 변환하도록 구성된 P-N 접합 포토다이오드를 갖는다. 기판의 픽셀 영역 내에 배치된 딥 트렌치 격리(DTI) 구조체는 기판의 후방 측부로부터 기판 내의 위치로 연장된다. 픽셀 디바이스는 DTI 구조체 바로 위에 놓이는 기판의 전방 측부에 배치된다. 픽셀 디바이스는 기판 위에 배치된 게이트 전극 및 기판 내에 배치되고 DTI 구조체의 상부 표면 상에 도달하는 한쌍의 소스/드레인(S/D) 영역을 포함한다. 격리 구조체에 의해 둘러싸인 영역 내부에 픽셀 디바이스가 배열될 수 있는 이전 접근법에 비하여, 픽셀 디바이스의 공간이 확장되고, 이에 따라 더 큰 픽셀 디바이스가 센싱 픽셀 내에 배열될 수 있어서, 쇼트 채널 효과 및 노이즈 레벨이 향상될 수 있다. 또한, 픽셀 디바이스는, SOI(substrate on insulator) 디바이스 구조체가 실현되도록, DTI 구조체 바로 위에 배열된다. 픽셀 디바이스 아래의 절연체로서 작용하는 DTI 구조체로 인해, 쇼트 채널 효과는 더욱 개선 될 수 있고, 전력 소비는 더욱 낮아질 수 있고, 노이즈 레벨은 SOI 디바이스의 이점으로서 추가로 개선될 수 있다.
도 1은 CMOS 이미지 센서(100)의 센싱 픽셀(103)의 상면도를 도시한다. 용어 "픽셀"은 전자기 방사선(electromagnetic radiation)을 전기 신호로 변환하는 피쳐(features)(예컨대, 다양한 반도체 디바이스를 포함할 수 있는 포토디텍터 및 다양한 회로)를 갖는 단위 셀(unit cell)을 의미한다. 도시된 실시형태에서, 각 픽셀은 광(방사선)의 강도 또는 밝기를 기록하는 포토게이트 타입 포토디텍터(photogate-type photodetector) 등의 포토디텍터를 포함할 수 있다. 각 픽셀은 트랜스퍼 트랜지스터, 리셋 트랜지스터, 소스-폴로워 트랜지스터, 셀렉트 트랜지스터, 다른 적합한 트랜지스터, 또는 이것들의 조합을 포함하는 여러가지 트랜지스터 등의 다양한 반도체 디바이스를 포함할 수도 있다. 픽셀에 오퍼레이팅 환경(operating environment)를 제공하고 픽셀과의 외부 통신을 지원하기 위해 추가 회로, 입력, 및/또는 출력이 픽셀 어레이에 연결될 수 있다. 예컨대, 픽셀 어레이는 판독 회로 및/또는 제어 회로와 연결될 수 있다. 실시예로서, 센싱 픽셀(103)은 약 0.5 ?m 내지 약 10 ?m 범위의 사이즈를 가질 수 있다. 달리 언급되지 않는다면, 이후의 치수 예들은 모두 이러한 픽셀 사이즈에 기초한다.
일부 실시형태에서, 센싱 픽셀(103)은 기판(102) 내에 배치된 P-N 접합 포토다이오드 도핑 컬럼(110)을 포함한다. 플로팅 확산 웰(142)은 P-N 접합 포토다이오드 도핑 컬럼(110)과 별도로 기판(102) 내에 배치된다. 플로팅 확산 웰(142)과 P-N 접합 포토다이오드 도핑 컬럼(110) 사이의 기판(102) 위에 전송 게이트 전극(116)이 배치된다. P-N 접합 포토다이오드 도핑 컬럼(110)과 기판(102)은 서로 접촉하여 P-N 접합 포토다이오드(104)를 형성한다(도 5 참조). 일부 실시형태에서, 포토다이오드 서라운딩 웰 노드(143)는 플로팅 확산 웰(142)과는 반대편에 있는 P-N 접합 포토다이오드 도핑 컬럼(110)의 상부 부분 상에 배치된다. 센싱 픽셀(103)의 주변 영역에서, P-N 접합 포토다이오드 도핑 컬럼(110)과 플로팅 확산 웰(142)을 둘러싸고 제1 STI(shallow trench isolation) 구조체(112)가 배치된다. 제2 STI 구조체(114)는 제1 STI 구조체(112)의 외측 주변에 배치된다. 픽셀 디바이스(148)는 제1 STI 구조체(112)와 제2 STI 구조체(114) 사이에 배치된다. 픽셀 디바이스(148)는 소스 폴로워 트랜지스터(134), 리셋 트랜지스터(136), 또는 행 선택 트랜지스터(140)가 될 수 있고, 각각 기판(102) 위에 배치된 게이트 전극(150), 및 기판(102) 내에 배치된 한쌍의 소스/드레인(S/D) 영역(130)을 포함할 수 있다. 픽셀 디바이스(148)는 제1 STI 구조체(112)의 최외측 측벽과 접촉하는 S/D 영역(130)의 최내측 측벽 및 제2 STI 구조체(114)의 최내측 측벽과 접촉하는 S/D 영역(130)의 최외측 측벽을 가질 수 있다. 일부 실시형태에서, 픽셀 디바이스 웰 노드(145)는 제1 STI 구조체(112)와 제2 STI 구조체(114) 사이에 배치된다. 픽셀 디바이스 웰 노드(145)는 제1 STI 구조체(112)의 최외측 측벽 및 제2 STI 구조체(114)의 최내측 측벽과 접촉할 수 있다. 딥 트렌치 격리(DTI) 구조체(111)는 픽셀 디바이스(148) 바로 아래에서 제1 STI 구조체(112)와 제2 STI 구조체(114) 사이에 배치된다. 실시예로서, 제1 STI 구조체(112)와 제2 STI 구조체(114)는 각각 약 50 nm 내지 약 200 nm 범위의 폭을 가질 수 있다. DTI 구조체(111)는 약 100 nm 내지 약 500 nm 범위의 폭을 가질 수 있다. 일부 실시형태에서, DTI 구조체(111) 또는 STI 구조체(112, 114)는 알루미늄 산화물(AlO), 탄탈 산화물(TaO), 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 알루미늄 산화물(HfAlO), 또는 하프늄 탄탈 산화물(HfTaO), 또는 이들의 조합 등의 산화물, 질화물, 하이 k 유전체 물질을 포함할 수 있다.
도 2는 딥 트렌치 격리(DTI) 구조체(111) 상에 배치된 픽셀 디바이스(148)을 구비한 CMOS 이미지 센서의 일부 실시형태의 단면도(200)를 도시한다. 도 2는 도 1의 라인 B-B'를 따른 단면도로서 설명되지만, 도 2에 도시된 일부 피쳐들은 독립적일 수 있고, 이에 따라 도 1에 도시된 피쳐들에 의해 한정되지 않는다. 도 2에 도시된 바와 같이, CMOS 이미지 센서는 전방 측부(122) 및 후방 측부(124)를 갖는 기판(102)을 포함한다. 다수의 실시형태에서, 기판(102)은, 반도체 웨이퍼 또는 하나 이상의 웨이퍼 상의 다이(die on wafer) 등의 임의의 타입의 반도체 바디(body)(예컨대, 실리콘/CMOS 벌크, SiGe, SOI 등)뿐만 아니라 임의의 다른 타입의 반도체 및/또는 그 위에 형성된 그리고/또는 그와 연관된 에피택셜 층을 포함할 수 있다. 실시예로서, 기판(102)은 약 2 ?m 내지 약 10 ?m 범위의 깊이를 가질 수 있다. 기판(102)은, 도 1에 도시된 센싱 픽셀(103)과 같은 행 및/또는 열을 포함하는 어레이로 기판(102) 내에 배열될 수 있는 픽셀 영역을 포함한다. 딥 트렌치 격리(DTI) 구조체(111)는, 기판(102) 내에 배치되고, 후방 측부(124)로부터 기판(102) 내의 위치로 연장된다. DTI 구조체(111)는 STI 구조체(112 및 114) 사이에 배치된다. 도 1에 도시된 바와 같이, 일부 실시형태에서, DTI 구조체(111)의 양 측 상의 STI 구조체(112 및 114)는 연속된 직사각형 링이 될 수 있다. 실시예로서, STI 구조체(112 및 114)는 각각 약 50 nm 내지 약 500 nm 범위의 깊이를 가질 수 있다. DTI 구조체(111)는 약 2 ?m 내지 약 10 ?m 범위의 깊이를 가질 수 있다. 일부 실시형태에서, DTI 구조체(111)는 유전체 충전 층(예를 들어, 산화물 층)을 포함한다. 픽셀 디바이스(148)는 DTI 구조체(111) 바로 위에 놓이는 기판(102)의 전방 측부(122)에 배치된다. 픽셀 디바이스(148)는 기판 위에 배치된 게이트 전극(150) 및 기판(102) 내에 배치된 한쌍의 소스/드레인(S/D) 영역(130)을 포함한다. 일부 실시형태에서, S/D 영역(130)은 DTI 구조체(111)의 상부 표면(111s)에 도달한다.
도 3a 및 도 4a는 DTI 구조체 상에 픽셀 디바이스를 포함하는 CMOS 이미지 센서의 일부 실시형태의 단면도(300a, 400a)를 도시한다. 실시예로서, 도 3a의 단면도(300a)는 도 1에 도시된 라인 B-B'를 따를 수 있고, 도 4a의 단면도(400a)는 도 1에 도시된 라인 C-C'를 따를 수 있다. 도 3a 및 도 4a에 도시된 바와 같이, 일부 실시형태에서, CMOS 이미지 센서는 제1 STI 구조체(112)와 제2 STI 구조체(114) 사이 그리고 DTI 구조체(111) 바로 위에 배치된 픽셀 디바이스(148)의 S/D 영역(130)을 포함할 수 있다. 픽셀 디바이스(148)의 S/D 영역(130)은 제1 STI 구조체(112)의 하부 표면(112s) 및 제2 STI 구조체(114)의 하부 표면(114s)보다 높은 기판(102)의 위치에 위치하는 하부 표면(130s)을 가질 수 있다. 도 3b 및 도 4b는 도 3a 및 도 4a에 도시된 CMOS 이미지 센서의 일부 대체 실시형태의 단면도(300b, 400b)를 도시한다. 실시예로서, 도 3b의 단면도(300b)는 도 1에 도시된 라인 B-B'를 따를 수 있고, 도 4b의 단면도(400b)는 도 1에 도시된 라인 C-C'를 따를 수 있다. 도 3b 및 도 4b에 도시된 바와 같이, 일부 실시형태에서, CMOS 이미지 센서는 제1 STI 구조체(112)와 제2 STI 구조체(114) 사이에 배치된 픽셀 디바이스(148)의 S/D 영역(130)을 포함할 수 있다. 픽셀 디바이스(148)의 S/D 영역(130)은 제1 STI 구조체(112)의 하부 표면(112s) 및 제2 STI 구조체(114)의 하부 표면(114s), 및/또는 DTI 구조체(111)의 상부 표면(111s)과 수평으로 정렬된(aligned) 하부 표면(130s)을 가질 수 있다.
도 5는 DTI 구조체 상에 픽셀 디바이스를 포함하는 CMOS 이미지 센서의 일부 실시형태의 단면도(예를 들어, 도 1의 라인 D-D'를 따름)를 도시한다. 도 5에 도시된 바와 같이, 센싱 픽셀(103)은 기판(102) 내에 배치된 P-N 접합 포토다이오드 도핑 컬럼(110)을 포함한다. 일부 실시형태에서, 기판(102)은, P-N 접합 포토다이오드 도핑 컬럼(110)의 제1 도핑 타입(예를 들어, p 타입 도핑)과 상이한 제2 도핑 타입(예를 들어, n 타입 도핑)을 갖고, 후방 측부로부터 기판에 입사되는 방사선을 전기 신호로 변환하도록 구성된 P-N 접합 포토다이오드(104)를 형성하기 위해 P-N 접합 포토다이오드 도핑 컬럼(110)과 접촉한다. 기판(102)은 P-N 접합 포토다이오드 도핑 컬럼(110)에 대한 접촉 영역에 P-N 접합 포토다이오드 도핑 웰을 형성하기 위해 국소적으로 도핑될 수 있다. 예를 들어, P-N 접합 포토다이오드 도핑 웰은 약 1014/㎤ 내지 약 1018/㎤ 범위의 도핑 농도를 가질 수 있고, 기판(102)의 다른 영역의 에피택셜 도핑 농도는 약 1013/㎤ 내지 약 1015/㎤ 범위가 될 수 있다. P-N 접합 포토다이오드 도핑 컬럼(110)은 약 1014/㎤ 내지 약 1018/㎤ 범위의 도핑 농도를 가질 수 있다. 피닝 도핑 층(pinning doped layer)(132)은 P-N 접합 포토다이오드 도핑 컬럼(110) 상에 배치될 수 있다. 피닝 도핑 층(132)은 기판(102)의 전방 측부(122)를 따라 연장된다. 피닝 도핑 층(132)은 P-N 접합 포토다이오드 도핑 컬럼(110)의 측방 표면과 접촉할 수 있고, P-N 접합 포토다이오드 도핑 컬럼(110)에 대한 피닝된 주입 층으로서 기능한다. 피닝 도핑 층(132)은 고농도 도핑될 수 있다(예를 들어, 밀리옴/cm의 범위로 낮아진 저항율을 가짐). 일부 실시형태에서, 기판(102)의 전방 측부(122)로부터의 포토다이오드 서라운딩 웰 노드(143)는 P-N 접합 포토다이오드 도핑 컬럼(110) 또는 피닝 도핑 층(132) 내에 배치될 수 있다. 포토다이오드 서라운딩 웰 노드(143)는, 고농도로 도핑될 수 있고, 약 1015/㎤ 내지 약 1018/㎤ 범위의 도핑 농도를 가질 수 있다.
일부 실시형태에서, 플로팅 확산 웰(142)은 기판(102)의 전방 측부(122)로부터 기판(102) 내위 위치로 배치된다. 전송 게이트 전극(116)은 P-N 접합 포토다이오드(104)와 플로팅 확산 웰(142) 사이의 측방으로의 위치에 기판(102)의 전방 측부(122) 상에 배열된다. 동작 중에, 전송 게이트 전극(116)은 P-N 접합 포토다이오드(104)로부터 플로팅 확산 웰(142)로의 전하 이동을 제어한다. 플로팅 확산 웰(142) 내에서 전하 레벨이 충분히 높으면, 소스 폴로워 트랜지스터(134)가 활성화되고 어드레싱에 사용되는 행 선택 트랜지스터(도 1 참조)의 동작에 따라 전하가 선택적으로 출력된다. 리셋 트랜지스터(136)는 노광 기간 사이에 P-N 접합 포토다이오드(104)를 리셋하는데 사용될 수 있다. 이미지 센싱 픽셀의 예시적 회로 다이어그램은 도 7을 참조할 수 있고 아래의 설명과 연관될 수 있다.
DTI 구조체(111)는 P-N 접합 포토다이오드(104)의 주변 영역에 배치되고 기판(102)의 후방 측부(124)로부터 기판(102) 내의 위치로 연장된다. 제1 STI(Shallow Trench Isolation) 구조체(112)는 기판(102)의 전방 측부(122)로부터 DTI 구조체(111)의 내부 주변부에 배치된다. 제2 STI 구조체(114)는 전방 측부(122)로부터 DTI 구조체(111)의 외부 주변부에 배치된다. DTI 구조체(112) 및 STI 구조체(114)는 집합적으로, 센싱 픽셀(103) 중의 크로스토크 및 블루밍을 감소시킬 수 있도록, 센싱 픽셀(103)에 대한 격리부로서 기능한다.
픽셀 디바이스(148)는 DTI 구조체(111) 바로 위에 놓이는 기판(102)의 전방 측부(122)에 배치된다. 픽셀 디바이스(148)는 기판 위에 배치된 게이트 전극(150) 및 기판(102) 내에 배치된 한쌍의 소스/드레인(S/D) 영역(130)을 포함한다. 픽셀 디바이스(148)는 제1 STI 구조체(112)와 제2 STI 구조체(114) 사이에 배치된다. 일부 실시형태에서, 픽셀 디바이스(148)의 게이트 전극(150)은 DTI 구조체(111)와 수직으로 정렬된다(예를 들어, 공통 중심 라인(126)을 공유함).
도 22 및 도 23은 각각 도 1 내지 도 5에 도시된 실시형태에 대한 대안적 일부 실시형태에 따른 CMOS 이미지 센서(2200)의 센싱 픽셀(103)의 상면도 및 단면도를 도시한다. CMOS 이미지 센서(2200)는, 센싱 픽셀(103)의 주변 영역에 제1 STI 구조체(112) 및 제2 STI 구조체(114)를 대체하여 제1 트렌치 격리 구조체[예를 들어, 도면에 도시된 딥 트렌치 격리(DTI) 구조체(111)] 위에 연속 트렌치 격리 구조체(113)가 배치될 수 있는 것을 제외하고, 도 1 내지 도 5에 도시된 CMOS 이미지 센서(100)와 유사한 피쳐들을 가질 수 있다. 픽셀 디바이스(148)는 연속 트렌치 격리 구조체(113)의 상부 부분에서 개구 내에 배치될 수 있다. 일부 실시형태에서, 개구는 픽셀 디바이스(148)와 동일 사이즈를 갖는다. 픽셀 디바이스(148)는 연속 트렌치 격리 구조체(113)의 측벽과 접촉하는 측벽을 가질 수 있다. 딥 트렌치 격리(DTI) 구조체(111)는 픽셀 디바이스(148) 바로 아래에서 연속 트렌치 격리 구조체(113) 아래에 배치된다. 실시예로서, 연속 트렌치 격리 구조체(113)는 약 100 nm 내지 약 500 nm 범위의 폭을 가질 수 있다. 도 23은 도 22의 라인 A-A'를 따른 단면도(200)를 도시할 수 있다. 라인 B-B', C-C', D-D' 등의 다른 방향을 따른 단면도는, 연속 트렌치 격리 구조체(113)에 의해 대체된 제1 STI 구조체(112) 및 제2 STI 구조체(114)를 가진 도 3a 내지 도 5를 합리적으로 참조할 수 있다. 도 23에 도시된 일부 피쳐들도 독립적일 수 있고, 이에 따라 도 22에 도시된 피쳐들에 의해 한정되지 않는다. 후술하는 실시형태는 도 22 및 도 23에 도시된 피쳐들과 통합될 수 있다.
도 6a에 도시된 바와 같이, 일부 실시형태에서, 복수의 컬러 필터(144)가 기판(102)의 후방 측부(124) 위에 배열된다. 복수의 컬러 필터(144)는 각각 입사 방사선 또는 입사광(120)의 특정 파장을 투과시키도록 구성된다. 예를 들어, 제1 컬러 필터(예를 들어, 적색 필터)는 제1 범위 내의 파장을 가진 광을 투과시킬 수 있고, 제2 컬러 필터는 제1 범위와 상이한 제2 범위 내의 파장을 가진 광을 투과시킬 수 있다. 일부 실시형태에서, 복수의 컬러 필터(144)는 기판(102) 위에 놓인 그리드 구조체 내에 배열될 수 있다. 일부 실시형태에서, 그리드 구조체는 유전체 물질을 포함할 수 있다. 일부 실시형태에서, 반사 방지 층(602)은 컬러 필터(144)와 기판(102) 사이에 배치된다. 일부 실시형태에서, 반사 방치 층(602)는 알루미늄 산화물(AlO), 탄탈 산화물(TaO), 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 알루미늄 산화물(HfAlO), 또는 하프늄 탄탈 산화물(HfTaO), 또는 이들의 조합 등의 산화물, 질화물, 하이 k 유전체 물질을 포함할 수 있다. 복수의 마이크로 렌즈(118)는 복수의 컬러 필터(144) 위에 배열될 수 있다. 각각의 마이크로 렌즈(118)는 컬러 필터(144)와 정렬되고, 센싱 픽셀(103) 위에 놓인다. 일부 실시형태에서, 복수의 마이크로 렌즈(118)는 복수의 컬러 필터(144)에 인접한 실질적으로 평탄한 하부 표면 및 만곡된 상부 표면을 갖는다. 만곡된 상부 표면은 입사 방사선 또는 입사광(120)을 집광하도록 구성된다(예를 들어, 광이 아래 놓인 센싱 픽셀(103)을 향함). CMOS 이미지 센서의 동작 중에, 입사 방사선 또는 입사광(120)은 마이크로 렌즈(118)에 의해 아래 놓인 센싱 픽셀(103)로 집광된다. 충분한 에너지의 입사 방사선 또는 입사광이 P-N 접합 포토다이오드 (104)에 충돌할 때, 그것은 광전류를 생성하는 전자-정공 쌍을 생성한다. 특히, 마이크로 렌즈(118)가 도 6a의 이미지 센서 상에 고정되는 것으로 도시되어 있지만, 이미지 센서는 마이크로 렌즈를 포함하지 않을 수 있고, 마이크로 렌즈는 개별 제조 활동에서 나중에 이미지 센서에 부착될 수 있다.
일부 실시형태에서, BEOL(back-end-of-the-line) 금속 배선 스택(metallization stack)은 기판(102)의 전방 측부(122) 상에 배열될 수 있다. BEOL 금속 배선 스택은 하나 이상의 ILD(inter-level dielectric) 층(106) 내에 내열된 복수의 금속 상호접속 층을 포함한다. ILD 층(106)은 하나 이상의 로우 k 유전체 층(즉, 약 3.9 미만의 유전 상수를 가진 유전체), 울트라 로우 k 유전체 층, 또는 산화물(예를 들어, 실리콘 산화물)을 포함할 수 있다. 도전성 콘택트(1602)은 ILD 층(106) 내에 배열된다. 도전성 콘택트(1602)는 전송 게이트 전극(116) 및 플로팅 확산 웰(142)로부터 하나 이상의 금속 배선 층(1604)으로 연장된다. 다수의 실시형태에서, 도전성 콘택트(1602)는 예를 들어 구리 또는 텅스텐과 같은 도전성 금속을 포함할 수 있다. 일부 실시형태에서, 캐리어 기판(146)은 ILD 층(106)을 통해 기판(102)의 전방 측부에 부착 또는 본딩된다. 캐리어 기판(146)은 이미지 센서 회로를 지원, 보조, 또는 집합적으로 기능하는 핸들링 웨이퍼, ASIC 회로, 다른 센싱 회로, 또는 임의의 적용 가능한 구조체가 될 수 있다.
도 6b는 DTI 구조체(111) 위에 놓인 픽셀 디바이스를 포함하는 CMOS 이미지 센서의 일부 추가 실시형태의 단면도를 도시한다. 전술되고 도 6a에 도시된 유사한 피쳐들 외에, 일부 실시형태에서, 도 6b에 도시된 바와 같이, 반사 방지층(602)은, 입사광이 픽셀 영역에 더 잘 집광될 수 있도록, P-N 접합 포토다이오드 도핑 컬럼(110)에 근접한 비평탄 하부 표면을 가질 수 있다. 이에 따라, 센싱 픽셀 간의 크로스토크가 향상될 수 있다. 일부 다른 실시형태에서, 도전성 컬럼(604)은 DTI 구조체(111)의 중심 영역에 배치될 수 있다. 후방 측부 콘택트(606)는 반사 방지층(602)을 통해 기판(102)의 후방 측부(124)에 배치될 수 있다. 도전성 컬럼(604)은 픽셀 디바이스(148)의 소스/드레인(S/D) 영역(130)을 후방 측부 콘택트(606)에 전기적으로 접속시킬 수 있다. 또한 일부 다른 실시형태에서, 픽셀 디바이스(148)의 소스/드레인(S/D) 영역(130)은 소스/드레인(S/D) 영역(130)의 상부 영역에 위치된 실리사이드 층(608)을 포함할 수 있다. 따라서, 낮은 실리사이드 S/D 저항성 및 낮은 기생 용량으로 인해 높은 프레임 레이트가 실현될 수 있다. 일부 실시형태에서, 실리사이드 층(608)은 코발트, 니켈, 백금, 텅스텐, 몰리브덴, 티타늄, 또는 이들의 조합을 포함할 수 있다. 또한 일부 다른 실시형태에서, 전송 게이트 전극(610)은 P-N 접합 포토다이오드(104) 및 플로팅 확산 웰(142) 사이의 측방으로의 위치에서 기판(102)의 전방 측부(122) 상에 배열되고, 게이트 유전체(612)에 의해 기판(102)으로부터 분리된다. 전송 게이트 전극(610) 및 게이트 유전체(612)는 기판(102) 내의 위치로 연장된다. 전송 게이트 전극(610)은 폴리 실리콘 또는 금속으로 만들어질 수 있다. 실시예로서, 전송 게이트 전극(610)의 수직 전송 깊이(h)는 약 0.1 ?m 내지 약 0.6 ?m 범위가 될 수 있다. 일부 실시형태에서, S/D 영역(130)은 픽셀 디바이스(148)의 게이트 전극(150) 아래의 얇은 채널 두께를 가질 수 있다. 예를 들어, 픽셀 디바이스(148)의 채널 두께는 약 5 nm 내지 약 50 nm 범위가 될 수 있다. 따라서, 픽셀 디바이스(148)의 채널 영역은 동작 중에 완전히 공핍되거나 또는 적어도 부분적으로 공핍될 수 있다.
도 7을 참조하면, 도 1의 이미지 센서(100) 또는 전술한 이미지 센서의 다른 실시형태와 같은 픽셀 센서(700)의 일부 실시형태의 회로 다이어그램이 제공된다. 픽셀 센서(700)는, 기판(102)을 가진 P-N 접합 포토다이오드(104) 또는 기판(102)을 가진 도핑 웰로서 구현될 수 있는 P-N 접합 포토다이오드 도핑 컬럼(110)을 포함한다. 입사광(충분한 에너지의 광자를 포함함)이 P-N 접합 포토다이오드(104)에 충돌할 때, 전자-정공 쌍이 생성된다. 접합부의 공핍 영역 또는 그로부터의 하나의 확산 길이에서 흡수가 발생하면, 이 전자-정공 쌍의 캐리어는 공핍 영역의 내장 전계(built-in electric field)에 의해 접합부로부터 스위핑된다(swept). 따라서, 정공은 P-N 접합 포토다이오드(104)의 애노드 영역을 향해 이동하고, 전자는 P-N 접합 포토다이오드(104)의 캐소드 영역을 향해 이동하여, 광전류가 생성된다. P-N 접합 포토다이오드(104)를 통한 전체 전류는 암전류(광이 없는 경우에 생성되는 전류)와 광전류의 합이다. P-N 접합 포토다이오드(104)는 전송 게이트 전극(116)에 의해 플로팅 확산 웰(142)에 전기적으로 접속된다. P-N 접합 포토다이오드(104)의 다른 단부(end)는 포토다이오드 서라운딩 웰 노드(143)에 접속될 수 있다. 전송 게이트 전극(116)은 P-N 접합 포토다이오드(104)로부터 플로팅 확산 웰(142)로 전하를 선택적으로 전송한다. 리셋 트랜지스터(136)는 플로팅 확산 웰(142)에서 전하를 선택적으로 소거하기 위해 DC 전압 공급 단자(Vdd)와 플로팅 확산 웰(142) 사이에 전기적으로 접속된다. 소스 폴로워 트랜지스터(134)는, 플로팅 확산 웰(142)에서의 전하 레벨이 전하를 제거하지 않고 관찰될 수 있도록, Vdd와 출력(Vout) 사이에 전기적으로 접속되고 플로팅 확산 웰(142)에 의해 게이트 제어된다(gated). 행 선택 트랜지스터(140)는, 플로팅 확산 웰(142)에서의 전하에 비례하는 전압을 선택적으로 출력하기 위해, 소스 폴로워 트랜지스터(134)와 출력(Vout) 사이에 전기적으로 접속된다. 전류 소스는 행 선택 트랜지스터(140)와 출력(Vout) 사이에 접속될 수 있다.
사용 중에, 픽셀 센서(700)는 미리 결정된 집적 기간동안 광학 이미지에 노출된다. 이 기간 동안, 픽셀 센서는 광 강도에 비례하는 전하를 축적함으로써 P-N 접합 포토 다이오드(104)에 입사되는 광의 강도를 기록한다. 미리 결정된 집적 기간 후에, 축적된 전하량이 판독된다. 일부 실시형태에서, P-N 접합 포토다이오드(104)에 축적된 전하의 양은, 플로팅 확산 웰(142)에 저장된 전하를 소거하기 위해 리셋 트랜지스터(136)를 순간적으로 활성화시킴으로써 판독된다. 그 이후에, 행 선택 트랜지스터(140)가 활성화되고, P-N 접합 포토다이오드(104)의 축적된 전하가 미리 결정된 전송 기간동안 전송 게이트 전극(116)을 활성화시킴으로써 플로팅 확산 웰(142)로 전송된다. 미리 결정된 전송 기간 동안, 출력(Vout)에서의 전압이 모니터링된다. 전하가 전송됨에 따라, 출력(Vout)에서의 전압이 변동되며, 통상적으로 감소된다. 미리 결정된 전송 기간 후에, 출력(Vout)에서 관찰된 전압에서의 전하는 P-N 접합 포토다이오드(104)에 기록된 광의 강도에 비례한다.
도 8 내지 도 20은 딥 트렌치 격리(DTI) 구조체 상에 픽셀 디바이스를 가진 CMOS 이미지 센서를 형성하는 방법을 나타낸 상면도 및/또는 단면도의 일부 실시형태를 도시한다.
도 8의 상면도(800) 및 도 9의 단면도(900)에 도시된 바와 같이, 기판(102)이 제공된다. 다수의 실시형태에서, 기판(102)은, 반도체 웨이퍼 또는 하나 이상의 웨이퍼 상의 다이(die on wafer) 등의 임의의 타입의 반도체 바디(body)(예컨대, 실리콘/CMOS 벌크, SiGe, SOI 등)뿐만 아니라 임의의 다른 타입의 반도체 및/또는 그 위에 형성된 그리고/또는 그와 연관된 에피택셜 층을 포함할 수 있다. 기판(102)은, 약 1013/㎤ 내지 약 1015/㎤ 범위의 농도로 도핑되는 제1 도핑 타입(예를 들어, p 타입)을 가진 에피택셜 층을 형성하는 것을 포함하여 준비될 수 있다. 약 1014/㎤ 내지 약 1018/㎤ 범위의 도핑 농도를 가진 제1 도핑 타입(예를 들어, p 타입)을 가진 도핑 웰은 형성될 P-N 접합 포토다이오드의 제1 영역으로서 에피택셜 층 내에 형성될 수 있다. 이어서, 제1 얕은 트렌치 격리(STI) 구조체(112) 및 제2 STI 구조체(114)는 기판(102)의 전방 측부(122)로부터 형성된다. 제1 STI 구조체(112) 및 제2 STI 구조체(114)는, CMOS 이미지 센서의 센싱 픽셀의 주변 영역에 서로 분리되는 제1 얕은 트렌치 링 및 제2 얕은 트렌치 링을 형성하기 위한 에칭 프로세스를 수행함으로써 형성될 수 있다. 이어서, 유전체 층은 제1 얕은 트렌치 링 및 제2 얕은 트렌치 링 내에 그리고 기판(102) 위에 충전되고, 기판(102)의 상부 표면을 에칭하고 노출시키기 위한 에치 백 프로세스가 후속된다.
도 10의 상면도(1000) 및 도 11의 단면도(1100)에 도시된 바와 같이, 제1 STI 구조체(112) 및 제2 STI 구조체(114)의 중심 영역에서 기판(102)의 전방 측부(122) 내에 P-N 접합 포토다이오드 도핑 컬럼(110)을 포함하는 도핑 영역을 형성하기 위해, 기판(102)에 제1 도펀트가 주입된다. 일부 실시형태에서, 제1 도펀트는 기판(102)의 전방 측부(122)로 주입되는 제2 도핑 타입(예를 들어, 인 등의 n 타입 도펀트)을 포함할 수 있다. P-N 접합 포토다이오드 도핑 컬럼(110)은, P-N 접합 포토다이오드(104)를 형성하기 위해 기판(102) 또는 기판(102)의 도핑 웰에 접촉한다.
도 12의 상면도(1200) 및 도 13의 단면도(1300)에 도시된 바와 같이, 소스 폴로워 트랜지스터(134), 리셋 트랜지스터(136), 및/또는 행 선택 트랜지스터(140) 등의 픽셀 디바이스(148)을 위한 게이트 구조체 및 전송 게이트 전극(116)은 기판(102)의 전방 측부(122) 위에 형성된다. 게이트 구조체는 기판(102) 위의 게이트 유전체 필름 및 게이트 전극 필름을 성막함으로써 형성될 수 있다. 게이트 유전체 필름 및 게이트 전극 필름은 게이트 유전체 층 및 게이트 전극을 형성하기 위해 순차적으로 패터닝된다. 측벽 스페이서(138)는 게이트 전극의 외부 측벽 상에 형성될 수 있다. 일부 실시형태에서, 측벽 스페이서(138)는 기판(102)의 전방 측부(122) 상에 질화물을 성막하고, 측벽 스페이서(138)를 형성하기 위해 질화물을 선택적으로 에칭함으로써 형성될 수 있다. 픽셀 디바이스(148)를 위한 게이트 구조체는 제1 STI 구조체(112)와 제2 STI 구조체(114) 사이에 형성된다.
도 14의 상면도(1400) 및 도 15의 단면도(1500)에 도시된 바와 같이, 복수의 주입 프로세스가 수행된다. 주입 프로세스는 전송 게이트 전극(116)의 일 측부를 따라 플로팅 확산 웰(142)을 형성하기 위해 기판(102)의 전방 측부(122) 내에 수행된다. S/D 영역(130)은 소스 폴로워 트랜지스터(134), 리셋 트랜지스터(136), 및/또는 행 선택 트랜지스터(140)와 같은 픽셀 디바이스(148)에 대한 게이트 구조체와 나란히 형성된다. 일부 실시형태에서, 제2 도펀트는 전방 측부(122)로부터 기판(102)의 제1 깊이로 연장되는 피닝 도핑 층(132)을 형성하기 위해 패터닝된 마스크를 사용하여 주입될 수 있다. 제2 도펀트 종은 제1 도펀트 타입(예를 들어, 붕소 등의 p 타입 도펀트)을 포함할 수 있다. 피닝 도핑 층(132)은 도핑 웰보다 높은 도핑 농도를 가질 수 있다. 피닝 도핑 층(132)의 예시적 도핑 농도는 약 1016/㎤ 내지 약 1018/㎤ 범위가 될 수 있다. 플로팅 확산 웰(142) 및 S/D 영역(130)의 예시적 도핑 농도는 약 1018/㎤ 내지 약 1021/㎤ 범위가 될 수 있다. 일부 실시형태에서, 기판(102)은 포토레지스트를 포함하는 패터닝된 마스킹 층(미도시)에 따라 선택적으로 주입될 수 있다.
도 16의 단면도(1600)에 도시된 바와 같이, ILD 층(106) 내에 배열된 복수의 금속 상호접속 층을 포함하는 BEOL 금속 배선 스택(1606)은 기판(102)의 전방 측부(122) 위에 형성될 수 있다. 일부 실시형태에서, BEOL 금속 배선 스택(1606)은, 기판(102)의 전방 측부(122) 위에 ILD 물질의 하나 이상의 층을 포함하는 ILD 층(106)을 형성함으로써 형성될 수 있다. 후속하여, 비아 홀 및/또는 금속 트렌치를 형성하기 위해 ILD 층(106)이 에칭된다. 이어서, 비아 홀 및/또는 금속 트렌치는 복수의 금속 상호접속 층을 형성하기 위해 도전성 물질로 충전된다. 일부 실시형태에서, ILD 층은 물리적 기상 증착 기술(예를 들어, PVD, CVD 등)에 의해 성막될 수 있다. 복수의 금속 상호접속 층은 성막 프로세스 및/또는 도금 프로세스(예를 들어, 전기도금, 무전해 도금 등)를 사용하여 형성될 수 있다. 다수의 실시형태에서, 복수의 금속 상호접속 층은 예를 들어 텅스텐, 구리, 또는 알루미늄 구리를 포함할 수 있다. 이어서, ILD 층은 적층 구조체에 대한 핸들 기판(handle substrate)(미도시)임의의 다른 기능 기판에 본딩될 수 있다. 일부 실시형태에서, 본딩 프로세스는 ILD 층과 핸들 기판 사이에 배열된 중간 본딩 산화물 층을 사용할 수 있다. 일부 실시형태에서, 본딩 프로세스는 퓨전 본딩 프로세스를 포함할 수 있다.
도 17의 단면도(1700)에 도시된 바와 같이, 전방 측부(122)에 반대편인 후방 측부(124) 상에 추가 프로세싱을 위해 기판(102)이 뒤집힌다(flipped over). 기판(102)은 박형화되고, P-N 접합 포토다이오드 도핑 컬럼(110)의 후방 측부가 노출될 수 있다. 실시예로서, 박형화된 기판(102)은 약 2 ?m 내지 약 10 ?m 범위의 두께를 가질 수 있다. 일부 실시형태에서, 기판(102)은 반도체 기판의 후방 측부(124)를 에칭함으로써 박형화될 수 있다. 다른 실시형태에서, 기판(102)은 반도체 기판의 후방 측부(124)를 기계적 연마함으로써 박형화될 수 있다.
도 18의 단면도(1800)에 도시된 바와 같이, 기판(102)의 후방 측부(124) 내에 딥 트렌치(1802)를 형성하기 위해 기판(102)이 선택적으로 에칭된다. 일부 실시형태에서, 기판(102)은 기판(102)의 후방 측부(124) 상에 마스킹 층을 형성함으로써 에칭될 수 있다. 이어서, 기판(102)은 마스킹 층에 의해 커버되지 않은 영역에서 에칭제에 노출된다. 제1 STI 구조체(112) 및 제2 STI 구조체(114)의 하부 표면에 도달하고 그리고/또는 통과하는 위치까지 연장되는 딥 트렌치(1802)를 형성하기 위해, 에칭제가 기판(102)을 에칭한다. 딥 트렌치(1802)는, 기판(102)의 후방 측부(124)로부터 소스 폴로워 트랜지스터(134), 리셋 트랜지스터(136), 및/또는 행 선택 트랜지스터(140) 등의 픽셀 디바이스(148)의 S/D 영역(130)을 노출시키기 위해 형성될 수 있다. 다수의 실시형태에서, 마스킹 층은 포토리소그래피 프로세스를 사용하여 패터닝된 포토레지스트 또는 질화물(예를 들어, SiN)을 포함할 수 있다. 다수의 실시형태에서, 에칭제는, 플루오르 종(예를 들어, CF4, CHF3, C4F8 등)을 포함하는 에칭 화학제를 가진 건식 에칭제 또는 습식 에칭제(예를 들어, HF(hydroflouric acid) 또는 TMAH(Tetramethylammonium hydroxide))를 포함할 수 있다. 딥 트렌치(1802)는 제1 STI 구조체(112)의 외부 측벽과 제2 STI 구조체(114)의 내부 측벽으로 측방향으로 연장될 수 있지만, 제1 STI 구조체(112)의 내부 측벽 및 제2 STI 구조체(114)의 외부 측벽으로 연장되지 않는다.
도 19의 단면도(1900)에 도시된 바와 같이, 딥 트렌치(1802)를 충전하기 위해 유전체 충전 층(1902)이 형성된다. 도 19에 도시되지 않았지만, 일부 실시형태에서, 평탄한 표면 및 개별 DTI 구조체(111)를 형성하기 위해 유전체 충전 층(1902)을 형성한 후에 평탄화 프로세스가 수행된다. 이에 따라, DTI 구조체(111)는, 기판(102) 내에 형성되고, 후방 측부(124)로부터 기판(102)의 내의 위치로 연장되며, 제1 STI 구조체(112)와 제2 STI 구조체(114), 및/또는 픽셀 디바이스(148)의 S/D 영역(130)과 접촉할 수 있다.
도 20의 단면도(2000)에 도시된 바와 같이, 복수의 컬러 필터(144)는 기판(102)의 후방 측부(124) 위에 순차적으로 형성될 수 있다. 반사 방지층(602)은 컬러 필터(144)와 기판(102) 사이에 형성될 수 있다. 일부 실시형태에서, 컬러 필터 층을 형성하고 컬러 필터 층을 패터닝함으로써 복수의 컬러 필터(144)가 형성될 수 있다. 컬러 필터 층은 특정 범위의 파장을 갖는 방사선(예컨대, 광)의 투과를 허용하면서 특정 범위를 벗어난 파장의 광을 차단하는 물질로 형성된다. 또한, 일부 실시형태에서, 컬러 필터 층이 형성을 위해 후속하여 평탄화된다. 복수의 마이크로 렌즈(118)는 복수의 컬러 필터 위에 형성될 수 있다. 일부 실시형태에서, 복수의 마이크로 렌즈는 복수의 컬러 필터 상에 마이크로 렌즈 물질을 성막함으로써(예컨대, 스핀 온 방법 또는 성막 프로세스) 형성될 수 있다. 만곡된 상부 표면을 갖는 마이크로 렌즈 템플릿(template)은 마이크로 렌즈 물질 위에 패터닝된다. 일부 실시형태에서, 마이크로 렌즈 템플릿은 분포 노출 광량(distributing exposing light dose)(예컨대, 네거티브 포토 레지스트에 대해 더 많은 광이 곡률의 바닥에서 노출되고 더 적은 광이 곡률의 상부에서 노출됨)을 사용하여 노출되고 라운딩 형상을 형성하기 위해 현상되고 베이킹된 포토레지스트 물질을 포함할 수 있다. 이어서, 마이크로 렌즈 템플릿에 따라 마이크로 렌즈 물질을 선택적으로 에칭함으로써 복수의 마이크로 렌즈가 형성된다.
도 21은 딥 트렌치 격리(DTI) 구조체 상에 픽셀 디바이스를 가진 CMOS 이미지 센서를 형성하는 방법(2100)의 일부 실시형태의 플로우 다이어그램을 도시한다.
일련의 동작 또는 이벤트로서 개시된 방법(2100)이 여기에 예시되고 설명되지만, 이러한 동작 또는 이벤트의 예시된 순서는 한정의 의미로 해석되지 않아야 한다. 예를 들어, 일부 동작은 여기에 예시 및/또는 설명된 것과는 다른 동작 또는 이벤트로 상이한 순서로 그리고/또는 동시에 발생할 수 있다. 또한, 예시된 모든 동작이 여기에서의 설명의 하나 이상의 양태 또는 실시형태를 구현하기 위해 요구될 수 있는 것은 아니다. 또한, 여기에 도시된 하나 이상의 동작은 하나 이상의 개별 동작 및/또는 단계(phase)들에서 수행될 수 있다.
동작(2102)에서, 기판(102)이 제공된다. 제1 도핑 타입(예를 들어, p 타입)을 가진 도핑 웰은 형성될 P-N 접합 포토다이오드의 제1 영역으로서 에피택셜 층 내에 형성될 수 있다. 이어서, 제1 얕은 트렌치 격리(STI) 구조체 및 제2 STI 구조체는 기판(102)의 전방 측부로부터 형성된다. 도 8 및 도 9는 동작(2102)에 대응하는 일부 실시형태에 대응하는 단면도 및 상면도를 도시한다.
동작(2104)에서, 제1 STI 구조체 및 제2 STI 구조체의 중심 영역에서 기판의 전방 측부 내에 P-N 접합 포토다이오드 도핑 컬럼을 포함하는 도핑 영역을 형성하기 위해 기판으로 제1 도펀트가 주입된다. 도 10 및 도 11은 동작(2104)에 대응하는 일부 실시형태에 대응하는 단면도 및 상면도를 도시한다.
동작(2106)에서, 소스 폴로워 트랜지스터, 리셋 트랜지스터, 및/또는 행 선택 트랜지스터 등의 픽셀 디바이스를 위한 전송 게이트 전극 및 게이트 구조체가 기판의 전방 측부 위에 형성된다. 픽셀 디바이스를 위한 게이트 구조체는 제1 STI 구조체(112)와 제2 STI 구조체(114) 사이에 형성된다. 게이트 구조체는 기판 위의 게이트 유전체 필름 및 게이트 전극 필름을 성막함으로써 형성될 수 있다. 게이트 유전체 필름 및 게이트 전극 필름은 게이트 유전체 층 및 게이트 전극을 형성하기 위해 순차적으로 패터닝된다. 측벽 스페이서는 게이트 전극의 외부 측벽 상에 형성될 수 있다. 도 12 및 도 13은 동작(2106)에 대응하는 일부 실시형태에 대응하는 단면도 및 상면도를 도시한다.
동작(2108)에서, 복수의 주입 프로세스가 수행된다. 주입 프로세스는 전송 게이트 전극의 일 측부를 따라 플로팅 확산 웰을 형성하기 위해 기판의 전방 측부 내에 수행된다. S/D 영역은 픽셀 디바이스를 위한 게이트 구조체와 나란히 형성된다. 일부 실시형태에서, 제2 도펀트는, 전방 측부로부터 기판의 제1 깊이까지 연장되는 피닝 도핑 층을 형성하기 위해 블랭킷 주입(blanket implantation)(즉, 마스킹되지 않은 주입)으로서 주입될 수 있다. 도 14 및 도 15는 동작(2108)에 대응하는 일부 실시형태에 대응하는 단면도 및 상면도를 도시한다.
동작(2110)에서, ILD 층 내에 배열된 복수의 금속 상호접속 층을 포함하는 금속 배선 스택은 기판의 전방 측부 위에 형성될 수 있다. 도 16은 동작(2110)에 대응하는 일부 실시형태에 대응하는 단면도를 도시한다.
동작(2112)에서, 기판은 전방 측부에 반대편인 후방 측부 상에 추가 프로세싱을 위해 뒤집힌다. 기판은 박형화되고, P-N 접합 포토다이오드 도핑 컬럼의 후방 측부가 노출될 수 있다. 도 17은 동작(2112)에 대응하는 일부 실시형태에 대응하는 단면도를 도시한다.
동작(2114)에서, 기판(102)은 기판의 후방 측부 내에 딥 트렌치를 형성하기 위해 선택적으로 에칭된다. 제1 STI 구조체 및 제2 STI 구조체의 하부 표면에 도달하고 그리고/또는 통과하는 위치까지 연장되는 딥 트렌치를 형성하기 위해, 에칭제가 기판을 에칭한다. 딥 트렌치는 픽셀 디바이스의 S/D 영역을 노출시키기 위해 형성될 수 있다. 딥 트렌치는, 제1 STI 구조체 및 제2 STI 구조체의 내부 측벽으로 측방향으로 연장될 수 있지만, 제1 STI 구조체 및 제2 STI 구조체의 외부 측벽으로 연장되지 않는다. 도 18은 동작(2114)에 대응하는 일부 실시형태에 대응하는 단면도를 도시한다.
동작(2116)에서, 유전체 충전 층이 딥 트렌치를 충전하기 위해 형성된다. 일부 실시형태에서, 평탄한 표면 및 개별 DTI 구조체를 형성하기 위해 유전체 충전 층을 형성한 후에 평탄화 프로세스가 수행된다. 이에 따라, DTI 구조체는, 기판 내에 형성되고, 후방 측부로부터 기판 내의 위치로 연장되며, 제1 STI 구조체와 제2 STI 구조체, 및/또는 픽셀 디바이스의 S/D 영역과 접촉할 수 있다. 도 19는 동작(2116)에 대응하는 일부 실시형태에 대응하는 단면도를 도시한다.
동작(2118)에서, 반도체 기판의 후방 측부 위에 컬러 필터 및 마이크로 렌즈가 형성된다. 도 20은 동작(2118)에 대응하는 일부 실시형태에 대응하는 단면도를 도시한다.
따라서, 본 개시는 딥 트렌치 격리(DTI) 구조체 상에 픽셀 디바이스를 가진 CMOS 이미지 센서 및 이와 연관된 형성 방법에 관한 것이다. DTI 구조체는 딥 트렌치의 측벽 표면을 라이닝(lining)하는 도핑 층 및 딥 트렌치의 나머지 공간을 충전하는 유전체 층을 포함한다. DTI 구조체 바로 위에 놓인 개시된 픽셀 디바이스를 형성함으로써, 픽셀 디바이스를 위한 공간 때문에 그리고 또한 픽셀 디바이스 아래의 절연 층 때문에, 쇼트 채널 효과가 감소된다. 따라서, 더 높은 디바이스 성능이 실현될 수 있고, 블루밍 또는 크로스토크가 감소된다.
일부 실시형태에서, 본 개시는 CMOS 이미지 센서에 관련된다. 이미지 센서는 전방 측부 및 전방 측부에 반대편인 후방 측부를 가진 기판을 포함한다. 픽셀 영역은 기판 내에 배치되며, 후방 측부로부터 기판으로 들어가는 방사선을 전기 신호로 변환시키도록 구성된 P-N 접합 포토다이오드를 각각 포함한다. 딥 트렌치 격리(DTI) 구조체는 픽셀 영역의 주변에 배치되고, 기판의 후방 측부로부터 기판 내의 위치로 연장된다. 픽셀 디바이스는 DTI 구조체 바로 위에 놓이는 기판의 전방 측부에 배치된다. 픽셀 디바이스는 기판 위에 배치된 게이트 전극 및 기판 내에 배치되고 DTI 구조체의 상부 표면 상에 도달하는 한쌍의 소스/드레인(S/D) 영역을 포함한다.
일부 대체 실시형태에서, 본 개시는 CMOS 이미지 센서에 관련된다. 이미지 센서는 전방 측부 및 전방 측부에 반대편인 후방 측부를 가진 기판을 포함한다. 픽셀 영역은 기판 내에 배치되며, 후방 측부로부터 기판으로 들어가는 방사선을 전기 신호로 변환시키도록 구성된 P-N 접합 포토다이오드를 포함한다. 제1 얕은 트렌치 격리(STI) 구조체 및 제2 STI 구조체는 P-N 접합 포토다이오드를 둘러싸는 기판의 전방 측부로부터 연장된다. 딥 트렌치 격리(DTI) 구조체는 제1 및 제2 STI 구조체 사이에 배치되고, 기판 내에서 제1 및 제2 STI 구조체와 만나도록(meet) 기판 후방 측부로부터 연장된다. 픽셀 디바이스는 제1 및 제2 STI 구조체 사이의 기판의 전방 측부에 배치되고, 픽셀 디바이스는 기판 위에 배치된 게이트 전극 및 기판 내에 배치된 한쌍의 소스/드레인(S/D) 영역을 포함한다.
또 다른 실시형태에서, 본 개시는 이미지 센서를 형성하는 방법에 관련된다. 상기 방법은, 기판의 전방 측부로부터 픽셀 영역의 주변에 제1 얕은 트렌치 격리(STI) 구조체 및 제2 STI 구조체를 형성하는 단계; 및 기판의 전방 측부로부터 픽셀 영역의 P-N 접합 포토다이오드에 대응하는 도핑 층을 형성하는 단계를 포함한다. 상기 방법은, P-N 접합 포토다이오드의 옆의 전송 게이트 구조체 및 P-N 접합 포토다이오드와는 반대편에 있는 전송 게이트 구조체의 일 측부에 플로팅 확산 웰을 형성하는 단계; 및 제1 STI 구조체와 제2 STI 구조체 사이의 픽셀 디바이스를 위한 게이트 구조체 및 픽셀 디바이스의 게이트 구조체 옆의 S/D 영역을 형성하는 단계를 더 포함한다. 상기 방법은, 기판의 후방 측부로부터 기판으로 그리고 제1 STI 구조체와 제2 STI 구조체 사이에서 연장되는 딥 트렌치를 형성하는 단계; 및 딥 트렌치 격리(DTI) 구조체를 형성하기 위해 유전체 층으로 딥 트렌치를 충전하는 단계를 더 포함한다.
1) 본 개시의 실시형태에 따른, CMOS 이미지 센서는, 전방 측부 및 상기 전방 측부에 반대편인 후방 측부를 가진 기판; 상기 기판 내에 배치되고, 상기 후방 측부로부터 상기 기판으로 들어가는 방사선을 전기 신호로 변환하도록 구성된 P-N 접합 포토다이오드를 포함하는 픽셀 영역; 상기 픽셀 영역의 주변에 배치되고, 상기 기판의 후방 측부로부터 상기 기판 내의 위치로 연장되는 제1 트렌치 격리 구조체; 및 상기 제1 트렌치 격리 구조체 바로 위에 놓이는 상기 기판의 전방 측부에 배치되는 픽셀 디바이스를 포함하고, 상기 픽셀 디바이스는, 상기 기판 위에 배치된 게이트 전극 및 상기 기판 내에 배치되고 상기 제1 트렌치 격리 구조체의 상부 표면에 도달하는 한쌍의 소스/드레인(S/D) 영역을 포함한다.
2) 본 개시의 실시형태에 따른, CMOS 이미지 센서는, 상기 전방 측부로부터 상기 제1 트렌치 격리 구조체의 내부 주변에 배치된 제2 트렌치 격리 구조체, 및 상기 전방 측부로부터 상기 제1 트렌치 격리 구조체의 외부 주변에 배치된 제3 트렌치 격리 구조체를 더 포함하고, 상기 픽셀 디바이스는, 상기 제2 트렌치 격리 구조체와 상기 제3 트렌치 격리 구조체 사이에 배치된다.
3) 본 개시의 실시형태에 따른, CMOS 이미지 센서에 있어서, 상기 픽셀 디바이스의 S/D 영역은, 상기 제2 트렌치 격리 구조체 및 상기 제3 트렌치 격리 구조체의 하부 표면보다 높은 상기 기판의 위치에 위치되는 하부 표면을 갖는다.
4) 본 개시의 실시형태에 따른, CMOS 이미지 센서에 있어서, 상기 픽셀 디바이스의 S/D 영역은, 상기 제2 트렌치 격리 구조체 및 상기 제3 트렌치 격리 구조체의 하부 표면과 측 방향으로 정렬된 하부 표면을 갖는다.
5) 본 개시의 실시형태에 따른, CMOS 이미지 센서에 있어서, 상기 제1 트렌치 격리 구조체는, 상기 제2 트렌치 격리 구조체의 하부 표면과 접촉하는 최외측 측벽 및 상기 제3 트렌치 격리 구조체의 하부 표면과 접촉하는 최내측 측벽을 갖는다.
6) 본 개시의 실시형태에 따른, CMOS 이미지 센서에 있어서, 상기 픽셀 디바이스는 소스 폴로워 트랜지스터, 리셋 트랜지스터, 또는 행 선택 트랜지스터이다.
7) 본 개시의 실시형태에 따른, CMOS 이미지 센서에 있어서, 상기 픽셀 디바이스는 상기 제2 트렌치 격리 구조체의 최외측 측벽과 접촉하는 상기 S/D 영역의 최외측 측벽 및 상기 제3 트렌치 격리 구조체의 최내측 측벽과 접촉하는 상기 S/D 영역의 최내측 측벽을 갖는다.
8) 본 개시의 실시형태에 따른, CMOS 이미지 센서에 있어서, 상기 제1 트렌치 격리 구조체는 실리콘 산화물을 포함한다.
9) 본 개시의 실시형태에 따른, CMOS 이미지 센서는, 상기 기판의 후방 측부 상에 배치되며 비평탄 하부 표면을 갖는 반사 방지층을 더 포함한다.
10) 본 개시의 실시형태에 따른, CMOS 이미지 센서는, 상기 제1 트렌치 격리 구조체의 중심 영역에 배치되고, 상기 픽셀 디바이스의 소스/드레인(S/D) 영역을 상기 반사 방지층을 통해 상기 기판의 후방 측부에서의 콘택트(contact)에 전기적으로 접속시키는 도전성 컬럼을 더 포함한다.
11) 본 개시의 실시형태에 따른, CMOS 이미지 센서에 있어서, 상기 픽셀 디바이스의 소스/드레인(S/D) 영역은, 상기 소스/드레인(S/D) 영역의 상부 영역에 위치된 실리사이드 층을 포함한다.
12) 본 개시의 실시형태에 따른, CMOS 이미지 센서는, 상기 P-N 접합 포토다이오드와 상기 제1 트렌치 격리 구조체 사이에서 상기 기판 내에 배치된 플로팅 확산 웰; 및 상기 P-N 접합 포토다이오드와 상기 플로팅 확산 웰 사이의 측 방향으로의 위치에서 상기 기판의 전방 측부 상에 배열되고, 게이트 유전체에 의해 상기 기판으로부터 분리되는 전송 게이트 전극을 더 포함한다.
13) 본 개시의 실시형태에 따른, CMOS 이미지 센서에 있어서, 상기 전송 게이트 전극 및 상기 게이트 유전체는 상기 기판 내의 위치로 연장된다.
14) 본 개시의 다른 실시형태에 따른, CMOS 이미지 센서는, 전방 측부 및 상기 전방 측부에 반대편인 후방 측부를 가진 기판; 상기 기판 내에 배치되고, 상기 후방 측부로부터 상기 기판으로 들어가는 방사선을 전기 신호로 변환하도록 구성된 P-N 접합 포토다이오드를 포함하는 픽셀 영역; 상기 P-N 접합 포토다이오드를 둘러싸는 상기 기판의 전방 측부로부터 연장되는 제1 얕은 트렌치 격리(shallow trench isolation, STI) 구조체 및 제2 STI 구조체; 상기 제1 STI 구조체와 상기 제2 STI 구조체 사이에 배치되고, 상기 기판 내에서 상기 제1 STI 구조체 및 상기 제2 STI 구조체와 만나도록(meet) 상기 기판의 후방 측부로부터 연장되는 딥 트렌치 격리(deep trench isolation, DTI) 구조체; 및 상기 제1 STI 구조체와 상기 제2 STI 구조체 사이에서 상기 기판의 전방 측부에 배치되는 픽셀 디바이스를 포함하고, 상기 픽셀 디바이스는, 상기 기판 위에 배치된 게이트 전극 및 상기 기판 내에 배치된 한쌍의 소스/드레인(S/D) 영역을 포함한다.
15) 본 개시의 다른 실시형태에 따른, CMOS 이미지 센서에 있어서, 상기 픽셀 디바이스는 상기 DTI 구조체의 상부 표면과 직접 접촉한다.
16) 본 개시의 다른 실시형태에 따른, CMOS 이미지 센서에 있어서, 상기 픽셀 디바이스의 S/D 영역은 상기 제1 및 제2 STI 구조체의 측벽들과 직접 접촉한다.
17) 본 개시의 다른 실시형태에 따른, CMOS 이미지 센서에 있어서, 상기 제1 STI 구조체와 상기 제2 STI 구조체의 이등분선은 상기 DTI 구조체를 측 방향으로 이등분한다.
18) 본 개시의 다른 실시형태에 따른, CMOS 이미지 센서에 있어서, 상기 픽셀 디바이스는 소스 폴로워 트랜지스터, 리셋 트랜지스터, 또는 행 선택 트랜지스터이다.
19) 본 개시의 또 다른 실시형태에 따른, 이미지 센서를 형성하는 방법은, 기판의 전방 측부로부터 픽셀 영역의 주변에 제1 얕은 트렌치 격리(STI) 구조체 및 제2 STI 구조체를 형성하는 단계; 상기 기판의 전방 측부로부터 픽셀 영역의 P-N 접합 포토다이오드에 대응하는 도핑 층을 형성하는 단계; 상기 P-N 접합 포토다이오드의 옆의 전송 게이트 구조체 및 상기 P-N 접합 포토다이오드와는 반대편에 있는 상기 전송 게이트 구조체의 일 측부에 플로팅 확산 웰을 형성하는 단계; 상기 제1 STI 구조체와 상기 제2 STI 구조체 사이의 픽셀 디바이스를 위한 게이트 구조체 및 상기 픽셀 디바이스의 게이트 구조체 옆의 S/D 영역을 형성하는 단계; 상기 기판의 후방 측부로부터 상기 기판으로 그리고 상기 제1 STI 구조체와 상기 제2 STI 구조체 사이에서 연장되는 딥 트렌치를 형성하는 단계; 및 딥 트렌치 격리(DTI) 구조체를 형성하기 위해 유전체 층으로 상기 딥 트렌치를 충전하는 단계를 포함한다.
20) 본 개시의 또 다른 실시형태에 따른, 이미지 센서를 형성하는 방법에 있어서, 상기 딥 트렌치는 상기 기판의 후방 측부로부터 상기 픽셀 디바이스의 S/D 영역을 노출시키기 위해 형성된다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. CMOS 이미지 센서로서,
    전방 측부 및 상기 전방 측부에 반대편인 후방 측부를 가진 기판;
    상기 기판 내에 배치되고, 상기 후방 측부로부터 상기 기판으로 들어가는 방사선을 전기 신호로 변환하도록 구성된 P-N 접합 포토다이오드를 포함하는 픽셀 영역;
    상기 픽셀 영역의 주변에 배치되고, 상기 기판의 후방 측부로부터 상기 기판 내의 위치로 연장되는 제1 트렌치 격리 구조체; 및
    상기 제1 트렌치 격리 구조체 바로 위에 놓이는 상기 기판의 전방 측부에 배치되는 픽셀 디바이스
    를 포함하고,
    상기 픽셀 디바이스는, 상기 기판 위에 배치된 게이트 전극 및 상기 기판 내에 배치되고 상기 제1 트렌치 격리 구조체의 상부 표면에 도달하는 한쌍의 소스/드레인(S/D) 영역을 포함하고,
    상기 픽셀 디바이스는 소스 폴로워 트랜지스터, 리셋 트랜지스터, 또는 행 선택 트랜지스터인 것인, CMOS 이미지 센서.
  2. 제1항에 있어서,
    상기 전방 측부로부터 상기 제1 트렌치 격리 구조체의 내부 주변에 배치된 제2 트렌치 격리 구조체, 및 상기 전방 측부로부터 상기 제1 트렌치 격리 구조체의 외부 주변에 배치된 제3 트렌치 격리 구조체를 더 포함하고,
    상기 픽셀 디바이스는, 상기 제2 트렌치 격리 구조체와 상기 제3 트렌치 격리 구조체 사이에 배치되는 것인, CMOS 이미지 센서.
  3. 제2항에 있어서,
    상기 픽셀 디바이스의 S/D 영역은, 상기 제2 트렌치 격리 구조체 및 상기 제3 트렌치 격리 구조체의 하부 표면보다 높은 상기 기판의 위치에 위치되는 하부 표면을 갖는 것인, CMOS 이미지 센서.
  4. 제2항에 있어서,
    상기 픽셀 디바이스의 S/D 영역은, 상기 제2 트렌치 격리 구조체 및 상기 제3 트렌치 격리 구조체의 하부 표면과 측 방향으로 정렬된 하부 표면을 갖는 것인, CMOS 이미지 센서.
  5. 제2항에 있어서,
    상기 제1 트렌치 격리 구조체는, 상기 제2 트렌치 격리 구조체의 하부 표면과 접촉하는 최외측 측벽 및 상기 제3 트렌치 격리 구조체의 하부 표면과 접촉하는 최내측 측벽을 갖는 것인, CMOS 이미지 센서.
  6. 제2항에 있어서,
    상기 픽셀 디바이스는 상기 제2 트렌치 격리 구조체의 최외측 측벽과 접촉하는 상기 S/D 영역의 최외측 측벽 및 상기 제3 트렌치 격리 구조체의 최내측 측벽과 접촉하는 상기 S/D 영역의 최내측 측벽을 갖는 것인, CMOS 이미지 센서.
  7. 제1항에 있어서,
    상기 기판의 후방 측부 상에 배치되며 비평탄 하부 표면을 갖는 반사 방지층을 더 포함하는, CMOS 이미지 센서.
  8. 제1항에 있어서,
    상기 P-N 접합 포토다이오드와 상기 제1 트렌치 격리 구조체 사이에서 상기 기판 내에 배치된 플로팅 확산 웰; 및
    상기 P-N 접합 포토다이오드와 상기 플로팅 확산 웰 사이의 측 방향으로의 위치에서 상기 기판의 전방 측부 상에 배열되고, 게이트 유전체에 의해 상기 기판으로부터 분리되는 전송 게이트 전극
    을 더 포함하는, CMOS 이미지 센서.
  9. CMOS 이미지 센서로서,
    전방 측부 및 상기 전방 측부에 반대편인 후방 측부를 가진 기판;
    상기 기판 내에 배치되고, 상기 후방 측부로부터 상기 기판으로 들어가는 방사선을 전기 신호로 변환하도록 구성된 P-N 접합 포토다이오드를 포함하는 픽셀 영역;
    상기 P-N 접합 포토다이오드를 둘러싸는 상기 기판의 전방 측부로부터 연장되는 제1 얕은 트렌치 격리(shallow trench isolation, STI) 구조체 및 제2 STI 구조체;
    상기 제1 STI 구조체와 상기 제2 STI 구조체 사이에 배치되고, 상기 기판 내에서 상기 제1 STI 구조체 및 상기 제2 STI 구조체와 만나도록(meet) 상기 기판의 후방 측부로부터 연장되는 딥 트렌치 격리(deep trench isolation, DTI) 구조체; 및
    상기 제1 STI 구조체와 상기 제2 STI 구조체 사이에서 상기 기판의 전방 측부에 배치되는 픽셀 디바이스
    를 포함하고,
    상기 픽셀 디바이스는, 상기 기판 위에 배치된 게이트 전극 및 상기 기판 내에 배치된 한쌍의 소스/드레인(S/D) 영역을 포함하고,
    상기 픽셀 디바이스는 소스 폴로워 트랜지스터, 리셋 트랜지스터, 또는 행 선택 트랜지스터인 것인, CMOS 이미지 센서.
  10. 이미지 센서를 형성하는 방법으로서,
    기판의 전방 측부로부터 픽셀 영역의 주변에 제1 얕은 트렌치 격리(STI) 구조체 및 제2 STI 구조체를 형성하는 단계;
    상기 기판의 전방 측부로부터 픽셀 영역의 P-N 접합 포토다이오드에 대응하는 도핑 층을 형성하는 단계;
    상기 P-N 접합 포토다이오드의 옆의 전송 게이트 구조체 및 상기 P-N 접합 포토다이오드와는 반대편에 있는 상기 전송 게이트 구조체의 일 측부에 플로팅 확산 웰을 형성하는 단계;
    상기 제1 STI 구조체와 상기 제2 STI 구조체 사이의 픽셀 디바이스를 위한 게이트 구조체 및 상기 픽셀 디바이스의 게이트 구조체 옆의 S/D 영역을 형성하는 단계 - 상기 픽셀 디바이스는 소스 폴로워 트랜지스터, 리셋 트랜지스터, 또는 행 선택 트랜지스터임 - ;
    상기 기판의 후방 측부로부터 상기 기판으로 그리고 상기 제1 STI 구조체와 상기 제2 STI 구조체 사이에서 연장되는 딥 트렌치를 형성하는 단계; 및
    딥 트렌치 격리(DTI) 구조체를 형성하기 위해 유전체 층으로 상기 딥 트렌치를 충전하는 단계
    를 포함하는, 이미지 센서를 형성하는 방법.
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