JP2001068989A - ケーブル検出機能付き入力バッファ回路 - Google Patents
ケーブル検出機能付き入力バッファ回路Info
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Abstract
(57)【要約】
【課題】本発明は、入力オープンが設定されても不定信
号が発生しないケーブル検出機能付き入力バッファを提
供する。 【解決手段】本発明によるケーブル検出機能付き入力バ
ッファは、第１データ（Si11）及び第２データ（Si12）
を有する差動データを受入れ、前記第１データ（Si11）
のレベルと前記第２データ（Si12）のレベルの差が所定
値を示す場合に出力信号（So11）のレベルが変化する差
動回路と、出力信号（So11）のレベルを、所定のレベル
帯域に整合させる変換回路（５８）を備える。
号が発生しないケーブル検出機能付き入力バッファを提
供する。 【解決手段】本発明によるケーブル検出機能付き入力バ
ッファは、第１データ（Si11）及び第２データ（Si12）
を有する差動データを受入れ、前記第１データ（Si11）
のレベルと前記第２データ（Si12）のレベルの差が所定
値を示す場合に出力信号（So11）のレベルが変化する差
動回路と、出力信号（So11）のレベルを、所定のレベル
帯域に整合させる変換回路（５８）を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、特性インピーダン
スを持ち、且つ、終端抵抗が結合されたケーブルを介し
て、差動データを受入れるケーブル検出機能付き入力バ
ッファに関する。
スを持ち、且つ、終端抵抗が結合されたケーブルを介し
て、差動データを受入れるケーブル検出機能付き入力バ
ッファに関する。
【０００２】
【従来の技術】信号伝送媒体を用いて信号を高速伝送す
る場合、インピーダンスと信号の振幅が調整される。信
号伝送媒体は、ケーブルである。インピーダンスは、ケ
ーブルの特性インピーダンス（Ｚ０）と負荷インピーダ
ンス（ＺＬ）を意味する。伝送プロトコルは、単純なシ
リアルプロトコル、ＵＳＢ（Universal Serial Bus）プ
ロトコル、IEEE１３９４プロトコルである。
る場合、インピーダンスと信号の振幅が調整される。信
号伝送媒体は、ケーブルである。インピーダンスは、ケ
ーブルの特性インピーダンス（Ｚ０）と負荷インピーダ
ンス（ＺＬ）を意味する。伝送プロトコルは、単純なシ
リアルプロトコル、ＵＳＢ（Universal Serial Bus）プ
ロトコル、IEEE１３９４プロトコルである。
【０００３】図７は、特性インピーダンスと負荷インピ
ーダンスの関係を示す。ケーブル１の入力端には、ドラ
イバ２が接続されている。ケーブル１の出力端には、負
荷３が接続されている。ケーブル１は、特性インピーダ
ンスＺ０を持つ。負荷３は、負荷インピーダンスＺＬを
持つ。ドライバ２は、信号を送信する送信回路である。
負荷３は、信号を受入れる受信回路である。
ーダンスの関係を示す。ケーブル１の入力端には、ドラ
イバ２が接続されている。ケーブル１の出力端には、負
荷３が接続されている。ケーブル１は、特性インピーダ
ンスＺ０を持つ。負荷３は、負荷インピーダンスＺＬを
持つ。ドライバ２は、信号を送信する送信回路である。
負荷３は、信号を受入れる受信回路である。
【０００４】特性インピーダンスＺ０と負荷インピーダ
ンスＺＬが整合しないと、ケーブル上で信号の反射が発
生する。反射の大きさは、反射係数で表される。
ンスＺＬが整合しないと、ケーブル上で信号の反射が発
生する。反射の大きさは、反射係数で表される。
【０００５】反射係数＝反射電圧／入射電圧＝（ＺＬ−
Ｚ０）／（ＺＬ＋Ｚ０） この反射係数が大きいと、高速伝送が困難になる。
Ｚ０）／（ＺＬ＋Ｚ０） この反射係数が大きいと、高速伝送が困難になる。
【０００６】信号の振幅を小さくすると、信号のレベル
変化に要する時間が短縮される。その時間が短縮される
と、伝送速度を向上することができる。信号のレベル変
化には、２つの状態がある。信号がハイレベルからロー
レベルに変化する状態と、信号がローレベルからハイレ
ベルに変化する状態である。
変化に要する時間が短縮される。その時間が短縮される
と、伝送速度を向上することができる。信号のレベル変
化には、２つの状態がある。信号がハイレベルからロー
レベルに変化する状態と、信号がローレベルからハイレ
ベルに変化する状態である。
【０００７】図８は、特性インピーダンスと終端抵抗の
関係を示す。図８は、図７と同一の構成を同一符号で示
す。図７と重複する図８の説明は省略する。ケーブル１
の出力端には、レシーバ４が接続されている。ケーブル
１の出力端には、終端抵抗５が接続されている。終端抵
抗５には、終端電圧Ｖｔが印加されている。レシーバ４
は、信号を受信する受信回路である。終端抵抗５は、特
性インピーダンスＺ０に整合する抵抗値ＺＴを持つ。
関係を示す。図８は、図７と同一の構成を同一符号で示
す。図７と重複する図８の説明は省略する。ケーブル１
の出力端には、レシーバ４が接続されている。ケーブル
１の出力端には、終端抵抗５が接続されている。終端抵
抗５には、終端電圧Ｖｔが印加されている。レシーバ４
は、信号を受信する受信回路である。終端抵抗５は、特
性インピーダンスＺ０に整合する抵抗値ＺＴを持つ。
【０００８】特性インピーダンスーダンスＺ０は、５０
〜100Ωである。抵抗値ＺＴは、特性インピーダンスＺ
０と同じ抵抗値である。終端電圧Ｖｔは、抵抗値ＺＴに
応じた電圧（０〜電源電圧Ｖ）に設定される。
〜100Ωである。抵抗値ＺＴは、特性インピーダンスＺ
０と同じ抵抗値である。終端電圧Ｖｔは、抵抗値ＺＴに
応じた電圧（０〜電源電圧Ｖ）に設定される。
【０００９】終端抵抗５を設けると、反射電圧をゼロＶ
にすることができる。反射電圧がゼロＶの場合、ケーブ
ル１の反射係数がゼロになる。
にすることができる。反射電圧がゼロＶの場合、ケーブ
ル１の反射係数がゼロになる。
【００１０】ケーブル１上の信号の振幅値は、ドライバ
２のインピーダンスと抵抗値ＺＴの比で決まる。その振
幅値は、反射係数がゼロの場合、最小振幅になる。
２のインピーダンスと抵抗値ＺＴの比で決まる。その振
幅値は、反射係数がゼロの場合、最小振幅になる。
【００１１】振幅が小さい信号は、入力バッファに受信
される。入力バッファは、差動回路を備える。入力バッ
ファは、振幅レベルを整えて出力する。レシーバは、振
幅レベルが整った信号を用いて、所定の処理を実行す
る。
される。入力バッファは、差動回路を備える。入力バッ
ファは、振幅レベルを整えて出力する。レシーバは、振
幅レベルが整った信号を用いて、所定の処理を実行す
る。
【００１２】差動回路に関する技術は、特開昭第57-203
305号（文献１）及び特開昭第60-252928号（文献２）に
開示されている。文献１は、差動回路のオフセット電圧
を、温度変化補償及び電源電圧変化補償に用いる発明を
開示している。
305号（文献１）及び特開昭第60-252928号（文献２）に
開示されている。文献１は、差動回路のオフセット電圧
を、温度変化補償及び電源電圧変化補償に用いる発明を
開示している。
【００１３】ＵＳＢプロトコル及びIEEE１３９４プロト
コルは、ケーブルとボードの接続を、ケーブル検出器で
監視する。そのケーブル検出器に関する技術は、特開昭
63-100380（文献３）、特開平第11-45130号及び特許第2
564432号に開示されている。文献３には、交流電力損失
を検出する差動回路が開示されている。文献４には、IE
EE１３９４プロトコルに従った，ケーブル出力制御回路
が開示されている。文献５には、電気機器の信号伝送ラ
インの断線を検出する検出装置が開示されている。
コルは、ケーブルとボードの接続を、ケーブル検出器で
監視する。そのケーブル検出器に関する技術は、特開昭
63-100380（文献３）、特開平第11-45130号及び特許第2
564432号に開示されている。文献３には、交流電力損失
を検出する差動回路が開示されている。文献４には、IE
EE１３９４プロトコルに従った，ケーブル出力制御回路
が開示されている。文献５には、電気機器の信号伝送ラ
インの断線を検出する検出装置が開示されている。
【００１４】図９は、公知の入力バッファを示す。図９
の入力バッファは、第１トランジスタ１１と第２トラン
ジスタ１２と定電流源１３と抵抗１４，１５を備える。
その入力バッファは、第１終端抵抗１６と第２終端抵抗
１７を備える。その入力バッファは、出力変換回路１８
と非反転回路１９を備える。
の入力バッファは、第１トランジスタ１１と第２トラン
ジスタ１２と定電流源１３と抵抗１４，１５を備える。
その入力バッファは、第１終端抵抗１６と第２終端抵抗
１７を備える。その入力バッファは、出力変換回路１８
と非反転回路１９を備える。
【００１５】第１トランジスタ１１と第２トランジスタ
１２は、ＮチャネルのＦＥＴトランジスタである。第１
トランジスタ１１と第２トランジスタ１２のゲート長
は、同一である。差動回路は、第１トランジスタ１１と
第２トランジスタ１２と定電流源１３と抵抗１４，１５
から構成される。
１２は、ＮチャネルのＦＥＴトランジスタである。第１
トランジスタ１１と第２トランジスタ１２のゲート長
は、同一である。差動回路は、第１トランジスタ１１と
第２トランジスタ１２と定電流源１３と抵抗１４，１５
から構成される。
【００１６】第１入力信号Ｓｉ１は、第１トランジスタ
１１のゲートに入力する。第２入力信号Ｓｉ２は、第２
トランジスタ１２のゲートに入力する。差動回路の出力
は、出力変換回路１８に入力する。出力変換回路１８の
出力は、非反転回路１９に入力する。
１１のゲートに入力する。第２入力信号Ｓｉ２は、第２
トランジスタ１２のゲートに入力する。差動回路の出力
は、出力変換回路１８に入力する。出力変換回路１８の
出力は、非反転回路１９に入力する。
【００１７】図１０は、図９に示された入力バッファの
動作特性を示す。図１０の横軸は、時間を示す。図１０
の縦軸は、電圧を示す。入力信号Ｓｉ２がハイレベル
で、且つ、入力信号Ｓｉ１がローレベルの場合、出力信
号Ｓｏ１はローレベルである。入力信号Ｓｉ１のレベル
が上昇すると、入力信号Ｓｉ２のレベルが下降する。入
力信号Ｓｉ１のレベルと入力信号Ｓｉ２のレベルは、時
刻ｔ１で一致する。時刻ｔ１の時点で、出力信号Ｓｏ１
のレベルがハイレベルに切換わる。
動作特性を示す。図１０の横軸は、時間を示す。図１０
の縦軸は、電圧を示す。入力信号Ｓｉ２がハイレベル
で、且つ、入力信号Ｓｉ１がローレベルの場合、出力信
号Ｓｏ１はローレベルである。入力信号Ｓｉ１のレベル
が上昇すると、入力信号Ｓｉ２のレベルが下降する。入
力信号Ｓｉ１のレベルと入力信号Ｓｉ２のレベルは、時
刻ｔ１で一致する。時刻ｔ１の時点で、出力信号Ｓｏ１
のレベルがハイレベルに切換わる。
【００１８】図１１は、ＵＳＢシステムの構成を示す。
図のＵＳＢシステムは、第１ＵＳＢボード２１と第２Ｕ
ＳＢボード２２とケーブル２３を備える。第１ＵＳＢボ
ード２１は、プルアップ抵抗２４とドライバ２５とレシ
ーバ２６を備える。第２ＵＳＢボード２２は、プルダウ
ン抵抗２７とドライバ２８とレシーバ２９とケーブル検
出器３０を備える。
図のＵＳＢシステムは、第１ＵＳＢボード２１と第２Ｕ
ＳＢボード２２とケーブル２３を備える。第１ＵＳＢボ
ード２１は、プルアップ抵抗２４とドライバ２５とレシ
ーバ２６を備える。第２ＵＳＢボード２２は、プルダウ
ン抵抗２７とドライバ２８とレシーバ２９とケーブル検
出器３０を備える。
【００１９】プルアップ抵抗２４の抵抗値は、1.5ｋΩ
である。プルダウン抵抗２７の抵抗値は、１５ｋΩであ
る。ケーブル２３の特性インピーダンスＺ０は、９０Ω
である。
である。プルダウン抵抗２７の抵抗値は、１５ｋΩであ
る。ケーブル２３の特性インピーダンスＺ０は、９０Ω
である。
【００２０】ケーブル検出器３０は、第２ＵＳＢボード
２２とケーブル２３の接続を検出する。その接続は、プ
ルダウン抵抗２７及びプルアップ抵抗２４の作用に基づ
いて検出される。
２２とケーブル２３の接続を検出する。その接続は、プ
ルダウン抵抗２７及びプルアップ抵抗２４の作用に基づ
いて検出される。
【００２１】第２ＵＳＢボード２２とケーブル２３が接
続されていない場合、第２ＵＳＢボード２２の入力レベ
ルがローレベルに設定される。その設定は、プルダウン
抵抗２７の作用に基づいて実行される。ケーブル検出器
３０の出力は、ローレベルに設定される。第２ＵＳＢボ
ード２２とケーブル２３が接続された場合、第２ＵＳＢ
ボードの入力レベルがハイレベルに設定される。その設
定は、プルアップ抵抗２４の作用に基づいて実行され
る。ケーブル検出器３０は、ハイレベルの信号を出力す
る。
続されていない場合、第２ＵＳＢボード２２の入力レベ
ルがローレベルに設定される。その設定は、プルダウン
抵抗２７の作用に基づいて実行される。ケーブル検出器
３０の出力は、ローレベルに設定される。第２ＵＳＢボ
ード２２とケーブル２３が接続された場合、第２ＵＳＢ
ボードの入力レベルがハイレベルに設定される。その設
定は、プルアップ抵抗２４の作用に基づいて実行され
る。ケーブル検出器３０は、ハイレベルの信号を出力す
る。
【００２２】第１ＵＳＢボード２１から第２ＵＳＢボー
ド２２に信号が伝送されると、レシーバ２９に入力する
信号レベルが変化する。その信号レベルが変化しない場
合、ケーブル２２の接続状態が検出される。
ド２２に信号が伝送されると、レシーバ２９に入力する
信号レベルが変化する。その信号レベルが変化しない場
合、ケーブル２２の接続状態が検出される。
【００２３】図１２は、IEEE1394システムの構成を示
す。図のIEEE1394システム（以下、1394システムと称
す。）は、ボード３１と第１ケーブル３２と第２ケーブ
ル３３を備える。ボード３１は、レシーバ３４と比較器
３５と第１終端抵抗３６と第２終端抵抗３７と第１比較
抵抗３８と第２比較抵抗３９を備える。
す。図のIEEE1394システム（以下、1394システムと称
す。）は、ボード３１と第１ケーブル３２と第２ケーブ
ル３３を備える。ボード３１は、レシーバ３４と比較器
３５と第１終端抵抗３６と第２終端抵抗３７と第１比較
抵抗３８と第２比較抵抗３９を備える。
【００２４】第１ケーブル３２及び第２ケーブル３３
は、ツイストペアケーブルである。第１ケーブル３２及
び第２ケーブル３３は、110Ωの特性インピーダンスダ
ンスを持つ。
は、ツイストペアケーブルである。第１ケーブル３２及
び第２ケーブル３３は、110Ωの特性インピーダンスダ
ンスを持つ。
【００２５】第１終端抵抗３６と第２終端抵抗３７は、
それぞれ５５Ωの抵抗値を持つ。その抵抗値は、第１ケ
ーブル３２及び第２ケーブル３３の特性インピーダンス
の半分の値である。第１比較抵抗３８及び第２比較抵抗
３９の抵抗値は、それぞれ７ｋΩである。第１終端抵抗
３６と第２終端抵抗３７には、終端電圧Ｖｒが印加され
ている。比較器３３には、基準電圧Ｖrefが印加されて
いる。
それぞれ５５Ωの抵抗値を持つ。その抵抗値は、第１ケ
ーブル３２及び第２ケーブル３３の特性インピーダンス
の半分の値である。第１比較抵抗３８及び第２比較抵抗
３９の抵抗値は、それぞれ７ｋΩである。第１終端抵抗
３６と第２終端抵抗３７には、終端電圧Ｖｒが印加され
ている。比較器３３には、基準電圧Ｖrefが印加されて
いる。
【００２６】比較器３３は、ボード３１と第１ケーブル
３２の接続及びボード３１と第２ケーブルの接続を検出
する。比較器３３は、入力電圧と基準電圧Ｖrefを比較
する。比較器３３は、入力電圧＞基準電圧の状態を検出
する。比較器３３は、ハイレベルの信号を出力する。比
較器３３は、基準電圧≦基準電圧の状態を検出する。比
較器３３は、ローレベルの信号を出力する。ボード３１
に第１ケーブル３２と第２ケーブル３３が接続されてい
ない場合、比較器３３の出力信号は、上述のパターンと
逆のパターンでレベルが変化する。
３２の接続及びボード３１と第２ケーブルの接続を検出
する。比較器３３は、入力電圧と基準電圧Ｖrefを比較
する。比較器３３は、入力電圧＞基準電圧の状態を検出
する。比較器３３は、ハイレベルの信号を出力する。比
較器３３は、基準電圧≦基準電圧の状態を検出する。比
較器３３は、ローレベルの信号を出力する。ボード３１
に第１ケーブル３２と第２ケーブル３３が接続されてい
ない場合、比較器３３の出力信号は、上述のパターンと
逆のパターンでレベルが変化する。
【００２７】比較器３３の出力信号のレベル変化パター
ンに基づいて、ボード３１と第１ケーブル３２の接続及
びボード３１と第２ケーブル３３の接続を検出すること
ができる。
ンに基づいて、ボード３１と第１ケーブル３２の接続及
びボード３１と第２ケーブル３３の接続を検出すること
ができる。
【００２８】
【発明が解決しようとする課題】上述の公知の差動回路
は、一対の入力信号のレベルが一致する場合、出力信号
のレベルが変化する。ケーブルが接続されていない場
合、一対の入力信号のレベルが一致する。出力信号のレ
ベルは不定レベルを示す。不定レベルの出力信号を受入
れた回路は、誤動作する恐れがある。
は、一対の入力信号のレベルが一致する場合、出力信号
のレベルが変化する。ケーブルが接続されていない場
合、一対の入力信号のレベルが一致する。出力信号のレ
ベルは不定レベルを示す。不定レベルの出力信号を受入
れた回路は、誤動作する恐れがある。
【００２９】ＵＳＢシステムは、特性インピーダンスと
は異なる抵抗値の終端抵抗を用いてケーブルの接続を検
出する。特性インピーダンスと終端抵抗の抵抗値を一致
させると、ケーブルの検出が困難になる。
は異なる抵抗値の終端抵抗を用いてケーブルの接続を検
出する。特性インピーダンスと終端抵抗の抵抗値を一致
させると、ケーブルの検出が困難になる。
【００３０】1394システムは、ケーブルを検出するた
め、比較器と特別に生成した基準電圧が必要である。
め、比較器と特別に生成した基準電圧が必要である。
【００３１】
【課題を解決するための手段】本発明は、入力オープン
が設定されても不定信号が発生しないケーブル検出機能
付き入力バッファを提供する。
が設定されても不定信号が発生しないケーブル検出機能
付き入力バッファを提供する。
【００３２】その課題を解決するための手段が、下記の
ように表現される。その表現中に現れる技術的事項に
は、括弧（）付きで、番号が添記されている。その番号
は、本発明の実施の複数の形態又は複数の実施例のうち
の少なくとも１つの実施の形態又は複数の実施例を構成
する技術的事項、特に、その実施の形態又は実施例に対
応する図面に表現されている技術的事項に付せられてい
る参照番号に一致している。このような参照番号は、請
求項記載の技術的事項と実施の形態又は実施例の技術的
事項との対応・橋渡しを明確にしている。このような対
応・橋渡しは、請求項記載の技術的事項が実施の形態又
は実施例の技術的事項に限定されて解釈されることを意
味しない。
ように表現される。その表現中に現れる技術的事項に
は、括弧（）付きで、番号が添記されている。その番号
は、本発明の実施の複数の形態又は複数の実施例のうち
の少なくとも１つの実施の形態又は複数の実施例を構成
する技術的事項、特に、その実施の形態又は実施例に対
応する図面に表現されている技術的事項に付せられてい
る参照番号に一致している。このような参照番号は、請
求項記載の技術的事項と実施の形態又は実施例の技術的
事項との対応・橋渡しを明確にしている。このような対
応・橋渡しは、請求項記載の技術的事項が実施の形態又
は実施例の技術的事項に限定されて解釈されることを意
味しない。
【００３３】本発明によるケーブル検出機能付き入力バ
ッファ回路は、第１データ（Si11）及び第２データ（Si
12）を有する差動データを受入れ、前記第１データ（Si
11）のレベルと前記第２データ（Si12）のレベルの差が
所定値を示す場合に出力信号（So11）のレベルを変化さ
せる差動回路と、出力信号（So11）のレベルを、所定の
レベル帯域に整合させる変換回路（５８）を備える。
ッファ回路は、第１データ（Si11）及び第２データ（Si
12）を有する差動データを受入れ、前記第１データ（Si
11）のレベルと前記第２データ（Si12）のレベルの差が
所定値を示す場合に出力信号（So11）のレベルを変化さ
せる差動回路と、出力信号（So11）のレベルを、所定の
レベル帯域に整合させる変換回路（５８）を備える。
【００３４】本発明による差動回路は、ゲート長が異な
る一対のＦＥＴトランジスタ（５１，５２）を備える。
る一対のＦＥＴトランジスタ（５１，５２）を備える。
【００３５】本発明によるケーブル検出機能付き入力バ
ッファは、第１データ（Si13）及び第２データ（Si14）
を有する差動データを受入れ、第１データ（Si13）のレ
ベルと前記第２データ（Si14）のレベルが一致する場合
に出力信号のレベルを変化させる差動回路と、出力信号
のレベルを、所定のレベル帯域に整合させる変換回路
（６８）と、第１データ（Si13）のレベルと前記第２デ
ータ（Si14）のレベルに基づいて、出力信号（So12）の
レベルを所定の値に設定する出力制御回路（７０，６
９）を備える。
ッファは、第１データ（Si13）及び第２データ（Si14）
を有する差動データを受入れ、第１データ（Si13）のレ
ベルと前記第２データ（Si14）のレベルが一致する場合
に出力信号のレベルを変化させる差動回路と、出力信号
のレベルを、所定のレベル帯域に整合させる変換回路
（６８）と、第１データ（Si13）のレベルと前記第２デ
ータ（Si14）のレベルに基づいて、出力信号（So12）の
レベルを所定の値に設定する出力制御回路（７０，６
９）を備える。
【００３６】本発明による出力制御回路（７０）は、第
１データ（Si13）のレベルと第２データ（Si14）のレベ
ルに基づいて、差動回路（６０）に供給する電力を制限
する。
１データ（Si13）のレベルと第２データ（Si14）のレベ
ルに基づいて、差動回路（６０）に供給する電力を制限
する。
【００３７】本発明による出力制御回路（７０）は、コ
ンパレータ（６９）を有する。
ンパレータ（６９）を有する。
【００３８】本発明によるケーブル検出機能付き入力バ
ッファ回路は、差動回路（に定電流を供給する定電流源
（５３，６３，７５）を備える。
ッファ回路は、差動回路（に定電流を供給する定電流源
（５３，６３，７５）を備える。
【００３９】
【発明の実施の形態】図１は、本発明に係るケーブル接
続検出機能付き入力バッファを示す。図１の入力バッフ
ァ５０は、第１トランジスタ５１と第２トランジスタ５
２と定電流源５３と抵抗５４，５５を備える。その入力
バッファは、終端抵抗５６，５７を備える。その入力バ
ッファは、出力変換回路５８と非反転回路５９を備え
る。
続検出機能付き入力バッファを示す。図１の入力バッフ
ァ５０は、第１トランジスタ５１と第２トランジスタ５
２と定電流源５３と抵抗５４，５５を備える。その入力
バッファは、終端抵抗５６，５７を備える。その入力バ
ッファは、出力変換回路５８と非反転回路５９を備え
る。
【００４０】第１トランジスタ５１のドレインは、抵抗
５４に接続する。第１トランジスタ５１のゲートは、第
１終端抵抗５６に接続する。第１トランジスタ５１のソ
ースは、定電流源５３に接続する。第２トランジスタ５
２のドレインは、抵抗５５に接続する。第２トランジス
タ５２のゲートは、第２終端抵抗５７に接続する。第２
トランジスタ５２のソースは、定電流源５３に接続す
る。第１トランジスタ５１のドレインは、出力変換回路
５８のプラス入力に接続する。第２トランジスタ５２の
ドレインは、出力変換回路５８のマイナス入力に接続す
る。出力変換回路５８の出力は、非反転回路５９の入力
に接続する。
５４に接続する。第１トランジスタ５１のゲートは、第
１終端抵抗５６に接続する。第１トランジスタ５１のソ
ースは、定電流源５３に接続する。第２トランジスタ５
２のドレインは、抵抗５５に接続する。第２トランジス
タ５２のゲートは、第２終端抵抗５７に接続する。第２
トランジスタ５２のソースは、定電流源５３に接続す
る。第１トランジスタ５１のドレインは、出力変換回路
５８のプラス入力に接続する。第２トランジスタ５２の
ドレインは、出力変換回路５８のマイナス入力に接続す
る。出力変換回路５８の出力は、非反転回路５９の入力
に接続する。
【００４１】定電流源５３の出力は、接地される。ドレ
イン電圧Ｖdは、抵抗５４に印加する。ドレイン電圧Ｖd
は、抵抗５５に印加する。第１終端電圧Ｖ1は、第１終
端抵抗５６に印加する。第２終端電圧Ｖ2は、第２終端
抵抗５７に印加する。
イン電圧Ｖdは、抵抗５４に印加する。ドレイン電圧Ｖd
は、抵抗５５に印加する。第１終端電圧Ｖ1は、第１終
端抵抗５６に印加する。第２終端電圧Ｖ2は、第２終端
抵抗５７に印加する。
【００４２】差動回路は、第１トランジスタ５１と第２
トランジスタ５２と定電流源５３と抵抗５４，５５から
構成される。
トランジスタ５２と定電流源５３と抵抗５４，５５から
構成される。
【００４３】第１トランジスタ５１は、ＮチャネルＦＥ
Ｔトランジスタである。第２トランジスタ５２は、Ｎチ
ャネルＦＥＴトランジスタである。第１トランジスタ５
１と第２トランジスタ５２は、CMOS回路である。定電流
源５３は、第１トランジスタ５１及び第２トランジスタ
５２のソース電流を規制する電源回路である。出力変換
回路５８は、入力電圧の比較を行う比較器である。出力
変換回路５８は、差動回路の出力信号のレベルを、CMOS
回路のレベル帯域に変換する。そのレベル帯域の幅は、
０〜５Ｖである。非反転回路５９は、出力変換回路５８
の出力を一時保持するラッチ回路である。第１終端抵抗
５６は、入力信号Ｓi11を伝送するケーブル（図示され
ず。）の特性インピーダンスに等しい抵抗値を持つ。第
２終端抵抗５７は、入力信号Ｓi12を伝送するケーブル
（図示されず。）の特性インピーダンスに等しい抵抗値
を持つ。
Ｔトランジスタである。第２トランジスタ５２は、Ｎチ
ャネルＦＥＴトランジスタである。第１トランジスタ５
１と第２トランジスタ５２は、CMOS回路である。定電流
源５３は、第１トランジスタ５１及び第２トランジスタ
５２のソース電流を規制する電源回路である。出力変換
回路５８は、入力電圧の比較を行う比較器である。出力
変換回路５８は、差動回路の出力信号のレベルを、CMOS
回路のレベル帯域に変換する。そのレベル帯域の幅は、
０〜５Ｖである。非反転回路５９は、出力変換回路５８
の出力を一時保持するラッチ回路である。第１終端抵抗
５６は、入力信号Ｓi11を伝送するケーブル（図示され
ず。）の特性インピーダンスに等しい抵抗値を持つ。第
２終端抵抗５７は、入力信号Ｓi12を伝送するケーブル
（図示されず。）の特性インピーダンスに等しい抵抗値
を持つ。
【００４４】差動回路は、第１トランジスタ５１と第２
トランジスタ５２と定電流源５３と抵抗５４，５５から
構成される。第１トランジスタ５１のゲート長Ｗ１は、
第２トランジスタ５２のゲート長Ｗ２と相違する。
トランジスタ５２と定電流源５３と抵抗５４，５５から
構成される。第１トランジスタ５１のゲート長Ｗ１は、
第２トランジスタ５２のゲート長Ｗ２と相違する。
【００４５】図２は、図１に示された入力バッファの動
作特性を示す。図２の横軸は、時間を示す。図１の縦軸
は、電圧を示す。入力信号Ｓi12がハイレベルで、且
つ、入力信号Ｓi11がローレベルの場合、出力信号Ｓo11
はローレベルである。入力信号Ｓi11のレベルが上昇す
ると、入力信号Ｓi12のレベルが下降する。
作特性を示す。図２の横軸は、時間を示す。図１の縦軸
は、電圧を示す。入力信号Ｓi12がハイレベルで、且
つ、入力信号Ｓi11がローレベルの場合、出力信号Ｓo11
はローレベルである。入力信号Ｓi11のレベルが上昇す
ると、入力信号Ｓi12のレベルが下降する。
【００４６】入力信号Ｓi11のレベルと入力信号Ｓi12の
レベルは、時刻ｔ１で一致する。第１トランジスタ５１
のゲート長Ｗ１と第１トランジスタ５２のゲート長Ｗ２
が等しい場合、その時刻ｔ１の時点で、出力信号Ｓo1の
レベルがハイレベルに切換わる。
レベルは、時刻ｔ１で一致する。第１トランジスタ５１
のゲート長Ｗ１と第１トランジスタ５２のゲート長Ｗ２
が等しい場合、その時刻ｔ１の時点で、出力信号Ｓo1の
レベルがハイレベルに切換わる。
【００４７】本発明に係る入力バッファは、ゲート長Ｗ
１とゲート長Ｗ２が相違する。ゲート長Ｗ１をゲート長
Ｗ２よりも長く設定する（Ｗ１＞Ｗ２）。差動回路にマ
イナスオフセットが設定される。この場合、時刻ｔ０の
時点で、出力信号Ｓo1のレベルがハイレベルに切換わ
る。ゲート長Ｗ１をゲート長Ｗ２よりも短く設定する
（Ｗ１＜Ｗ２）。差動回路にプラスオフセットが設定さ
れる。この場合、時刻ｔ２の時点で、出力信号Ｓo1のレ
ベルがハイレベルに切換わる。
１とゲート長Ｗ２が相違する。ゲート長Ｗ１をゲート長
Ｗ２よりも長く設定する（Ｗ１＞Ｗ２）。差動回路にマ
イナスオフセットが設定される。この場合、時刻ｔ０の
時点で、出力信号Ｓo1のレベルがハイレベルに切換わ
る。ゲート長Ｗ１をゲート長Ｗ２よりも短く設定する
（Ｗ１＜Ｗ２）。差動回路にプラスオフセットが設定さ
れる。この場合、時刻ｔ２の時点で、出力信号Ｓo1のレ
ベルがハイレベルに切換わる。
【００４８】入力バッファ５０からケーブルが外され
る。差動増幅回路の２つの入力がオープンに設定され
る。差動回路にマイナスオフセットが設定された場合、
出力信号So1は、ハイレベルに設定される。差動回路に
プラスオフセットが設定された場合、出力信号Ｓo1は、
ローレベルに設定される。
る。差動増幅回路の２つの入力がオープンに設定され
る。差動回路にマイナスオフセットが設定された場合、
出力信号So1は、ハイレベルに設定される。差動回路に
プラスオフセットが設定された場合、出力信号Ｓo1は、
ローレベルに設定される。
【００４９】図３は、図１に示された入力バッファの動
作を示す。図３の横軸は、時間を示す。図３の縦軸は、
電圧を示す。図３（ａ）は、第１入力信号Ｓi11と第２
入力信号Ｓi12の変化を示す。図３（ｂ）は、差動回路
にマイナスオフセットが設定された場合の出力信号Ｓo1
の変化を示す。図３（ｃ）は、差動回路にプラスオフセ
ットが設定された場合の出力信号Ｓo1の変化を示す。
作を示す。図３の横軸は、時間を示す。図３の縦軸は、
電圧を示す。図３（ａ）は、第１入力信号Ｓi11と第２
入力信号Ｓi12の変化を示す。図３（ｂ）は、差動回路
にマイナスオフセットが設定された場合の出力信号Ｓo1
の変化を示す。図３（ｃ）は、差動回路にプラスオフセ
ットが設定された場合の出力信号Ｓo1の変化を示す。
【００５０】差動回路にマイナスオフセットが設定され
る。第１入力信号Ｓi11のレベルが上昇し、且つ、第２
入力信号Si12のレベルが下降する時刻ｔ10，ｔ14におい
て、出力信号Ｓo1のレベルがハイレベルに変化する。第
１入力信号Si11のレベルが下降し、且つ，第２入力信号
Ｓi12のレベルが上昇する時刻ｔ13において、出力信号
Ｓo1のレベルがローレベルに変化する。
る。第１入力信号Ｓi11のレベルが上昇し、且つ、第２
入力信号Si12のレベルが下降する時刻ｔ10，ｔ14におい
て、出力信号Ｓo1のレベルがハイレベルに変化する。第
１入力信号Si11のレベルが下降し、且つ，第２入力信号
Ｓi12のレベルが上昇する時刻ｔ13において、出力信号
Ｓo1のレベルがローレベルに変化する。
【００５１】差動回路にプラスオフセットが設定され
る。第１入力信号Ｓi11のレベルが上昇し、且つ、第２
入力信号Si12のレベルが下降する時刻ｔ11，ｔ15におい
て、出力信号Ｓo1のレベルがハイレベルに変化する。第
１入力信号Si11のレベルが下降し、且つ，第２入力信号
Ｓi12のレベルが上昇する時刻ｔ12，ｔ16において、出
力信号Ｓo1のレベルがローレベルに変化する。
る。第１入力信号Ｓi11のレベルが上昇し、且つ、第２
入力信号Si12のレベルが下降する時刻ｔ11，ｔ15におい
て、出力信号Ｓo1のレベルがハイレベルに変化する。第
１入力信号Si11のレベルが下降し、且つ，第２入力信号
Ｓi12のレベルが上昇する時刻ｔ12，ｔ16において、出
力信号Ｓo1のレベルがローレベルに変化する。
【００５２】以上説明のように、入力バッファ５０は、
ケーブルが取り外されても、出力信号Ｓo1のレベルが確
定する。出力信号Ｓo1を受入れる回路が誤動作しない。
ケーブルが取り外されても、出力信号Ｓo1のレベルが確
定する。出力信号Ｓo1を受入れる回路が誤動作しない。
【００５３】図４は、本発明に係るケーブル接続検出機
能付き入力バッファの他の実施の形態を示す。図４の入
力バッファ６０は、第１トランジスタ６１と第２トラン
ジスタ６２と定電流源６３と抵抗６４，６５を備える。
その入力バッファは、終端抵抗６６，６７を備える。そ
の入力バッファは、出力変換回路６８と論理積回路６９
を備える。その入力バッファは、出力制御回路７０を備
える。
能付き入力バッファの他の実施の形態を示す。図４の入
力バッファ６０は、第１トランジスタ６１と第２トラン
ジスタ６２と定電流源６３と抵抗６４，６５を備える。
その入力バッファは、終端抵抗６６，６７を備える。そ
の入力バッファは、出力変換回路６８と論理積回路６９
を備える。その入力バッファは、出力制御回路７０を備
える。
【００５４】出力制御回路７０は、第１差動回路７１と
第２差動回路７２を備える。出力制御回路７０は、排他
的論理和回路７３を備える。出力制御回路７０は、フィ
ルタ７４を備える。
第２差動回路７２を備える。出力制御回路７０は、排他
的論理和回路７３を備える。出力制御回路７０は、フィ
ルタ７４を備える。
【００５５】第１トランジスタ６１のドレインは、第１
抵抗６４に接続する。第１トランジスタ６１のゲート
は、第１終端抵抗６６に接続する。第１トランジスタ６
１のソースは、定電流源６３に接続する。第２トランジ
スタ６２のドレインは、第２抵抗６５に接続する。第２
トランジスタ６２のゲートは、第２終端抵抗６７に接続
する。第２トランジスタ６２のソースは、定電流源６３
に接続する。第１トランジスタ６１のドレインは、出力
変換回路６８のプラス入力に接続する。第２トランジス
タ６２のドレインは、出力変換回路６８のマイナス入力
に接続する。出力変換回路６８の出力は、論理積回路６
９の一方の入力に接続する。
抵抗６４に接続する。第１トランジスタ６１のゲート
は、第１終端抵抗６６に接続する。第１トランジスタ６
１のソースは、定電流源６３に接続する。第２トランジ
スタ６２のドレインは、第２抵抗６５に接続する。第２
トランジスタ６２のゲートは、第２終端抵抗６７に接続
する。第２トランジスタ６２のソースは、定電流源６３
に接続する。第１トランジスタ６１のドレインは、出力
変換回路６８のプラス入力に接続する。第２トランジス
タ６２のドレインは、出力変換回路６８のマイナス入力
に接続する。出力変換回路６８の出力は、論理積回路６
９の一方の入力に接続する。
【００５６】出力制御回路７０の第１差動回路７１のプ
ラス入力は、第１トランジスタ６１のゲートに接続す
る。第１差動回路７１のマイナス入力は、第２トランジ
スタ６２のゲートに接続する。第２差動回路７２のプラ
ス入力は、第１トランジスタ６１のゲートに接続する。
第２差動回路７２のマイナス入力は、第２トランジスタ
６２のゲートに接続する。第１差動回路７１の出力は、
排他的論理和回路７３の一方の入力に接続する。第２差
動回路７２の出力は、排他的論理和回路７３の他方の入
力に接続する。排他的論理和回路７３の出力は、フィル
タ７４の入力に接続する。フィルタ７４の出力は、論理
積回路６９の他方の入力に接続する。
ラス入力は、第１トランジスタ６１のゲートに接続す
る。第１差動回路７１のマイナス入力は、第２トランジ
スタ６２のゲートに接続する。第２差動回路７２のプラ
ス入力は、第１トランジスタ６１のゲートに接続する。
第２差動回路７２のマイナス入力は、第２トランジスタ
６２のゲートに接続する。第１差動回路７１の出力は、
排他的論理和回路７３の一方の入力に接続する。第２差
動回路７２の出力は、排他的論理和回路７３の他方の入
力に接続する。排他的論理和回路７３の出力は、フィル
タ７４の入力に接続する。フィルタ７４の出力は、論理
積回路６９の他方の入力に接続する。
【００５７】定電流源６３の出力は、接地する。ドレイ
ン電圧Ｖdは、第１抵抗６４に印加する。ドレイン電圧
Ｖdは、第２抵抗６５に印加する。第１終端電圧Ｖ1は、
第１終端抵抗６６に印加する。第２終端電圧Ｖ2は、第
２終端抵抗６７に印加する。
ン電圧Ｖdは、第１抵抗６４に印加する。ドレイン電圧
Ｖdは、第２抵抗６５に印加する。第１終端電圧Ｖ1は、
第１終端抵抗６６に印加する。第２終端電圧Ｖ2は、第
２終端抵抗６７に印加する。
【００５８】第１トランジスタ６１は、CMOS回路上のＮ
チャネルＦＥＴトランジスタである。第２トランジスタ
６２は、CMOS回路上のＮチャネルＦＥＴトランジスタで
ある。定電流源６３は、第１トランジスタ６１及び第２
トランジスタ６２のソース電流を規制する電源回路であ
る。出力変換回路６８は、入力電圧の比較を行う比較器
である。出力変換回路６８は、差動回路の出力信号のレ
ベルを、CMOS回路のレベル帯域に変換する。そのレベル
帯域の幅は、０〜５Ｖである。論理積回路６９は、出力
変換回路６８の出力とフィルタ７４の出力の論理積演算
を実行する。論理積回路６９は、比較器である。論理積
回路６９は、出力信号Ｓo12を出力する。第１終端抵抗
６６は、入力信号Ｓi11を伝送するケーブル（図示され
ず。）の特性インピーダンスに等しい抵抗値を持つ。第
２終端抵抗６７は、入力信号Ｓi12を伝送するケーブル
（図示されず。）の特性インピーダンスに等しい抵抗値
を持つ。
チャネルＦＥＴトランジスタである。第２トランジスタ
６２は、CMOS回路上のＮチャネルＦＥＴトランジスタで
ある。定電流源６３は、第１トランジスタ６１及び第２
トランジスタ６２のソース電流を規制する電源回路であ
る。出力変換回路６８は、入力電圧の比較を行う比較器
である。出力変換回路６８は、差動回路の出力信号のレ
ベルを、CMOS回路のレベル帯域に変換する。そのレベル
帯域の幅は、０〜５Ｖである。論理積回路６９は、出力
変換回路６８の出力とフィルタ７４の出力の論理積演算
を実行する。論理積回路６９は、比較器である。論理積
回路６９は、出力信号Ｓo12を出力する。第１終端抵抗
６６は、入力信号Ｓi11を伝送するケーブル（図示され
ず。）の特性インピーダンスに等しい抵抗値を持つ。第
２終端抵抗６７は、入力信号Ｓi12を伝送するケーブル
（図示されず。）の特性インピーダンスに等しい抵抗値
を持つ。
【００５９】差動回路は、第１トランジスタ６１と第２
トランジスタ６２と定電流源６３と第１抵抗６４と第２
抵抗６５から構成される。第１トランジスタ６１のゲー
ト長Ｗ１は、第２トランジスタ６２のゲート長Ｗ２に等
しい。出力信号So12のレベルは、入力信号Ｓi13のレベ
ルと入力信号Ｓi14のレベルが等しい時に変化する。
トランジスタ６２と定電流源６３と第１抵抗６４と第２
抵抗６５から構成される。第１トランジスタ６１のゲー
ト長Ｗ１は、第２トランジスタ６２のゲート長Ｗ２に等
しい。出力信号So12のレベルは、入力信号Ｓi13のレベ
ルと入力信号Ｓi14のレベルが等しい時に変化する。
【００６０】第１差動回路７１は、第１トランジスタ６
１と第２トランジスタ６２と定電流源６３と第１抵抗６
４と第２抵抗５６から構成される差動回路と同じ構成要
素を備える。第１差動回路７１の第１トランジスタ（図
示されず。）のゲート長Ｗ１１は、第１差動回路７１の
第２トランジスタ（図示されず。）のゲート長Ｗ１２よ
りも長い。第２差動回路７２の第１トランジスタ（図示
されず。）のゲート長Ｗ２１は、第２差動回路７２の第
２トランジスタ（図示されず。）のゲート長Ｗ２２より
も短い。第１差動回路７１の出力信号Ｓａのレベルは、
入力信号Ｓi13のレベルが入力信号Ｓi14のレベルよりも
低く、且つ、入力信号Ｓi13のレベルと入力信号Ｓi14の
レベルの差が所定の値の時に変化する。第２差動回路７
２の出力信号Ｓｂのレベルは、入力信号Ｓi13のレベル
が入力信号Ｓi14のレベルよりも高く、且つ、入力入力
信号Ｓi13のレベルと入力信号Ｓi14のレベルの差が所定
の値の時に変化する。
１と第２トランジスタ６２と定電流源６３と第１抵抗６
４と第２抵抗５６から構成される差動回路と同じ構成要
素を備える。第１差動回路７１の第１トランジスタ（図
示されず。）のゲート長Ｗ１１は、第１差動回路７１の
第２トランジスタ（図示されず。）のゲート長Ｗ１２よ
りも長い。第２差動回路７２の第１トランジスタ（図示
されず。）のゲート長Ｗ２１は、第２差動回路７２の第
２トランジスタ（図示されず。）のゲート長Ｗ２２より
も短い。第１差動回路７１の出力信号Ｓａのレベルは、
入力信号Ｓi13のレベルが入力信号Ｓi14のレベルよりも
低く、且つ、入力信号Ｓi13のレベルと入力信号Ｓi14の
レベルの差が所定の値の時に変化する。第２差動回路７
２の出力信号Ｓｂのレベルは、入力信号Ｓi13のレベル
が入力信号Ｓi14のレベルよりも高く、且つ、入力入力
信号Ｓi13のレベルと入力信号Ｓi14のレベルの差が所定
の値の時に変化する。
【００６１】排他的論理和回路７３は、排他的論理和演
算を実行する。排他的論理和回路７３は、第１差動回路
７１の出力信号Ｓaと第２差動回路７２の出力信号Ｓbを
受入れる。排他的論理和回路７３は、出力信号Ｓaと出
力信号Ｓbの排他的論理和を演算して出力信号Sｃを出力
する。フィルタ７４は、ローパスフィルタである。フィ
ルタ７４は、出力信号Sｃを受入れる。フィルタ７４
は、出力信号Sｃの高周波成分を除去して、出力信号Sｄ
を出力する。
算を実行する。排他的論理和回路７３は、第１差動回路
７１の出力信号Ｓaと第２差動回路７２の出力信号Ｓbを
受入れる。排他的論理和回路７３は、出力信号Ｓaと出
力信号Ｓbの排他的論理和を演算して出力信号Sｃを出力
する。フィルタ７４は、ローパスフィルタである。フィ
ルタ７４は、出力信号Sｃを受入れる。フィルタ７４
は、出力信号Sｃの高周波成分を除去して、出力信号Sｄ
を出力する。
【００６２】図５は、図４に示された入力バッファの動
作を示す。図５の横軸は、時間を示す。図５の縦軸は、
電圧を示す。図５（ａ）は、第１入力信号Ｓi13と第２
入力信号Ｓi14の変化を示す。図５（ｂ）は、出力信号
Ｓo12の変化を示す。図５（ｃ）は、出力信号Ｓaの変化
を示す。図５（ｄ）は、出力信号Ｓｂの変化を示す。図
５（ｅ）は、出力信号Ｓｃの変化を示す。図５（ｆ）
は、出力信号Ｓｄの変化を示す。
作を示す。図５の横軸は、時間を示す。図５の縦軸は、
電圧を示す。図５（ａ）は、第１入力信号Ｓi13と第２
入力信号Ｓi14の変化を示す。図５（ｂ）は、出力信号
Ｓo12の変化を示す。図５（ｃ）は、出力信号Ｓaの変化
を示す。図５（ｄ）は、出力信号Ｓｂの変化を示す。図
５（ｅ）は、出力信号Ｓｃの変化を示す。図５（ｆ）
は、出力信号Ｓｄの変化を示す。
【００６３】時刻ｔ0において、第１入力信号Ｓi13はロ
ーレベルを示す。時刻ｔ0において、第２入力信号Ｓi14
は、ハイレベルを示す。時刻ｔ0において、出力信号Ｓo
12，Ｓａ，Ｓｂはローレベルを示す。時刻ｔ0におい
て、出力信号Ｓｃ，Ｓｄはハイレベルを示す。
ーレベルを示す。時刻ｔ0において、第２入力信号Ｓi14
は、ハイレベルを示す。時刻ｔ0において、出力信号Ｓo
12，Ｓａ，Ｓｂはローレベルを示す。時刻ｔ0におい
て、出力信号Ｓｃ，Ｓｄはハイレベルを示す。
【００６４】時刻ｔ20において、第１入力信号Ｓi13の
レベルは上昇する。時刻ｔ20において、第２入力信号Si
12のレベルは下降する。時刻ｔ20において、出力信号Ｓ
aのレベルがハイレベル変化する。時刻ｔ20において、
出力信号Ｓｃのレベルがローレベルに変化する。時刻ｔ
20において、出力信号Ｓo12は、ローレベルを示す。
レベルは上昇する。時刻ｔ20において、第２入力信号Si
12のレベルは下降する。時刻ｔ20において、出力信号Ｓ
aのレベルがハイレベル変化する。時刻ｔ20において、
出力信号Ｓｃのレベルがローレベルに変化する。時刻ｔ
20において、出力信号Ｓo12は、ローレベルを示す。
【００６５】時刻ｔ21において、第１入力信号Ｓi13の
レベルと第２入力信号Ｓi14のレベルが等しくなる。時
刻ｔ21において、出力信号Ｓｄは、ハイレベルを示す。
出力信号Ｓo12のレベルは、ハイレベルを示す。
レベルと第２入力信号Ｓi14のレベルが等しくなる。時
刻ｔ21において、出力信号Ｓｄは、ハイレベルを示す。
出力信号Ｓo12のレベルは、ハイレベルを示す。
【００６６】時刻ｔ22において、第１入力信号Ｓi13の
レベルは上昇する。時刻ｔ22において、第２入力信号Si
12のレベルは下降する。時刻ｔ22において、出力信号Ｓ
ｂのレベルがハイレベル変化する。時刻ｔ2２におい
て、出力信号Ｓｃのレベルがハイレベルに変化する。時
刻ｔ22において、出力信号Ｓｄは、ハイレベルを示す。
時刻ｔ22において、出力信号Ｓo12は、ハイレベルを示
す。
レベルは上昇する。時刻ｔ22において、第２入力信号Si
12のレベルは下降する。時刻ｔ22において、出力信号Ｓ
ｂのレベルがハイレベル変化する。時刻ｔ2２におい
て、出力信号Ｓｃのレベルがハイレベルに変化する。時
刻ｔ22において、出力信号Ｓｄは、ハイレベルを示す。
時刻ｔ22において、出力信号Ｓo12は、ハイレベルを示
す。
【００６７】時刻ｔ23において、第１入力信号Ｓi13の
レベルは下降する。時刻ｔ23において、第２入力信号Si
12のレベルは上昇する。時刻ｔ23において、出力信号Ｓ
ｂのレベルがローレベル変化する。時刻ｔ2２におい
て、出力信号Ｓｃのレベルがローレベルに変化する。時
刻ｔ22において、出力信号Ｓｄは、ハイレベルを示す。
時刻ｔ22において、出力信号Ｓo12は、ハイレベルを示
す。
レベルは下降する。時刻ｔ23において、第２入力信号Si
12のレベルは上昇する。時刻ｔ23において、出力信号Ｓ
ｂのレベルがローレベル変化する。時刻ｔ2２におい
て、出力信号Ｓｃのレベルがローレベルに変化する。時
刻ｔ22において、出力信号Ｓｄは、ハイレベルを示す。
時刻ｔ22において、出力信号Ｓo12は、ハイレベルを示
す。
【００６８】時刻ｔ24において、第１入力信号Ｓi13の
レベルと第２入力信号Ｓi14のレベルが等しくなる。時
刻ｔ21において、出力信号Ｓｄは、ハイレベルを示す。
出力信号Ｓo12のレベルは、ローレベルに変化する。
レベルと第２入力信号Ｓi14のレベルが等しくなる。時
刻ｔ21において、出力信号Ｓｄは、ハイレベルを示す。
出力信号Ｓo12のレベルは、ローレベルに変化する。
【００６９】時刻ｔ25において、第１入力信号Ｓi13の
レベルは下降する。時刻ｔ25において、第２入力信号Si
12のレベルは上昇する。時刻ｔ25において、出力信号Ｓ
ｃのレベルがハイレベルに変化する。時刻ｔ25におい
て、出力信号Ｓｄは、ハイレベルを示す。時刻ｔ22にお
いて、出力信号Ｓo12は、ローレベルを示す。
レベルは下降する。時刻ｔ25において、第２入力信号Si
12のレベルは上昇する。時刻ｔ25において、出力信号Ｓ
ｃのレベルがハイレベルに変化する。時刻ｔ25におい
て、出力信号Ｓｄは、ハイレベルを示す。時刻ｔ22にお
いて、出力信号Ｓo12は、ローレベルを示す。
【００７０】時刻ｔ26、時刻ｔ27、そして時刻ｔ28にお
ける波形は、時刻ｔ20、時刻ｔ21、そして時刻ｔ22と同
じ波形を示す。
ける波形は、時刻ｔ20、時刻ｔ21、そして時刻ｔ22と同
じ波形を示す。
【００７１】時刻ｔ29において、入力バッファ６０から
ケーブル（図示されず。）が外される。差動回路の２つ
の入力がオープンに設定される。差動回路の出力信号の
レベルは不定である。時刻ｔ29において、第１差動回路
７１の出力信号Ｓａは、ハイレベルを示す。時刻ｔ29に
おいて、第２差動回路７２はの出力信号Ｓｂは、ローレ
ベルを示す。時刻ｔ29において、排他的論理和回路７３
の出力信号Ｓｃは、ローレベルを示す。時刻ｔ29におい
て、フィルタ７４の出力信号Ｓｄは、ローレベルを示
す。時刻ｔ29において、出力変換回路６８の出力信号
は、論理積回路６９の出力信号をマスクする。時刻ｔ29
において、論理積回路６９の出力信号Ｓo12のレベル
は、ローレベルを示す。
ケーブル（図示されず。）が外される。差動回路の２つ
の入力がオープンに設定される。差動回路の出力信号の
レベルは不定である。時刻ｔ29において、第１差動回路
７１の出力信号Ｓａは、ハイレベルを示す。時刻ｔ29に
おいて、第２差動回路７２はの出力信号Ｓｂは、ローレ
ベルを示す。時刻ｔ29において、排他的論理和回路７３
の出力信号Ｓｃは、ローレベルを示す。時刻ｔ29におい
て、フィルタ７４の出力信号Ｓｄは、ローレベルを示
す。時刻ｔ29において、出力変換回路６８の出力信号
は、論理積回路６９の出力信号をマスクする。時刻ｔ29
において、論理積回路６９の出力信号Ｓo12のレベル
は、ローレベルを示す。
【００７２】図６は、本発明に係るケーブル接続検出機
能付き入力バッファの他の実施の形態を示す。図６に示
された入力バッファ８０は、図４に示された入力バッフ
ァ６０と同一の構成を備える。図６は、図４と同一の構
成を同一符号で示す。入力バッファ８０の定電流源７５
は、入力バッファ６０の定電流源６３と異なる。フィル
タ７４は、定電流源７５に接続する。定電流源７５は、
出力信号Ｓａの内容に応じて、供給電流量を変更する電
源である。
能付き入力バッファの他の実施の形態を示す。図６に示
された入力バッファ８０は、図４に示された入力バッフ
ァ６０と同一の構成を備える。図６は、図４と同一の構
成を同一符号で示す。入力バッファ８０の定電流源７５
は、入力バッファ６０の定電流源６３と異なる。フィル
タ７４は、定電流源７５に接続する。定電流源７５は、
出力信号Ｓａの内容に応じて、供給電流量を変更する電
源である。
【００７３】出力信号Ｓａがローレベルの場合（図５の
時刻ｔ29）、定電流源７５は、電流の供給を停止又は低
減する待機モードで動作する。出力信号Ｓａがハイレベ
ルの場合、定電流源７５は、所定の電流を供給する。定
電流源７５が所定の電流を供給すると、入力バッファ８
０が活性化する。
時刻ｔ29）、定電流源７５は、電流の供給を停止又は低
減する待機モードで動作する。出力信号Ｓａがハイレベ
ルの場合、定電流源７５は、所定の電流を供給する。定
電流源７５が所定の電流を供給すると、入力バッファ８
０が活性化する。
【００７４】定電流源７５が待機モードで動作すると、
入力バッファ８０の消費電力を低減することができる。
入力バッファ８０の消費電力を低減することができる。
【００７５】
【発明の効果】本発明によるケーブル検出機能付き入力
バッファは、ケーブルが外れた状態を確実に検出でき
る。本発明によるケーブル検出機能付き入力バッファ
は、出力信号のレベルが不定に設定される事態を回避で
きる。本発明によるケーブル検出機能付き入力バッファ
は、ケーブルが外れた状態の消費電力を低減できる。
バッファは、ケーブルが外れた状態を確実に検出でき
る。本発明によるケーブル検出機能付き入力バッファ
は、出力信号のレベルが不定に設定される事態を回避で
きる。本発明によるケーブル検出機能付き入力バッファ
は、ケーブルが外れた状態の消費電力を低減できる。
【図１】図は、本発明に係るケーブル接続検出機能付き
入力バッファを示す。
入力バッファを示す。
【図２】図は、図１に示された入力バッファの動作特性
を示す。
を示す。
【図３】図は、図１に示された入力バッファの動作を示
す。
す。
【図４】図は、本発明に係るケーブル接続検出機能付き
入力バッファの他の実施の形態を示す。
入力バッファの他の実施の形態を示す。
【図５】図は、図４に示された入力バッファの動作を示
す。
す。
【図６】図は、本発明に係るケーブル接続検出機能付き
入力バッファの他の実施の形態を示す。
入力バッファの他の実施の形態を示す。
【図７】図は、特性インピーダンスと負荷インピーダン
スの関係を示す。
スの関係を示す。
【図８】図は、特性インピーダンスと終端抵抗の関係を
示す。
示す。
【図９】図は、公知の入力バッファを示す。
【図１０】図は、図９に示された入力バッファの動作特
性を示す。
性を示す。
【図１１】図は、ＵＳＢシステムの構成を示す。
【図１２】図は、IEEE1394システムの構成を示す。
５０，６０，８０：入力バッファ ５１，６１：第１トランジスタ ５２，６２：第２トランジスタ ５３，６３，７５：定電流源 ５８，６８：出力変換回路 ６９：論理積回路（比較器） ７０：出力制御回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J039 DA09 DA10 DB05 KK11 KK16 KK18 KK33 MM08 5J056 AA01 AA40 BB23 CC00 CC01 CC09 DD13 DD29 DD43 FF09 HH02 KK03 5K029 AA02 CC01 DD03 DD13 HH01 JJ08 LL12
Claims (6)
- 【請求項１】 第１データ及び第２データを有する差動
データを受入れ、前記第１データのレベルと前記第２デ
ータのレベルの差が所定値を示す場合に出力信号のレベ
ルを変化させる差動回路と、 前記出力信号のレベルを、所定のレベル帯域に整合させ
る変換回路を備えるケーブル検出機能付き入力バッファ
回路。 - 【請求項２】 前記差動回路は、ゲート長が異なる一対
のＦＥＴトランジスタを備える請求項1に記載のケーブ
ル検出機能付き入力バッファ回路。 - 【請求項３】 第１データ及び第２データを有する差動
データを受入れ、前記第１データのレベルと前記第２デ
ータのレベルが一致する場合に出力信号のレベルを変化
させる差動回路と、 前記出力信号のレベルを、所定のレベル帯域に整合させ
る変換回路と、 前記第１データのレベルと前記第２データのレベルに基
づいて、前記出力信号のレベルを所定の値に設定する出
力制御回路を備えるケーブル検出機能付き入力バッファ
回路。 - 【請求項４】前記出力制御回路は、前記第１データのレ
ベルと前記第２データのレベルに基づいて、前記差動回
路に供給する電力を制限するケーブル検出機能付き入力
バッファ回路。 - 【請求項５】前記出力制御回路は、コンパレータを備え
る請求項３又は４に記載のケーブル検出機能付き入力バ
ッファ回路。 - 【請求項６】前記差動回路に定電流を供給する定電流源
を備える請求項１乃至５の何れか一項に記載のケーブル
検出機能付き入力バッファ回路。
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|---|---|---|---|
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| US09/651,987 US6417776B1 (en) | 1999-08-30 | 2000-08-30 | Input buffer circuit having function for detecting cable connection |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24385399A JP3498944B2 (ja) | 1999-08-30 | 1999-08-30 | ケーブル検出機能付き入力バッファ回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2001068989A true JP2001068989A (ja) | 2001-03-16 |
| JP3498944B2 JP3498944B2 (ja) | 2004-02-23 |
Family
ID=17109941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24385399A Expired - Fee Related JP3498944B2 (ja) | 1999-08-30 | 1999-08-30 | ケーブル検出機能付き入力バッファ回路 |
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| JP (1) | JP3498944B2 (ja) |
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| JP2008277966A (ja) * | 2007-04-26 | 2008-11-13 | Nec Electronics Corp | 半導体装置 |
| JP2009049672A (ja) * | 2007-08-20 | 2009-03-05 | Nec Electronics Corp | 差動送信回路、差動受信回路、信号伝送回路および信号伝送システム |
| JP2009207096A (ja) * | 2008-02-29 | 2009-09-10 | Thine Electronics Inc | 入力バッファ回路 |
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| JP2014168181A (ja) * | 2013-02-28 | 2014-09-11 | Seiko Instruments Inc | オペアンプ |
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| US6664815B2 (en) * | 2000-12-08 | 2003-12-16 | Koninklijke Philips Electronics N.V. | Output driver circuit with current detection |
| KR100891322B1 (ko) * | 2002-09-25 | 2009-03-31 | 삼성전자주식회사 | 데이터 입력 마진을 개선할 수 있는 동시 양방향 입출력회로 |
| JP2006275966A (ja) * | 2005-03-30 | 2006-10-12 | Agilent Technol Inc | プローバ測定補正基板及びそのプログラム及びその記録媒体 |
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|---|---|---|---|---|
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| JPS57203305A (en) | 1981-06-09 | 1982-12-13 | Nippon Denso Co Ltd | Differential amplifier |
| US4567428A (en) * | 1982-07-06 | 1986-01-28 | Sperry Corporation | Detection of catastrophic failure of dielectric, improper connection, and temperature of a printed circuit assembly via one wire |
| JPS60252928A (ja) | 1984-09-28 | 1985-12-13 | Hitachi Ltd | 差動増幅器及びそれを用いた電子装置 |
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-
1999
- 1999-08-30 JP JP24385399A patent/JP3498944B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-30 US US09/651,987 patent/US6417776B1/en not_active Expired - Fee Related
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| JP4623556B2 (ja) * | 2004-08-13 | 2011-02-02 | ルネサスエレクトロニクス株式会社 | 信号検出回路 |
| JP2008277966A (ja) * | 2007-04-26 | 2008-11-13 | Nec Electronics Corp | 半導体装置 |
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Also Published As
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